JPH09212533A - 論理回路の最適化装置及びその方法 - Google Patents
論理回路の最適化装置及びその方法Info
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- JPH09212533A JPH09212533A JP8014049A JP1404996A JPH09212533A JP H09212533 A JPH09212533 A JP H09212533A JP 8014049 A JP8014049 A JP 8014049A JP 1404996 A JP1404996 A JP 1404996A JP H09212533 A JPH09212533 A JP H09212533A
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Abstract
(57)【要約】
【課題】階層設計されたハードウェアを各階層毎に最適
化する際に階層間にまたがったクリティカルパスに対し
て、パスへの遅延制約を階層毎に適切に分配し、効率よ
く遅延最適化する。 【解決手段】各部分パスの最適化可能性に基づいて遅延
制約を各階層や配線に分配する遅延制約分配部５を備え
る。
化する際に階層間にまたがったクリティカルパスに対し
て、パスへの遅延制約を階層毎に適切に分配し、効率よ
く遅延最適化する。 【解決手段】各部分パスの最適化可能性に基づいて遅延
制約を各階層や配線に分配する遅延制約分配部５を備え
る。
Description
【０００１】
【発明の属する技術分野】本発明は論理回路の最適化装
置及びその方法に関し、特に階層構造を有する論理回路
の遅延の最適化を図る論理回路の最適化装置及びその方
法に関する。
置及びその方法に関し、特に階層構造を有する論理回路
の遅延の最適化を図る論理回路の最適化装置及びその方
法に関する。
【０００２】
【従来の技術】従来のこの種の論理回路の階層間をまた
がったパスの遅延の最適化方法として、特開平４−５１
３６７号公報（文献１）記載の論理合成方法がある。
がったパスの遅延の最適化方法として、特開平４−５１
３６７号公報（文献１）記載の論理合成方法がある。
【０００３】文献１記載の従来の第１の論理回路の最適
化装置をブロックで示す図８を参照すると、この従来の
論理回路の最適化装置は、最適化対象の階層を持つ論理
回路を入力する階層回路仕様入力部１と、その回路の遅
延制約を入力する遅延制約入力部２と、入力した論理回
路および遅延制約を保存する回路データベース部３と、
回路データベース部３に保持している論理回路に対して
タイミング解析を行うタイミング解析部４と、設定され
た遅延制約に基づいて遅延の最適化を行う最適化部６
と、論理回路のターゲットライブラリを入力するライブ
ラリ入力部７と、入力したライブラリ情報を保持するラ
イブラリデータベース部８と、最適化結果の論理回路を
出力する出力部９とを備える。
化装置をブロックで示す図８を参照すると、この従来の
論理回路の最適化装置は、最適化対象の階層を持つ論理
回路を入力する階層回路仕様入力部１と、その回路の遅
延制約を入力する遅延制約入力部２と、入力した論理回
路および遅延制約を保存する回路データベース部３と、
回路データベース部３に保持している論理回路に対して
タイミング解析を行うタイミング解析部４と、設定され
た遅延制約に基づいて遅延の最適化を行う最適化部６
と、論理回路のターゲットライブラリを入力するライブ
ラリ入力部７と、入力したライブラリ情報を保持するラ
イブラリデータベース部８と、最適化結果の論理回路を
出力する出力部９とを備える。
【０００４】図８を参照して従来の第１の論理回路の最
適化装置の動作について説明すると、まず、階層回路仕
様入力部１は最適化対象の論理回路を入力し、回路デー
タベース部３はこの論理回路を保存する。遅延制約入力
部２は回路全体もしくは階層毎にクロック情報，階層の
入力端子での信号の到着時刻，階層の出力端子での信号
の要求時刻などを含む遅延制約値を入力し、この遅延制
約値を回路データベース部３に保存した論理回路に付加
する。立ち上がり時刻，立ち下がり時刻，周期等を含む
クロック情報から、そのクロックで周期動作するＤＦＦ
などの記憶素子のセットアップ時間・ホールド時間を考
慮して、出力ピンにおける信号（出力信号）の到着時刻
および入力ピンにおける信号（入力信号）の要求時刻を
それぞれ算出できる。
適化装置の動作について説明すると、まず、階層回路仕
様入力部１は最適化対象の論理回路を入力し、回路デー
タベース部３はこの論理回路を保存する。遅延制約入力
部２は回路全体もしくは階層毎にクロック情報，階層の
入力端子での信号の到着時刻，階層の出力端子での信号
の要求時刻などを含む遅延制約値を入力し、この遅延制
約値を回路データベース部３に保存した論理回路に付加
する。立ち上がり時刻，立ち下がり時刻，周期等を含む
クロック情報から、そのクロックで周期動作するＤＦＦ
などの記憶素子のセットアップ時間・ホールド時間を考
慮して、出力ピンにおける信号（出力信号）の到着時刻
および入力ピンにおける信号（入力信号）の要求時刻を
それぞれ算出できる。
【０００５】ライブラリ入力部７は、ターゲットライブ
ラリにおける各ブロックのタイミング解析のための情報
などから成るライブラリデータを入力し、ライブラリデ
ータベース部８はこのライブラリデータを格納する。タ
イミング解析部４は、回路全体のタイミング解析を行
う。便宜上、ここでは最大遅延時間についてのみ説明す
るが、最小遅延時間についても遅延時間の最小値を伝搬
することが違うだけで、同様の処理で算出できる。
ラリにおける各ブロックのタイミング解析のための情報
などから成るライブラリデータを入力し、ライブラリデ
ータベース部８はこのライブラリデータを格納する。タ
イミング解析部４は、回路全体のタイミング解析を行
う。便宜上、ここでは最大遅延時間についてのみ説明す
るが、最小遅延時間についても遅延時間の最小値を伝搬
することが違うだけで、同様の処理で算出できる。
【０００６】階層の入力端子や記憶素子の出力ピン（以
降回路の始点と呼ぶ）に設定されている到着時刻に対し
て、ライブラリデータベース８を参照して回路中の信号
が到達するパス上のプリミティブ素子ブロックや下位階
層を参照するブロックの内部遅延時間とブロック間の配
線部分の遅延時間を加算し、出力ピン毎に各入力ピンか
らの最大値をブロックの出力ピンに到着時刻として設定
することを続け、階層の出力端子や記憶素子の入力ピン
（以降回路の終点と呼ぶ）に到達するまで到着時刻の伝
搬処理を繰り返す。この時点で各ブロックの出力ピンに
到着時刻が設定されている。
降回路の始点と呼ぶ）に設定されている到着時刻に対し
て、ライブラリデータベース８を参照して回路中の信号
が到達するパス上のプリミティブ素子ブロックや下位階
層を参照するブロックの内部遅延時間とブロック間の配
線部分の遅延時間を加算し、出力ピン毎に各入力ピンか
らの最大値をブロックの出力ピンに到着時刻として設定
することを続け、階層の出力端子や記憶素子の入力ピン
（以降回路の終点と呼ぶ）に到達するまで到着時刻の伝
搬処理を繰り返す。この時点で各ブロックの出力ピンに
到着時刻が設定されている。
【０００７】ブロックが特定のターゲットライブラリに
マッピングされていれば、ライブラリデータベース部８
を参照して回路の状況とライブラリの格納値とを組み合
わせて計算できる値から、このブロックの内部遅延や配
線遅延が得られる。また、マッピングされていない場合
は、文献１でも記載しているように論理段数から遅延を
予測したり、１９９２年米国で発行されたＴＡＵ９２予
稿集所載の論文「テクノロジインデペンデント論理式に
対する遅延予測（Ｄｅｌａｙ Ｐｒｅｄｉｃｔｉｏｎ
ｆｏｒ Ｔｅｃｈｎｏｌｏｇｙ−Ｉｎｄｅｐｅｎｄｅｎ
ｔ ＬｏｇｉｃＥｑｕａｔｉｏｎｓ）」（文献２）記載
のように、組合せ回路を論理式で表現したときの論理の
複雑度やファンアウト数からブロックの内部遅延や配線
遅延時間を予測することができる。
マッピングされていれば、ライブラリデータベース部８
を参照して回路の状況とライブラリの格納値とを組み合
わせて計算できる値から、このブロックの内部遅延や配
線遅延が得られる。また、マッピングされていない場合
は、文献１でも記載しているように論理段数から遅延を
予測したり、１９９２年米国で発行されたＴＡＵ９２予
稿集所載の論文「テクノロジインデペンデント論理式に
対する遅延予測（Ｄｅｌａｙ Ｐｒｅｄｉｃｔｉｏｎ
ｆｏｒ Ｔｅｃｈｎｏｌｏｇｙ−Ｉｎｄｅｐｅｎｄｅｎ
ｔ ＬｏｇｉｃＥｑｕａｔｉｏｎｓ）」（文献２）記載
のように、組合せ回路を論理式で表現したときの論理の
複雑度やファンアウト数からブロックの内部遅延や配線
遅延時間を予測することができる。
【０００８】このあと到着時刻伝搬とは逆の方向に要求
時刻を伝搬する。回路の終点に設定されている要求時刻
に対して、回路中の信号が到達するパス上のＡＮＤゲー
トやＯＲゲート等のプリミティブ素子のみから成るプリ
ミティブブロックや下位階層を参照するブロックの内部
遅延時間とブロック間の配線部分の遅延時間を減算し、
ブロックの入力ピン・出力ピンに要求時刻を設定するこ
とを続け、回路の始点に到達するまで処理を繰り返す。
時刻を伝搬する。回路の終点に設定されている要求時刻
に対して、回路中の信号が到達するパス上のＡＮＤゲー
トやＯＲゲート等のプリミティブ素子のみから成るプリ
ミティブブロックや下位階層を参照するブロックの内部
遅延時間とブロック間の配線部分の遅延時間を減算し、
ブロックの入力ピン・出力ピンに要求時刻を設定するこ
とを続け、回路の始点に到達するまで処理を繰り返す。
【０００９】下位階層の内部遅延は、上記と同様に再帰
的にタイミング解析をすることにより算出できる。
的にタイミング解析をすることにより算出できる。
【００１０】このようにして計算された要求時刻と到着
時刻の差をスラックと呼び、スラックが負の値である部
分回路は遅延制約を満たしていないことになる。その部
分回路のうち回路の始点から終点までのブロックの列を
クリティカルパスと呼ぶ。スラックが最小ブロックのみ
からなるパスを最大クリティカルパスと呼ぶ。
時刻の差をスラックと呼び、スラックが負の値である部
分回路は遅延制約を満たしていないことになる。その部
分回路のうち回路の始点から終点までのブロックの列を
クリティカルパスと呼ぶ。スラックが最小ブロックのみ
からなるパスを最大クリティカルパスと呼ぶ。
【００１１】最適化部６は、クリティカルパスの遅延を
短縮するような回路の変更を行い、回路データベース部
３に格納する。全てのパス上のスラックが正の値になれ
ば、制約を満たしたことになる。
短縮するような回路の変更を行い、回路データベース部
３に格納する。全てのパス上のスラックが正の値になれ
ば、制約を満たしたことになる。
【００１２】最適化結果の論理回路は出力部９から出力
される。
される。
【００１３】一般に論理回路、特にＬＳＩなどの大規模
回路を設計する際には、論理回路を特定の部分機能毎に
分割し、階層設計するのが普通である。
回路を設計する際には、論理回路を特定の部分機能毎に
分割し、階層設計するのが普通である。
【００１４】階層設計した論理回路の一例を示す図９を
参照すると、トップ階層３０１は設計対象の論理回路全
体を表し、その中では下位参照階層３０２，３０３を参
照している。下位参照階層３０２の定義階層３０４は下
位参照階層３０５，３０６を参照している。下位参照階
層３０５の定義階層３０７は最下位階層であり、プリミ
ティブブロックのみから構成し、さらに下位の参照階層
は存在しない。
参照すると、トップ階層３０１は設計対象の論理回路全
体を表し、その中では下位参照階層３０２，３０３を参
照している。下位参照階層３０２の定義階層３０４は下
位参照階層３０５，３０６を参照している。下位参照階
層３０５の定義階層３０７は最下位階層であり、プリミ
ティブブロックのみから構成し、さらに下位の参照階層
は存在しない。
【００１５】階層設計する理由は、大規模な論理回路を
特定の機能毎に部分回路を設計・検証でき設計効率が良
くなること、部分回路毎に別の設計者が並列で作業で
き、設計期間を短縮できること、論理合成に必要な時間
を短縮できることなどである。
特定の機能毎に部分回路を設計・検証でき設計効率が良
くなること、部分回路毎に別の設計者が並列で作業で
き、設計期間を短縮できること、論理合成に必要な時間
を短縮できることなどである。
【００１６】設計に論理合成システムを利用するとき
に、最適化アルゴリムズの計算複雑度が素子数のｎ乗に
比例するとすると、さまざまな最適化アルゴリムズにお
いて通常はｎは１よりも大きいことが知られている。す
なわち部分回路に分割することにより、一度の処理対象
回路規模が小さくなり素子数が低減するのでトータルの
処理時間は短縮できる。
に、最適化アルゴリムズの計算複雑度が素子数のｎ乗に
比例するとすると、さまざまな最適化アルゴリムズにお
いて通常はｎは１よりも大きいことが知られている。す
なわち部分回路に分割することにより、一度の処理対象
回路規模が小さくなり素子数が低減するのでトータルの
処理時間は短縮できる。
【００１７】ここで図１０に示すように、階層間にまた
がるパスすなわち組合せ回路が存在するとする。上位階
層４０１に下位階層４０２，４０３が存在し、下位階層
４０２の中にはＤＦＦ４０４，組合せ回路４０５，４０
６が存在し、下位階層４０３の中にはＤＦＦ４０９、組
合せ回路４０７、４０８が存在する。ＤＦＦ４０４の出
力ピンはパスの始点となり、組合せ回路４０５，４０６
を経由して階層４０２の外部に出た後外層４０３に入
り、組合せ回路４０７，４０８を経由してＤＦＦ４０９
の入力ピンが終点となる。
がるパスすなわち組合せ回路が存在するとする。上位階
層４０１に下位階層４０２，４０３が存在し、下位階層
４０２の中にはＤＦＦ４０４，組合せ回路４０５，４０
６が存在し、下位階層４０３の中にはＤＦＦ４０９、組
合せ回路４０７、４０８が存在する。ＤＦＦ４０４の出
力ピンはパスの始点となり、組合せ回路４０５，４０６
を経由して階層４０２の外部に出た後外層４０３に入
り、組合せ回路４０７，４０８を経由してＤＦＦ４０９
の入力ピンが終点となる。
【００１８】モデルの簡略化のため、ＤＦＦのセットア
ップ・ホールド時間，クロックスキュー，立い上がり・
立ち下がりの区別，最大・最小遅延，配線遅延時間など
を無視する。組合せ回路４０５から４０８の遅延時間を
それぞれ１ｎｓ，２ｎｓ，２ｎｓ，４ｎｓとする。ＤＦ
Ｆ４０４の出力ピンの到着時間を０ｎｓ、ＤＦＦ４０９
の入力ピンの要求時刻を６ｎｓとすると、組合せ回路４
０５から４０８の出力ピンでの到着時刻はそれぞれ、１
ｎｓ，３ｎｓ，５ｎｓ，９ｎｓとなる。このパス上のス
ラックは全て−３ｎｓであり、このパスに関して階層４
０２，４０３にはそれぞれ同一遅延制約−３ｎｓが設定
されたことになる。遅延の最適化時には各階層毎に行う
ため、例えば階層４０４を先に最適化すると想定する
と、３ｎｓ短縮すべき制約が設定されているため、この
階層４０４だけで３ｎｓ短縮できればパスの遅延制約は
満たされることになる。つまり階層４０２は最適化しな
くてもよいこととなる。
ップ・ホールド時間，クロックスキュー，立い上がり・
立ち下がりの区別，最大・最小遅延，配線遅延時間など
を無視する。組合せ回路４０５から４０８の遅延時間を
それぞれ１ｎｓ，２ｎｓ，２ｎｓ，４ｎｓとする。ＤＦ
Ｆ４０４の出力ピンの到着時間を０ｎｓ、ＤＦＦ４０９
の入力ピンの要求時刻を６ｎｓとすると、組合せ回路４
０５から４０８の出力ピンでの到着時刻はそれぞれ、１
ｎｓ，３ｎｓ，５ｎｓ，９ｎｓとなる。このパス上のス
ラックは全て−３ｎｓであり、このパスに関して階層４
０２，４０３にはそれぞれ同一遅延制約−３ｎｓが設定
されたことになる。遅延の最適化時には各階層毎に行う
ため、例えば階層４０４を先に最適化すると想定する
と、３ｎｓ短縮すべき制約が設定されているため、この
階層４０４だけで３ｎｓ短縮できればパスの遅延制約は
満たされることになる。つまり階層４０２は最適化しな
くてもよいこととなる。
【００１９】次に、特開平４−３２０５７５公報記載の
従来の第２の論理回路の最適化方法では、最適化前に階
層を展開し、各々のクリティカルパスの遅延を最適化
し、最適化完了後元の階層構造に戻すことを行ってい
る。このように階層展開した場合は、クリティカルパス
に対してバランスのとれた、面積オーバーヘッドが少な
いなど効率の良い最適化が可能である。しかし、上述し
たように、最適化対象の回路が大規模となるため最適化
処理時間が非常に長くなり、また、最適化の結果階層の
境界のブロックが消滅し元の階層の端子を復元できない
こともある。
従来の第２の論理回路の最適化方法では、最適化前に階
層を展開し、各々のクリティカルパスの遅延を最適化
し、最適化完了後元の階層構造に戻すことを行ってい
る。このように階層展開した場合は、クリティカルパス
に対してバランスのとれた、面積オーバーヘッドが少な
いなど効率の良い最適化が可能である。しかし、上述し
たように、最適化対象の回路が大規模となるため最適化
処理時間が非常に長くなり、また、最適化の結果階層の
境界のブロックが消滅し元の階層の端子を復元できない
こともある。
【００２０】
【発明が解決しようとする課題】上述した従来の第１の
論理回路の最適化装置は、遅延最適化の可能性を考慮せ
ずに階層毎に最適化を行うため、パス全体から見ると最
適化対象階層の選択順序により非常にバランスの悪い最
適化結果となり、結果として非常に面積が増大したり、
最適化処理の反復により処理時間が長くなるという欠点
があった。
論理回路の最適化装置は、遅延最適化の可能性を考慮せ
ずに階層毎に最適化を行うため、パス全体から見ると最
適化対象階層の選択順序により非常にバランスの悪い最
適化結果となり、結果として非常に面積が増大したり、
最適化処理の反復により処理時間が長くなるという欠点
があった。
【００２１】また、従来の第２の論理回路の最適化装置
は、最適化対象の回路が大規模化するため最適化処理時
間が非常に長くなることと、最適化の結果階層の境界の
ブロックが消滅し元の階層の端子を復元できないことも
あるという欠点があった。
は、最適化対象の回路が大規模化するため最適化処理時
間が非常に長くなることと、最適化の結果階層の境界の
ブロックが消滅し元の階層の端子を復元できないことも
あるという欠点があった。
【００２２】
【課題を解決するための手段】本発明の論理回路の最適
化装置は、階層構造を有する論理回路を入力する階層回
路仕様入力部と、前記論理回路の遅延制約を入力する遅
延制御入力部と、入力した前記論理回路および前記遅延
制約を保持する回路データベース部と、前記回路データ
ベースに保持している前記論理回路に対してタイミング
解析を行なうタイミング解析部と、前記遅延制約に基づ
いて遅延の最適化を行なう最適化部と、前記論理回路の
ターゲットのライブラリ情報を入力するライブラリ入力
部と、入力した前記ライブラリ情報を保持するライブラ
リデータベース部と、最適化結果の論理回路を出力する
出力部を備える論理回路の最適化装置において、最適化
可能性に基づいて前記遅延制約を各階層や配線に分配す
る遅延制約分配部を備えて構成されている。
化装置は、階層構造を有する論理回路を入力する階層回
路仕様入力部と、前記論理回路の遅延制約を入力する遅
延制御入力部と、入力した前記論理回路および前記遅延
制約を保持する回路データベース部と、前記回路データ
ベースに保持している前記論理回路に対してタイミング
解析を行なうタイミング解析部と、前記遅延制約に基づ
いて遅延の最適化を行なう最適化部と、前記論理回路の
ターゲットのライブラリ情報を入力するライブラリ入力
部と、入力した前記ライブラリ情報を保持するライブラ
リデータベース部と、最適化結果の論理回路を出力する
出力部を備える論理回路の最適化装置において、最適化
可能性に基づいて前記遅延制約を各階層や配線に分配す
る遅延制約分配部を備えて構成されている。
【００２３】本発明の論理回路の最適化方法は、最適化
対象論理回路の全てもしくは一部分を入力論理回路とし
て入力する回路仕様入力ステップと、前記最適化論理回
路の遅延制約を前記入力論理回路に付加する遅延制約入
力ステップと、ターゲットライブラリにおける各ブロッ
クのタイミング解析用情報を含むライブラリ情報を入力
するライブラリ入力ステップと、前記入力論理回路のタ
イミング解析を行ない最適化可能性に基づいて各階層お
よび各配線に遅延制約を分配する制約分配ステップと、
前記制約分配された前記各階層に対して前記入力論理回
路を前記遅延制約に基づいて遅延最適化する遅延最適化
ステップと、前記入力論理回路の前記遅延最適化した結
果生成された最適化論理回路を出力するステップとを有
することを特徴とするものである。
対象論理回路の全てもしくは一部分を入力論理回路とし
て入力する回路仕様入力ステップと、前記最適化論理回
路の遅延制約を前記入力論理回路に付加する遅延制約入
力ステップと、ターゲットライブラリにおける各ブロッ
クのタイミング解析用情報を含むライブラリ情報を入力
するライブラリ入力ステップと、前記入力論理回路のタ
イミング解析を行ない最適化可能性に基づいて各階層お
よび各配線に遅延制約を分配する制約分配ステップと、
前記制約分配された前記各階層に対して前記入力論理回
路を前記遅延制約に基づいて遅延最適化する遅延最適化
ステップと、前記入力論理回路の前記遅延最適化した結
果生成された最適化論理回路を出力するステップとを有
することを特徴とするものである。
【００２４】
【発明の実施の形態】次に本発明の第１の実施の形態を
図３と共通の構成要素には共通の参照文字／数字を付し
て同様にブロックで示す図１を参照すると、この図に示
す本実施の形態の論理回路の最適化装置は、従来と共通
の階層回路仕様入力部１と、遅延制約入力部２と、回路
データベース部３と、タイミング解析部４と、最適化部
６と、ライブラリ入力部７と、ライブラリデータベース
部８と、出力部９とに加えて、最適化可能性に基づいて
遅延制約を各階層に分配する遅延制約分配部５を備え
る。
図３と共通の構成要素には共通の参照文字／数字を付し
て同様にブロックで示す図１を参照すると、この図に示
す本実施の形態の論理回路の最適化装置は、従来と共通
の階層回路仕様入力部１と、遅延制約入力部２と、回路
データベース部３と、タイミング解析部４と、最適化部
６と、ライブラリ入力部７と、ライブラリデータベース
部８と、出力部９とに加えて、最適化可能性に基づいて
遅延制約を各階層に分配する遅延制約分配部５を備え
る。
【００２５】次に本実施の形態の論理回路の最適化装置
の処理をフローチャートで示す図２を併せて参照して本
実施の形態の動作について説明すると、まず階層回路仕
様入力ステップＳ１により、最適化対象論理回路の全て
もしくは一部分を階層回路仕様（以下特記ない限り単に
論理回路と呼ぶ）として階層回路仕様入力部１より入力
し、回路データベース部３に格納する。上記論理回路は
レジスタトランスファ（ＲＴ）レベルのハードウェア記
述言語（ＨＤＬ）で記述されたものでもよいし、ゲート
レベルのネットリストでもよい。
の処理をフローチャートで示す図２を併せて参照して本
実施の形態の動作について説明すると、まず階層回路仕
様入力ステップＳ１により、最適化対象論理回路の全て
もしくは一部分を階層回路仕様（以下特記ない限り単に
論理回路と呼ぶ）として階層回路仕様入力部１より入力
し、回路データベース部３に格納する。上記論理回路は
レジスタトランスファ（ＲＴ）レベルのハードウェア記
述言語（ＨＤＬ）で記述されたものでもよいし、ゲート
レベルのネットリストでもよい。
【００２６】次に、遅延制約入力ステップＳ２により、
最適化対象論理回路の遅延制約、すなわちクロック情
報，入力端子での信号の対着時刻，出力端子での信号の
要求時刻などで与えられた遅延制約値を回路データベー
ス部３に保存した階層回路仕様である論理回路に付加す
る。従来と同様に、立ち上がり時刻，立ち下がり時刻，
周期等を含むクロック情報から、そのクロックで周期動
作するＤＦＦなどの記憶素子のセットアップ時間・ホー
ルド時間を考慮して、出力ピンにおける信号（出力信
号）の到着時刻および入力ピンにおける信号（入力信
号）の要求時刻をそれぞれ算出できる。
最適化対象論理回路の遅延制約、すなわちクロック情
報，入力端子での信号の対着時刻，出力端子での信号の
要求時刻などで与えられた遅延制約値を回路データベー
ス部３に保存した階層回路仕様である論理回路に付加す
る。従来と同様に、立ち上がり時刻，立ち下がり時刻，
周期等を含むクロック情報から、そのクロックで周期動
作するＤＦＦなどの記憶素子のセットアップ時間・ホー
ルド時間を考慮して、出力ピンにおける信号（出力信
号）の到着時刻および入力ピンにおける信号（入力信
号）の要求時刻をそれぞれ算出できる。
【００２７】ライブラリ入力ステップＳ３により、ライ
ブラリ入力部７から、ターゲットライブラリにおける各
ブロックのタイミング解析のための情報などを入力し、
ライブラリデータベース部８に格納する。
ブラリ入力部７から、ターゲットライブラリにおける各
ブロックのタイミング解析のための情報などを入力し、
ライブラリデータベース部８に格納する。
【００２８】タイミング解析ステップＳ４により、回路
データベース３に格納されている論理回路のタイミング
解析を行う。便宜上ここでは最大遅延時間についてのみ
説明するが、最小遅延時間についても遅延時間の最小値
を伝搬することが違うだけで、同様の処理で算出でき
る。回路の始点に設定されている到着時刻に対して、回
路中の信号が到達するパス上のプリミティブ素子ブロッ
クや下位階層を参照するブロックの内部遅延時間とブロ
ック間の配線部分の遅延時間を加算し、出力ピン毎に各
入力ピンからの最大値をブロックの出力ピンに到着時刻
を設定することを続け、回路の終点に到達するまで処理
を反復する。この時点で各ブロックの出力ピンに到着時
刻が設定される。
データベース３に格納されている論理回路のタイミング
解析を行う。便宜上ここでは最大遅延時間についてのみ
説明するが、最小遅延時間についても遅延時間の最小値
を伝搬することが違うだけで、同様の処理で算出でき
る。回路の始点に設定されている到着時刻に対して、回
路中の信号が到達するパス上のプリミティブ素子ブロッ
クや下位階層を参照するブロックの内部遅延時間とブロ
ック間の配線部分の遅延時間を加算し、出力ピン毎に各
入力ピンからの最大値をブロックの出力ピンに到着時刻
を設定することを続け、回路の終点に到達するまで処理
を反復する。この時点で各ブロックの出力ピンに到着時
刻が設定される。
【００２９】ブロックが特定のターゲットライブラリに
マッピングされていれば、ライブラリデータベース部８
を参照して回路の状況とライブラリに格納されている値
を組合せて計算できる値から、ブロックの内部遅延や配
線遅延が得られる。マッピングされていない場合は、従
来技術で説明した論理段数から遅延を予測する方法や、
組合せ回路を論理式で表現したときの論理の複雑度やフ
ァンアウト数からブロックの内部遅延や配線遅延時間を
予測する方法などを用いる。
マッピングされていれば、ライブラリデータベース部８
を参照して回路の状況とライブラリに格納されている値
を組合せて計算できる値から、ブロックの内部遅延や配
線遅延が得られる。マッピングされていない場合は、従
来技術で説明した論理段数から遅延を予測する方法や、
組合せ回路を論理式で表現したときの論理の複雑度やフ
ァンアウト数からブロックの内部遅延や配線遅延時間を
予測する方法などを用いる。
【００３０】このあと到着時刻伝搬とは逆の方向に要求
時刻を伝搬する。回路の終点に設定されている要求時刻
に対して、回路中の信号が到達するパス上のプリミティ
ブ素子ブロックや下位階層を参照するブロックの内部遅
延時間とブロック間の配線部分の遅延時間を減算し、ブ
ロックの入力ピン・出力ピンに要求時刻を設定すること
を続け、回路の始点に到達するまで処理を反復する。
時刻を伝搬する。回路の終点に設定されている要求時刻
に対して、回路中の信号が到達するパス上のプリミティ
ブ素子ブロックや下位階層を参照するブロックの内部遅
延時間とブロック間の配線部分の遅延時間を減算し、ブ
ロックの入力ピン・出力ピンに要求時刻を設定すること
を続け、回路の始点に到達するまで処理を反復する。
【００３１】下位階層の内部遅延は、上記と同様に再帰
的にタイミング解析をすることにより算出することがで
きる。
的にタイミング解析をすることにより算出することがで
きる。
【００３２】終了判定ステップＳ７により、タイミング
解析の結果全てのパスのスラックが負でない数であれば
制約違反パスがないことを示しており、出力ステップＳ
８に処理を移す。各パスのスラックが負の数であれば制
約違反箇所があり、かつさらに最適化できる余地があれ
ば、以下の処理を続ける。
解析の結果全てのパスのスラックが負でない数であれば
制約違反パスがないことを示しており、出力ステップＳ
８に処理を移す。各パスのスラックが負の数であれば制
約違反箇所があり、かつさらに最適化できる余地があれ
ば、以下の処理を続ける。
【００３３】遅延制約分配ステップＳ５により、階層間
にまたがるパスに対して遅延制約を分配する。
にまたがるパスに対して遅延制約を分配する。
【００３４】遅延制約分配ステップＳ５の詳細を示す図
３を参照して遅延制約分配ステップＳ５の動作を詳細に
説明すると、パス選択ステップＳ５１により処理対象で
あるが制約分配処理済みでないパスのうちスラック最小
のパスを取り出す。最適化可能性判定ステップＳ５２に
より、階層の境界にまたがるパスの各部分組合せ回路や
配線に対して最適化可能性が設定されていればＳ５４に
処理を進め、設定されていなければ最適化可能性設定ス
テップＳ５３により最適化可能性を設定する。
３を参照して遅延制約分配ステップＳ５の動作を詳細に
説明すると、パス選択ステップＳ５１により処理対象で
あるが制約分配処理済みでないパスのうちスラック最小
のパスを取り出す。最適化可能性判定ステップＳ５２に
より、階層の境界にまたがるパスの各部分組合せ回路や
配線に対して最適化可能性が設定されていればＳ５４に
処理を進め、設定されていなければ最適化可能性設定ス
テップＳ５３により最適化可能性を設定する。
【００３５】制約分配の例を示す図４を併せて参照する
と、上位階層５０１に下位階層５０２，５０３が存在
し、下位階層５０２の中にはＤＦＦ５０４，組合せ回路
５０５が存在し、下位階層５０３の中にはＤＦＦ５０
７，組合せ回路５０６が存在する。ＤＦＦ５０４の出力
ピンはパスの始点となり、組合せ回路５０５を経由して
階層５０２の外部に出た後階層５０３に入り、組合せ回
路５０６を経由してＤＦＦ５０７の入力ピンが終点とな
る。ここでは配線への遅延制約の分配はせず、ＤＦＦ５
０４からＤＦＦ５０７までのパスの組合せ回路５０５，
５０６に遅延制約を分配する。
と、上位階層５０１に下位階層５０２，５０３が存在
し、下位階層５０２の中にはＤＦＦ５０４，組合せ回路
５０５が存在し、下位階層５０３の中にはＤＦＦ５０
７，組合せ回路５０６が存在する。ＤＦＦ５０４の出力
ピンはパスの始点となり、組合せ回路５０５を経由して
階層５０２の外部に出た後階層５０３に入り、組合せ回
路５０６を経由してＤＦＦ５０７の入力ピンが終点とな
る。ここでは配線への遅延制約の分配はせず、ＤＦＦ５
０４からＤＦＦ５０７までのパスの組合せ回路５０５，
５０６に遅延制約を分配する。
【００３６】従来と同様に、モデルの簡略化のため、Ｄ
ＦＦのセットアップ・ホールド時間，クロックスキュ
ー，立ち上がり・立ち下がりの区別，最大・最小遅延、
配線遅延時間などを無視する。組合せ回路５０５と５０
６の遅延時間をそれぞれ３ｎｓ，６ｎｓとする。ＤＦＦ
５０４の出力ピンの到着時刻を０ｎｓ、ＤＦＦ５０７の
入力ピンの要求時刻を６ｎｓとすると、組合せ回路５０
５と５０６の各々の出力ピンでの到着時刻はそれぞれ３
ｎｓ，９ｎｓとなる。
ＦＦのセットアップ・ホールド時間，クロックスキュ
ー，立ち上がり・立ち下がりの区別，最大・最小遅延、
配線遅延時間などを無視する。組合せ回路５０５と５０
６の遅延時間をそれぞれ３ｎｓ，６ｎｓとする。ＤＦＦ
５０４の出力ピンの到着時刻を０ｎｓ、ＤＦＦ５０７の
入力ピンの要求時刻を６ｎｓとすると、組合せ回路５０
５と５０６の各々の出力ピンでの到着時刻はそれぞれ３
ｎｓ，９ｎｓとなる。
【００３７】例えば、各組合せ回路の遅延が現遅延時間
から１／３だけ短縮可能であるとすると、最適化可能性
は組合せ回路５０５は１ｎｓ、組合せ回路５０６は２ｎ
ｓとなる。
から１／３だけ短縮可能であるとすると、最適化可能性
は組合せ回路５０５は１ｎｓ、組合せ回路５０６は２ｎ
ｓとなる。
【００３８】上記最適化可能性の算出には種々の方法が
あり、以下にその数例を示す。
あり、以下にその数例を示す。
【００３９】まず、一度面積優先で合成したときの遅延
時間に対する一定比率から算出する方法は次式で表され
る。
時間に対する一定比率から算出する方法は次式で表され
る。
【００４０】 最適化可能性＝α＊（面積優先で合成時の遅延時間）＋β……………（１） 次に、既存の回路から同様の回路に対する可能性を予測
する方法は次式で表される。
する方法は次式で表される。
【００４１】 最適化可能性＝α＊（既存回路からの類推）＋β………………………（２） 次に従来技術で説明したような論理の複雑度やファンア
ウト数などから予測する方法は次式で表される。
ウト数などから予測する方法は次式で表される。
【００４２】 最適化可能性＝α＊（ａ＊（論理複雑度）＋ｂ＊（ファンアウト数））＋β …………（３） ここで、α，βは現状の遅延時間から短縮可能な割合を
表す係数であり、多数のデータによる統計処理などで実
験的に求めることができるが、回路中で一定の数値であ
る必要はない。また、ここでは最適化可能性を１次式で
示したが、さらに複雑な関数で表現しても良い。ａ，ｂ
は遅延予測時の係数であり、ａは論理の複雑度に対する
遅延時間への寄与を表し、ｂはファンアウト数に対する
遅延時間への寄与を表す。さらに最適化可能性に面積や
消費電力のオーバーヘッドを考慮することも可能であ
り、（１）式を拡張して、次式のように表現できる。
表す係数であり、多数のデータによる統計処理などで実
験的に求めることができるが、回路中で一定の数値であ
る必要はない。また、ここでは最適化可能性を１次式で
示したが、さらに複雑な関数で表現しても良い。ａ，ｂ
は遅延予測時の係数であり、ａは論理の複雑度に対する
遅延時間への寄与を表し、ｂはファンアウト数に対する
遅延時間への寄与を表す。さらに最適化可能性に面積や
消費電力のオーバーヘッドを考慮することも可能であ
り、（１）式を拡張して、次式のように表現できる。
【００４３】 最適化可能性＝ α＊（面積優先で合成時の遅延時間）／（１＋γ＊（面積増加割合））＋β …………（４） （４）式より、その部分パスの面積増加割合を考慮した
最適化可能性を算出することができる。γは面積増加割
合を考慮した時の係数で、０の場合は、（１）式と同一
であり面積増加を考慮しないことになる。同様にして消
費電力のオーバーヘッドも考慮することが可能である。
最適化可能性を算出することができる。γは面積増加割
合を考慮した時の係数で、０の場合は、（１）式と同一
であり面積増加を考慮しないことになる。同様にして消
費電力のオーバーヘッドも考慮することが可能である。
【００４４】遅延制約設定ステップＳ５４により、遅延
制約をパス上の組合せ回路に設定する。ＤＦＦ５０４の
出力ピンから階層５０２の出力端子までと階層５０３の
入力端子からＤＦＦ５０７の入力ピンまで、すなわち組
合せ回路５０５と５０６に設定される遅延制約は式
（６）で表現されるとする。 スラック残り＝（終点要求時刻−終点到着時刻）−Σ（分配済制約）…（５） 遅延制約＝スラック残り＊最適化可能性／Σ（最適化可能性）…………（６） ここで、Σ（分配済み制約）は図３で示した繰り返しの
中で部分パスがスラックのより小さいバスに含まれてい
るために既に割り当てられた制約の合計であり、Σ（最
適化可能性）は遅延制約を分配するパス上の全ての部分
パスが最適化可能性の合計である。
制約をパス上の組合せ回路に設定する。ＤＦＦ５０４の
出力ピンから階層５０２の出力端子までと階層５０３の
入力端子からＤＦＦ５０７の入力ピンまで、すなわち組
合せ回路５０５と５０６に設定される遅延制約は式
（６）で表現されるとする。 スラック残り＝（終点要求時刻−終点到着時刻）−Σ（分配済制約）…（５） 遅延制約＝スラック残り＊最適化可能性／Σ（最適化可能性）…………（６） ここで、Σ（分配済み制約）は図３で示した繰り返しの
中で部分パスがスラックのより小さいバスに含まれてい
るために既に割り当てられた制約の合計であり、Σ（最
適化可能性）は遅延制約を分配するパス上の全ての部分
パスが最適化可能性の合計である。
【００４５】図４の例ではΣ（分配済み制約）は０であ
るので、式（６）によると、組合せ回路５０５への遅延
制約は次のようになる。
るので、式（６）によると、組合せ回路５０５への遅延
制約は次のようになる。
【００４６】 （６−９）＊１／（１＋２）＝−３＊１／３＝−１ また、組合せ回路５０６への遅延制約は次のようにな
る。
る。
【００４７】 （６−９）＊２／（１＋２）＝−３＊２／３＝−２ つまり、組合せ回路５０５は１ｎｓ、組合せ回路５０６
は２ｎｓ短縮すべきであるという遅延制約が設定された
こととなる。ここではパス上の１階層中の組合せ回路が
１つしかない例を示したが、複数個存在しても上記
（６）式で同様に遅延制約を分配可能である。通常はプ
リミティブブロックよりは大きい、たとえば木構造を形
成するブロックの集合を一つの組合せ回路の単位として
制約を分配する。終了判定ステップＳ５５により、対象
となる全てのパスを処理済みであれば制約分配Ｓ５を完
了する。まだ残っていればパス選択ステップＳ５１に戻
り次のパスを選択する。最適化可能性は、可能性であり
実現できる保証はない数値であるので、（１）〜（４）
式の係数α，βは統計的に得られた値に対してある程度
のマージンをとった値を使用しても良い。
は２ｎｓ短縮すべきであるという遅延制約が設定された
こととなる。ここではパス上の１階層中の組合せ回路が
１つしかない例を示したが、複数個存在しても上記
（６）式で同様に遅延制約を分配可能である。通常はプ
リミティブブロックよりは大きい、たとえば木構造を形
成するブロックの集合を一つの組合せ回路の単位として
制約を分配する。終了判定ステップＳ５５により、対象
となる全てのパスを処理済みであれば制約分配Ｓ５を完
了する。まだ残っていればパス選択ステップＳ５１に戻
り次のパスを選択する。最適化可能性は、可能性であり
実現できる保証はない数値であるので、（１）〜（４）
式の係数α，βは統計的に得られた値に対してある程度
のマージンをとった値を使用しても良い。
【００４８】次に、図２の最適化ステップＳ６により、
制約分配された各階層に対して回路データベース３部に
格納されている論理回路をステップＳ５で設定した遅延
制約に基づいて遅延最適化し、結果の論理回路を回路デ
ータベース３に格納する。最適化結果を判定するためタ
イミング解析ステップＳ４に戻る。このとき、最適化の
結果、変更のあった部分回路とその影響を及ぼす部分だ
けに対してインクリメンタルにタイミング解析・制約分
配し、処理を高速化することが可能である。
制約分配された各階層に対して回路データベース３部に
格納されている論理回路をステップＳ５で設定した遅延
制約に基づいて遅延最適化し、結果の論理回路を回路デ
ータベース３に格納する。最適化結果を判定するためタ
イミング解析ステップＳ４に戻る。このとき、最適化の
結果、変更のあった部分回路とその影響を及ぼす部分だ
けに対してインクリメンタルにタイミング解析・制約分
配し、処理を高速化することが可能である。
【００４９】終了判定ステップＳ７により、タイミング
解析の結果制約違反パスがないか、これ以上最適化でき
なければ、出力ステップＳ８により、回路データベース
部３に格納されている回路全てを出力部９から出力す
る。
解析の結果制約違反パスがないか、これ以上最適化でき
なければ、出力ステップＳ８により、回路データベース
部３に格納されている回路全てを出力部９から出力す
る。
【００５０】クリティカルでないパスに対しても遅延制
約を分配することにより、最適化ステップＳ６において
遅延制約違反をしない範囲内でローパワーブロックを使
用するなどの面積・消費電力削減も可能となる。この場
合、分配される遅延制約は短縮しなければいけない遅延
時間ではなく、延ばしても良い遅延時間余裕を意味す
る。
約を分配することにより、最適化ステップＳ６において
遅延制約違反をしない範囲内でローパワーブロックを使
用するなどの面積・消費電力削減も可能となる。この場
合、分配される遅延制約は短縮しなければいけない遅延
時間ではなく、延ばしても良い遅延時間余裕を意味す
る。
【００５１】次に、図３に示した本実施の形態のステッ
プＳ５ではスラックの小さい順に各パスに対して遅延制
約を分配していたのに対し、面積増加割合を考慮したス
テップＳ５Ａを含む本発明の第２の実施の形態を示す図
５を参照すると、この実施の形態を特徴ずけるステップ
Ｓ５Ａの第１の実施の形態のステップＳ５との相違点
は、ステップＳ５３，Ｓ５４の代りに面積／遅延関係設
定ステップＳ６４と、関係式作成ステップＳ６６と、遅
延制約計算ステップＳ６７とを含むことである。ただ
し、パス選択ステップＳ５１では第１の実施の形態のよ
うに、スラックの順でパスを選択する必要はない。
プＳ５ではスラックの小さい順に各パスに対して遅延制
約を分配していたのに対し、面積増加割合を考慮したス
テップＳ５Ａを含む本発明の第２の実施の形態を示す図
５を参照すると、この実施の形態を特徴ずけるステップ
Ｓ５Ａの第１の実施の形態のステップＳ５との相違点
は、ステップＳ５３，Ｓ５４の代りに面積／遅延関係設
定ステップＳ６４と、関係式作成ステップＳ６６と、遅
延制約計算ステップＳ６７とを含むことである。ただ
し、パス選択ステップＳ５１では第１の実施の形態のよ
うに、スラックの順でパスを選択する必要はない。
【００５２】面積／遅延関係設定ステップＳ６４で、パ
スｉ上の各部分パスｊに対して遅延制約をｅi j とする
と、その面積増加割合ａi j は以下の一次式で関係を表
す。分配対象の遅延制約ｅi j は、制約違反している限
り負の数で表す。
スｉ上の各部分パスｊに対して遅延制約をｅi j とする
と、その面積増加割合ａi j は以下の一次式で関係を表
す。分配対象の遅延制約ｅi j は、制約違反している限
り負の数で表す。
【００５３】 ａi j ＝ｋ＊ｅi j ＋ｈ……………………………………………………（７） ここでｋ，ｈは係数であり、多数のデータによる統計処
理などに実験的に求めることができるが、回路中で一定
の値である必要はない。
理などに実験的に求めることができるが、回路中で一定
の値である必要はない。
【００５４】関係式作成ステップＳ６６で、以下の関係
式を作成する。各パスｉに対して、各部分パスｊの遅延
最適化可能性をｄi j とすると、以下の関係式が成り立
たなければいけない。
式を作成する。各パスｉに対して、各部分パスｊの遅延
最適化可能性をｄi j とすると、以下の関係式が成り立
たなければいけない。
【００５５】 −ｅi j ≦ｄi j ……………………………………………………………（８） パスの遅延制約すなわちスラックをｓi とすると、次式
が成り立つように遅延制約が分配され、制約通り最適化
されればパスｉの制約違反は解消されることになる。
が成り立つように遅延制約が分配され、制約通り最適化
されればパスｉの制約違反は解消されることになる。
【００５６】
【００５７】遅延制約計算ステップＳ６７で、（７），
（８），（９）の条件のもとで、（１０）式が最小とな
るよう、例えば線形計画法などの手法で解き、各部分パ
スの遅延制約ｅi j を求める。
（８），（９）の条件のもとで、（１０）式が最小とな
るよう、例えば線形計画法などの手法で解き、各部分パ
スの遅延制約ｅi j を求める。
【００５８】
【００５９】ここでは面積増加割合と遅延制約の関係か
ら面積増加の最も少ない遅延制約分配を行なったが、同
様に消費電力増加割合と遅延制約の関係から、消費電力
増加の最も少ない遅延制約分配も可能である。
ら面積増加の最も少ない遅延制約分配を行なったが、同
様に消費電力増加割合と遅延制約の関係から、消費電力
増加の最も少ない遅延制約分配も可能である。
【００６０】次に、本発明の第３の実施の形態の論理回
路の最適化装置を図１と共通の構成要素には共通の参照
文字／数字を付して同様にブロックで示す図６を参照す
ると、本実施の形態の前述の第１の実施の形態との相違
点は、論理合成手法に基づいた論理回路の変換による遅
延最適化を行なう最適化部６の代りに論理合成手法だけ
でなくＬＳＩにおける各階層のフロアプランを実行する
ことにより遅延最適化する最適化部６Ａを備えることで
ある。
路の最適化装置を図１と共通の構成要素には共通の参照
文字／数字を付して同様にブロックで示す図６を参照す
ると、本実施の形態の前述の第１の実施の形態との相違
点は、論理合成手法に基づいた論理回路の変換による遅
延最適化を行なう最適化部６の代りに論理合成手法だけ
でなくＬＳＩにおける各階層のフロアプランを実行する
ことにより遅延最適化する最適化部６Ａを備えることで
ある。
【００６１】論理回路をＬＳＩチップ上に階層毎にフロ
アプランすなわちレイアウトする時、階層間の配線長を
できるだけ短くすることで、配線遅延を短縮することが
可能である。すなわち、比較的長い配線、例えば階層間
の配線部分に遅延制約を割り当て、フロアプラン変更に
より遅延最適化する。
アプランすなわちレイアウトする時、階層間の配線長を
できるだけ短くすることで、配線遅延を短縮することが
可能である。すなわち、比較的長い配線、例えば階層間
の配線部分に遅延制約を割り当て、フロアプラン変更に
より遅延最適化する。
【００６２】配線部分に遅延制約を割り当てた例を示す
図７を参照すると、図４との相違点は、階層９０２と９
０３の間の配線遅延２ｎｓがあり、その最適化可能性に
したがって、遅延制約が−１ｎｓ設定されている。
図７を参照すると、図４との相違点は、階層９０２と９
０３の間の配線遅延２ｎｓがあり、その最適化可能性に
したがって、遅延制約が−１ｎｓ設定されている。
【００６３】さらに、配線遅延は通常ブロックの出力ピ
ンのドライブ能力、入力信号の鈍り、ファンアウト先の
配線容量と入力ピン容量の合計等の関数で表すことが多
い。ＬＳＩの設計において、ディープサブミクロンのよ
うな設計ルールの微細化により、比較的長い配線に関し
ては、配線抵抗が配線遅延時間に非常に大きく影響する
ことがわかっている。分岐などを無視した場合、配線抵
抗を考慮したときの配線遅延時間は配線長の２乗に比例
することが知られている。フロアプランなどで階層間で
比較的長い配線になることが予めわかっている場合は、
バッファもしくはインバータ挿入による遅延最適化も考
慮して、配線部分にも遅延制約を分配することが可能で
ある。遅延最適化は長い配線を等分割するようなバッフ
ァもしくはインバータを１つ以上挿入することにより、
配線抵抗に関する遅延時間を短縮する。インバータを挿
入する場合は配線上の論理が反転しないように複数個挿
入する必要がある。ただし、挿入するバッファ／インバ
ータの内部遅延や、入力ピン容量なども増加するので、
適切な配線分割・挿入する必要がある。
ンのドライブ能力、入力信号の鈍り、ファンアウト先の
配線容量と入力ピン容量の合計等の関数で表すことが多
い。ＬＳＩの設計において、ディープサブミクロンのよ
うな設計ルールの微細化により、比較的長い配線に関し
ては、配線抵抗が配線遅延時間に非常に大きく影響する
ことがわかっている。分岐などを無視した場合、配線抵
抗を考慮したときの配線遅延時間は配線長の２乗に比例
することが知られている。フロアプランなどで階層間で
比較的長い配線になることが予めわかっている場合は、
バッファもしくはインバータ挿入による遅延最適化も考
慮して、配線部分にも遅延制約を分配することが可能で
ある。遅延最適化は長い配線を等分割するようなバッフ
ァもしくはインバータを１つ以上挿入することにより、
配線抵抗に関する遅延時間を短縮する。インバータを挿
入する場合は配線上の論理が反転しないように複数個挿
入する必要がある。ただし、挿入するバッファ／インバ
ータの内部遅延や、入力ピン容量なども増加するので、
適切な配線分割・挿入する必要がある。
【００６４】
【発明の効果】以上説明したように、本発明の論理回路
の最適化装置及びその方法は、各部分パスの最適化可能
性に基づいて前記遅延制約を各階層や配線に分配する遅
延制約分配部を備えることにより、最適化対象階層の選
択順序に依存したバランスの非常に悪い最適化結果の発
生を抑制し、回路面積増大の要因を除去するとともに最
適化の反復処理による処理時間の増大を抑圧できるとい
う効果がある。
の最適化装置及びその方法は、各部分パスの最適化可能
性に基づいて前記遅延制約を各階層や配線に分配する遅
延制約分配部を備えることにより、最適化対象階層の選
択順序に依存したバランスの非常に悪い最適化結果の発
生を抑制し、回路面積増大の要因を除去するとともに最
適化の反復処理による処理時間の増大を抑圧できるとい
う効果がある。
【００６５】また、遅延最適化方法としては、論理合成
による階層内の最適化だけでなく、フロアプランや階層
間のバッファやインバータの挿入による最適化を行なう
ことができ、その回路にあった遅延最適化を選択するこ
とにより、所要面積が小さくかつ動作周波数の大きい論
理回路を効率良く設計できるという効果がある。
による階層内の最適化だけでなく、フロアプランや階層
間のバッファやインバータの挿入による最適化を行なう
ことができ、その回路にあった遅延最適化を選択するこ
とにより、所要面積が小さくかつ動作周波数の大きい論
理回路を効率良く設計できるという効果がある。
【図１】本発明の論理回路の最適化装置の第１の実施の
形態の構成を示すブロック図である。
形態の構成を示すブロック図である。
【図２】本実施の形態の最適化方法を示すフローチャー
トである。
トである。
【図３】図２の制約分配ステップの詳細を示すフローチ
ャートである。
ャートである。
【図４】本実施の形態の遅延制約設定の例を示す回路図
である。
である。
【図５】本発明の第２の実施の形態を特徴ずける制約分
配ステップの詳細を示すフローチャートである。
配ステップの詳細を示すフローチャートである。
【図６】本発明の論理回路の最適化装置の第３の実施の
形態の構成を示すブロック図である。
形態の構成を示すブロック図である。
【図７】本実施の形態の遅延制約設定の例を示す回路図
である。
である。
【図８】従来の第１の論理回路の最適化装置の構成を示
すブロック図である。
すブロック図である。
【図９】階層設計をした論理回路の一例を示す説明図で
ある。
ある。
【図１０】従来の遅延制約設定の例を示す回路図であ
る。
る。
１ 階層回路仕様入力部 ２ 遅延制約入力部 ３ 回路データベース部 ４ タイミング解析部 ５ 遅延制約分配部 ６，６Ａ 最適化部 ７ ライブラリ入力部 ８ ライブラリデータベース部 ９ 出力部
Claims (5)
- 【請求項１】 階層構造を有する論理回路を入力する階
層回路仕様入力部と、前記論理回路の遅延制約を入力す
る遅延制御入力部と、入力した前記論理回路および前記
遅延制約を保持する回路データベース部と、前記回路デ
ータベースに保持している前記論理回路に対してタイミ
ング解析を行なうタイミング解析部と、前記遅延制約に
基づいて遅延の最適化を行なう最適化部と、前記論理回
路のターゲットのライブラリ情報を入力するライブラリ
入力部と、入力した前記ライブラリ情報を保持するライ
ブラリデータベース部と、最適化結果の論理回路を出力
する出力部を備える論理回路の最適化装置において、 最適化可能性に基づいて前記遅延制約を各階層や配線に
分配する遅延制約分配部を備えることを特徴とする論理
回路の最適化装置。 - 【請求項２】 前記最適化部が、前記各階層のレイアウ
トであるフロアプラン実行により各階層間の配線の遅延
時間の最小化を含む遅延最適化を行うことを特徴とする
請求項１記載の論理回路の最適化装置。 - 【請求項３】 最適化対象論理回路の全てもしくは一部
分を入力論理回路として入力する回路仕様入力ステップ
と、 前記最適化論理回路の遅延制約を前記入力論理回路に付
加する遅延制約入力ステップと、 ターゲットライブラリにおける各ブロックのタイミング
解析用情報を含むライブラリ情報を入力するライブラリ
入力ステップと、 前記入力論理回路のタイミング解析を行ない最適化可能
性に基づいて各階層および各配線に遅延制約を分配する
制約分配ステップと、 前記制約分配された前記各階層に対して前記入力論理回
路を前記遅延制約に基づいて遅延最適化する遅延最適化
ステップと、 前記入力論理回路の前記遅延最適化した結果生成された
最適化論理回路を出力するステップとを有することを特
徴とする論理回路の最適化方法。 - 【請求項４】 前記制約分配ステップが、処理対象であ
るが制約分配処理済みでないパスのうちパス上の所定点
における信号の要求時刻と到着時刻との差であるスラッ
クが最小の前記パスを取り出すパス選択ステップと、 階層の境界にまたがるパスの各部分の組合せ回路および
配線に対して最適化可能性の設定の有無を判定する最適
化可能性判定ステップと、 前記最適化可能性判定ステップの判定結果設定無しの場
合に最適化可能性を設定する最適化可能性設定ステップ
と、 前記最適化可能性判定ステップの判定結果設定有りの場
合に前記遅延制約を前記パス上の前記組合せ回路に設定
する遅延制約設定ステップとを含むことを特徴とする請
求項３記載の論理回路の最適化方法。 - 【請求項５】 前記制約分配ステップが、処理対象であ
るが制約分配処理済みでないパスのうちパス上の所定点
における信号の要求時刻と到着時刻との差であるスラッ
クが最小の前記パスを取り出すパス選択ステップと、 階層の境界にまたがるパスの各部分の組合せ回路および
配線に対して最適化可能性の設定の有無を判定する最適
化可能性判定ステップと、 前記最適化可能性判定ステップの判定結果設定無しの場
合に最適化可能性を設定する最適化可能性設定ステップ
と、 前記最適化可能性判定ステップの判定結果設定有りの場
合に回路面積増加割合と遅延時間短縮との関係を考慮し
て前記遅延制約を前記回路面積増加の増加が最小となる
よう設定する面積対遅延制約設定ステップとを含むこと
を特徴とする請求項３記載の論理回路の最適化方法。
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