KR100335376B1 - 디지털회로의 지연시간 조건 재합성 시스템 및 그 방법 - Google Patents

디지털회로의 지연시간 조건 재합성 시스템 및 그 방법 Download PDF

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Abstract

본 발명은 병렬 사건전파 방식에 의한 타이밍 분석 기법을 이용하여 디지털회로의 면적의 증가를 최소한으로 억제하면서, 주어진 지연시간 조건을 만족시키도록 하는 디지털회로의 지연시간 조건 재합성 시스템 및 그 방법에 관한 것으로서,
디지털회로의 분석을 수행하는 회로분석 모듈; 각 회로선에 대한 변화를 스케쥴하는 사건스케쥴 모듈; 입력사건에 따라 출력사건을 계산하는 게이트 모듈; 디지털회로의 타이밍분석을 수행하여 지연시간을 확인하고 후방추적에 의하여 임계경로를 찾는 타이밍분석 모듈; 여러가지 지연시간을 갖는 게이트들을 저장하는 라이브러리 모듈; 지연시간 조건이 만족될때까지 디지털회로에 포함된 특정 게이트들을 라이브러리 모듈에 저장된 게이트로 치환하는 재합성 모듈; 처리결과를 사용자에게 알려주는 동시에 저장을 수행하는 후처리 모듈;을 포함하고,
각 게이트들에 대하여 각 주입력에 정,부사건을 스케줄하고 사건을 전파시키는 제1 과정; 주출력까지 사건이 전파되면 전파시간이 지연시간 조건을 만족하는지 비교하고, 만족하지 않는 경우 사건이 전파되어온 경로를 주입력까지 역추적하여 경로를 확인하는 제2 과정; 및 경로 상의 각 게이트에 대하여 지연시간이 축소된 게이트로 대치가 가능한지를 판단한 후 대치가 가능하면 이를 대치시켜 경로 지연시간을 수정하는 제3 과정;을 포함하는 것을 특징으로 한다.

Description

디지털회로의 지연시간 조건 재합성 시스템 및 그 방법 { Resynthesis system and the method for time delay constraint of digital circuits }
본 발명은 디지털회로의 지연시간 조건 재합성 시스템 및 그 방법에 관한 것으로서, 보다 상세하게는 디지털회로의 설계시 면적의 증가를 최소한으로 억제하면서 주어진 지연시간 조건을 만족시키도록 하는 디지털회로의 지연시간 조건 재합성 시스템 및 그 방법에 관한 것이다.
최근, 현대사회에서 컴퓨터가 일상생활의 필수적인 도구로 자리잡은 만큼 보다 빠른 시스템에 대한 욕구가 증가하고 있고 이에 따라 컴퓨터 및 통신장비를 구성하는 집적회로 부품의 성능도 크게 향상되어 가고 있다.
일반적으로, 집적회로가 원하는 타이밍 제한조건(timing constraint)에서 동작할 수 있는지의 여부를 검증하는 것을 타이밍 분석(timing analysis)이라고 하는데, 시스템이나 집적회로의 설계 과정에서는 설계, 설계검증, 타이밍 분석의 과정을 여러차례 반복하면서 주어진 입출력 및 타이밍 조건을 충족하는 시스템을 설계하게 된다.
상기 타이밍 분석의 결과 타이밍 제한조건이 만족되지 않는 경우에는 회로의 일부 또는 전부를 수정해야 하는데, 전체적인 수정은 부울식으로부터 시작할 수 있다. 이때, 회로의 부울식이나 진리표가 주어져 있다면 부울식의 간략화부터 다시 수행할 수 있고, 회로만 주어졌다면 회로에서 부울식을 추출하여 간략화를 수행할 수 있다.
한편, 회로의 부분적인 수정은 회로의 경로를 따라 이루어지는데, 타이밍 제한조건이 만족되지 않는 모든 경로에 대하여 수정하여야 한다. 이 경우 경로상의게이트 또는 트랜지스터들에 대하여 부분적으로 게이트들을 조합하거나 분리하여 타이밍 조건을 만족할 수 있도록 수정하거나 게이트의 크기를 조절하여 타이밍 조건을 만족시키도록 한다.
통상적으로 게이트의 크기가 커지면 지연시간이 줄어들고, 구동전류가 증가하여 많은 입력을 구동할 수 있게 된다. 그러나, 게이트의 크기가 커지면 칩의 면적이 커지게 되고 그에 따라 제조비용의 상승을 초래하게 되기 때문에 성능을 유지하면서 크기를 줄이는 것이 바람직하다.
이하, 종래 기술에서 사용되고 있는 타이밍 조건에 의한 재합성 기법을 간략히 설명하고자 한다.
먼저, 타이밍 조건에 의한 재합성 기법은 디지털 회로가 주어진 타이밍 조건을 만족하지 않을 때 회로를 수정하여 타이밍 조건을 만족하는 회로가 되도록 재구성 하는 것을 말한다.
종래 기술에서 흔히 사용되는 재합성 방법은, 주로 단순 최장경로 분석이나 정적 타이밍 분석 방법에 의존하여 임계경로를 찾아 경로상의 게이트들의 크기를 변경하거나 논리 재합성을 수행하여 타이밍 조건을 만족시키도록 하였다. 이 때 재합성 과정에서 타이밍 분석이 반복적으로 수행되므로 타이밍 분석 방법은 재합성 과정의 정확성과 속도에 절대적인 영향을 미치게 된다. 단순 최장경로 분석이나 정적 타이밍 분석을 이용하는 방법은 수행속도 면에서는 우수하지만 타이밍 분석 과정에서 임계경로를 정확하게 찾지 못할 수도 있으므로 정확한 결과를 보장할 수 없다.
한편, 타이밍 분석에 ATPG(Automatic Test Pattern Generation) 알고리즘을 응용하는 방법은 정확한 신호전달과 자유로운 지연시간 모델링이 가능하지만 수행시간은 다소 길어지는 문제점을 가지고 있다. 또한, 타이밍 분석에 BDD(Binary Decesion Diagram)를 응용한 방법들은 수행시간 면에서 유리하지만 회로의 구조와 크기에 따라 메모리 사용량이 크게 증가하여 분석이 불가능할 경우가 발생되는 문제점을 가지고 있다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 안출한 것으로서, 그 목적은 병렬 사건전파 방식에 의한 타이밍 분석 기법을 이용하여 디지털회로의 면적의 증가를 최소한으로 억제하면서, 주어진 지연시간 조건을 만족시키도록 하는 디지털회로의 지연시간 조건 재합성 시스템 및 그 방법을 제공하는데 있다.
도 1은 본 발명에 의한 디지털회로의 지연시간 조건 재합성 시스템의 구성을 나타내는 블록도면
도 2는 앤드(AND) 게이트를 통한 정사건의 전파를 나타내는 도면
도 3은 본 발명에 의한 임계경로의 탐색과정을 설명하기 위한 도면
도 4는 본 발명의 실시예에 의하여 지연시간 조건이 주어졌을 때 회로의 재합성 알고리즘을 나타내는 도면
< 도면의 주요 부분에 대한 부호의 설명 >
10 : 회로분석 모듈 20 : 사건스케쥴 모듈
30 : 게이트 모듈 40 : 타이밍분석 모듈
50 : 라이브러리 모듈 60 : 재합성 모듈
70 : 후처리 모듈
상기와 같은 목적을 달성하기 위한 본 발명의 제1 특징에 따르면, 설계된 디지털회로를 입력받아 구조에 대한 분석을 수행하는 회로분석 모듈; 디지털회로의 각 회로선에 대한 변화를 스케쥴하는 사건스케쥴 모듈; 입출력 사건 사이의 관계를 나타내는 게이트 모델을 가지고 입력사건에 따라 출력사건을 계산하는 게이트 모듈; 상기 사건스케쥴 모듈 및 게이트 모듈의 동작에 따라 상기 회로분석 모듈에서분석된 디지털회로의 타이밍분석을 수행하여 지연시간을 확인하고 후방추적에 의하여 임계경로를 찾는 타이밍분석 모듈; 여러가지 지연시간을 갖는 게이트들을 저장하고 있는 라이브러리 모듈; 상기 타이밍분석 모듈의 결과를 이용하여 지연시간 조건이 만족될때까지 디지털회로에 포함된 특정 게이트들을 상기 라이브러리 모듈에 저장된 게이트로 치환하는 재합성 모듈; 및 상기 재합성 모듈에서 수행된 처리 결과를 사용자에게 알려주는 동시에 저장을 수행하는 후처리 모듈;을 포함하는 디지털회로의 지연시간 조건 재합성 시스템을 제공한다.
한편, 상기와 같은 목적을 달성하기 위한 본 발명의 제2 특징에 따르면, 디지털회로에 포함된 모든 게이트들에 대하여 각 주입력에 정사건과 부사건을 스케줄하고, 각 게이트들을 통하여 사건을 전파시키는 제1 과정;
상기 제1 과정에서 주출력까지 사건이 전파되면 전파시간이 지연시간 조건을 만족하는지 비교하고, 만족하지 않는 경우 각 게이트의 출력사건에 영향을 미치는 모든 입력들을 따라 사건이 전파되어온 경로를 주입력까지 역추적하여 경로를 확인하며, 각 신호선에 사건이 도착된 시간(EAT: Event Arrival Time)을 기록하는 제2 과정; 및
상기 제2 과정에서 확인된 경로에서 주출력으로부터 사건의 전파경로를 따라 주입력쪽으로 진행하며 경로 상의 각 게이트와 사건전파에 영향을 주는 주변입력의 경로 상의 각 게이트에 대하여 지연시간이 축소된 게이트로 대치가 가능한지를 판단한 후 대치가 가능하면 이를 대치시키고, 게이트 지연시간의 축소에 따른 경로 지연시간을 수정한 후 상기 제1 과정으로 진행하여 지연시간 조건이 만족될 때까지주입력 쪽으로 진행하며 반복하도록 하는 제3 과정;을 포함하여 이루어지는 디지털회로의 지연시간 조건 재합성 방법을 제공한다.
본 발명의 상술한 목적과 여러 가지 장점은 이 기술분야에 숙련된 사람들에 의해, 첨부된 도면을 참조하여 후술되는 본 발명의 바람직한 실시예로부터 더욱 명확하게 될 것이다.
이하, 본 발명에 따른 바람직한 일 실시예를 첨부도면을 참조하여 상세히 설명한다.
도 1은 본 발명에 의한 디지털회로의 지연시간 조건 재합성 시스템의 구성을 나타내는 블록도면이다.
도 1을 참조하면, 참조번호 10은 VHDL 등의 형태로 설계된 디지털회로를 입력받아 구조에 대한 분석을 수행하고 내부 데이터구조로 변환하는 회로분석 모듈을 나타내고, 20은 상기 회로분석 모듈(10)로 입력된 디지털회로의 각 회로선에 대한 신호값의 변화를 스케쥴하는 사건스케쥴 모듈을 나타내고, 30은 상기 회로분석 모듈(10)로 입력된 디지털회로에 포함되어 있는 게이트들의 입출력 사건 사이의 관계를 나타내는 게이트 모델을 가지고 입력사건에 따라 출력사건을 계산하는 게이트 모듈을 나타낸다.
또한, 참조번호 40은 상기 사건스케쥴 모듈(20) 및 게이트 모듈(30)의 동작에 따라 상기 회로분석 모듈(10)에서 분석된 디지털회로의 타이밍분석을 수행하는데, 그 타이밍분석의 결과에 따라 지연시간을 확인하고, 후방추적에 의하여 임계경로를 찾으며, 입력 신호값의 집합을 구하는 타이밍분석 모듈을 나타낸다.
또한, 참조번호 50은 여러가지 지연시간을 갖는 게이트들을 저장하고 있는 라이브러리 모듈을 나타내고, 60은 상기 타이밍분석 모듈(40)의 결과를 이용하여 지연시간 조건이 만족될때까지 디지털회로에 포함된 특정 게이트들을 상기 라이브러리 모듈(50)에 저장된 게이트로 치환하는 재합성 모듈을 나타내고, 70은 상기 재합성 모듈(60)에서 수행된 처리결과를 사용자에게 알려주는 동시에 저장을 수행하는 후처리 모듈을 나타낸다.
상기와 같은 구성을 갖는 본 발명의 동작을 상세히 설명하면 다음과 같다.
먼저, 본 발명에서 사용되는 타이밍 분석에 대하여 간략히 설명하고자 한다.
본 발명에서 사용되는 병렬 사건전파 방식에 의한 타이밍 분석은 사건구동 시뮬레이션 기법을 타이밍 분석에 응용한 것으로써, 타이밍 분석을 정확하고 빠르게 수행할 수 있다.
도 2는 앤드(AND) 게이트를 통한 정사건의 전파를 나타내는 도면이다.
병렬 사건전파 방식에 의한 타이밍 분석에서는 어떤 시간에 신호선의 값이 '0'에서 '1'로 변하는 정사건과, '1'에서 '0'으로 변하는 부사건이 게이트를 통해 전파되는 조건을 부울식의 형태로 표시하였다. 여기서, 어떤 신호선(net)이 '1'이 되도록 하는 주입력의 조합을 해당 신호선의 정(+)값이라 하고, '0'이 되도록 하는 주입력의 조합을 해당 신호선의 부(-)값이라 한다. 이때, 신호선 F의 정값을 f로 표시하고, 부값을로 표시한다.
도 2를 참조하면, X의 정값이 시간 t=2에서 x=a가 되고 Y의 정값이 시간 t=1에서 y=bc가 될 때, 게이트의 상승 지연시간 dr=3이라면, 시간 t=5에서 Z의 정값 z=abc가 스케줄된다. 이의 물리적 의미는 다음과 같다. t=1에서 y=bc라는 것은, t=0에서 주입력 B가 1이고 C가 1이면 t=1에서 Y가 1이 된다는 뜻이다. 또한 t=2에서 x=a라는 것은, t=0에서 주입력 A가 1이 될 경우 t=2에서 X의 값이 1이 된다는 뜻이다. 따라서 t=5에서 z=abc의 의미는, t=0에서 주입력 A=1, B=1, C=1이면 t=5에서는 Z의 값이 1이 된다는 뜻이다.
임계경로를 찾는 과정은 처음에 t=0에서 모든 주입력에 정값과 부값을 스케줄하고, 각각의 게이트들을 통하여 도 2에 도시된 바와 유사하게 사건을 전파시켜 나가면 주출력까지 사건이 전파되며, 이때, 마지막으로 주출력에 사건이 도착하는 시간이 회로의 최대 지연시간이 되며, 상기 사건이 전파된 경로가 임계경로가 되고, 주출력의 정,부값이 해당 임계경로를 활성화하는 입력이 된다.
한편, 앤드(AND), 난드(NAND), 오어(OR), 노어(NOR) 게이트를 통한 정,부사건의 전파는 하기의 표 1,2,3,4와 같이 요약될 수 있다. 하기의 표 1은 입력 X에 부사건이 발생하는 경우 앤드(AND) 및 난드(NAND) 게이트를 통하여 출력에 스케쥴되는 사건을 나타내고, 표 2는 입력 X에 정사건이 발생하는 경우 앤드(AND) 및 난드(NAND) 게이트를 통하여 출력에 스케쥴되는 사건을 나타내고, 표 3은 입력 X에 부사건이 발생하는 경우 오어(OR) 및 노어(NOR) 게이트를 통하여 출력에 스케쥴되는 사건을 나타내고, 표 4는 입력 X에 정사건이 발생하는 경우 오어(OR) 및 노어(NOR) 게이트를 통하여 출력에 스케쥴되는 사건을 나타낸다. 입력의 수가 3 이상일 경우에도 유사한 방식으로 확장이 가능하다. 버퍼(BUFFER)는 앤드(AND)나 오어(OR)의 입력이 하나인 경우로 생각할 수 있으며, 입력에 정(부)사건이 발생할 때, 상승(하강) 지연시간 이후에 정(부)사건이 스케쥴된다. 낫(NOT) 게이트는 낸드(NAND)나 노어(OR)의 입력이 하나인 경우로 생각할 수 있으며, 입력에 정(부)사건이 발생할 때, 하강(상승) 지연시간 이후에 부(정)사건이 스케쥴된다.
한편, 본 발명에 의하여 지연시간 조건을 충족하기 위한 재합성 방법은 도 1에 도시된 구성을 참조할 때 사건의 전파, 경로의 확인, 지연시간의 수정 등의 절차를 거쳐 이루어진다.
먼저, 병렬 사건전파 방식 타이밍 분석에서와 같이 사건스케쥴 모듈(20)에서 각 주입력에 정사건과 부사건을 스케쥴하고, 상기 표 1,2,3,4의 사건전파 규칙에 따라 각각의 게이트들을 통하여 사건을 전파시켜 간다. 이때, 각 신호선에는 가장 최근에 사건이 도착한 시간을 임시로 기록한다. 논리회로의 사건구동 시뮬레이션에서 하나의 사건이 하나의 신호값을 전달하는데 비하여 여기서는 신호값의 심볼릭 표현에 의하여 동시에 가능한 모든 값을 시뮬레이션하게 된다.
그후, 주입력에서 주출력까지 사건이 전파되면 상기 타이밍분석 모듈(40)에서는 전파시간이 지연시간 조건을 만족하는지 비교하고, 만족하지 않는 경우 사건이 전파되어온 경로를 주입력까지 역추적하며 경로를 확인한다. 이때, 경로의 추적 및 확인은 각 게이트의 출력사건에 영향을 미치는 모든 입력들을 따라 이루어지고, 이미 확인된 경로는 새로운 사건이 도착하지 않은 경우에는 다시 확인되지 않는다.상기의 동작이 이루어지고 있는 동안에 각 신호선에는 사건이 도착된 시간(EAT: Event Arrival Time)을 기록한다.
그후, 상기 재합성 모듈(60)에서는 확인된 경로에서 주출력으로부터 사건의 전파경로를 따라 주입력쪽으로 진행하며 경로 상의 각 게이트와 사건전파에 영향을 주는 주변입력의 경로 상의 각 게이트에 대하여 지연시간이 축소된 게이트로 대치가 가능한지를 판단한 후 대치가 가능하면 상기 라이브러리 모듈(50)로부터 게이트를 호출하여 대치시킨다. 그에 따라 게이트 지연시간의 축소에 따른 경로 지연시간을 수정하고, 면적의 증가를 기록한다. 이러한 과정은 지연시간 조건이 만족될 때까지 주입력 쪽으로 진행하며 반복한다.
한편, 도 3은 본 발명에 의한 재합성 모듈(60)에서 이루어지는 임계경로의 탐색과정을 설명하기 위한 도면이다.
도 3을 참조하면, 주입력으로부터 주출력까지의 단순 최장경로는 'B→D→E→F→G'이며, 최대 가능 지연시간은 ' 2 + 4 + 2 + 2 = 10 '이 된다. 그러나 이 경로는 어떤 입력조합에 대해서도 이 경로를 따라 신호가 전달되지 않는 즉, 사건이 전달되지 않는 허위경로이다.
결국, 도 3에 도시된 바와 같이 활성화가능 최장경로 즉, 임계경로는 'C→E→F→G'이고, 이 경로로 사건이 전달되기 위해서는 'A = 0', 'C = 0'이어야 하며, 이때의 회로의 지연시간은 '6'이다.
이 경우에 지연시간을 '3'으로 단축시키는 것이 목표이고, 게이트의 상승 및 하강 지연시간이 '1'인 앤드(AND)와 오어(OR) 게이트가 상기 라이브러리 모듈(50)에서 제공된다고 가정하면, 주출력 G로부터 시작하여 임계경로를 따라가며 g4, g3, g2를 하강 지연시간이 1인 게이트들로 치환하면 된다.
또한, 도 3에서 'A = 1', 'C = 0'일 때 'A→F→G'경로의 지연시간 '4'도 목표치 '3'보다 크므로 이 경로도 점검하여야 한다. 따라서, 게이트 g4는 상승 지연시간이 1인 게이트로 치환되어야 한다.
상기 도 3에 따른 재합성 과정은 도 4의 알고리즘과 같이 표현될 수 있다.
상기의 동작이 수행되는 동안에 상기 후처리 모듈(70)에서는 상기 재합성 모듈(60)에서 수행된 처리결과를 디스플레이 하여 사용자에게 알려주는 동시에 저장을 수행하게 된다.
본 발명은 특정의 실시예와 관련하여 도시 및 설명하였지만, 첨부된 특허청구범위에 의해 나타난 발명의 사상 및 영역으로부터 벗어나지 않는 한도내에서 다양한 개조 및 변화가 가능하다는 것을 당업계에서 통상의 지식을 가진자라면 누구나 쉽게 알 수 있을 것이다.
이상에서 설명한 바와 같은 본 발명의 디지털회로의 지연시간 조건 재합성 시스템 및 그 방법은 주어진 타이밍 조건을 만족하도록 하는 디지털 회로의 재합성에서 거짓 경로의 영향을 효율적으로 배제할 수 있기 때문에 지연시간 단축에 따르는 면적의 증가를 최대한 억제할 수 있고, 수행시간도 단축할 수 있는 효과가 있다.
또한, 본 발명에 적용되고 있는 지연시간 조건 재합성 방법은 지연시간을 일정하게 유지하면서 면적이나 전력소모를 최소화할 수 있으며, 면적을 일정한 수준으로 제한하고 지연시간을 최적화할 수 있으며, 지연시간을 일정한 만큼 단축시키되 면적의 증가를 최소한으로 억제하는 등의 효과가 있다.
또한, 본 발명에 적용된 병렬사건 전파방식은 정확한 신호의 전달과 임의의 지연시간 모델링이 가능하며, 지연시간 부울대수에서와 같이 부울식을 이용하지만 거짓경로를 통한 사건의 전달 가능성이 낮아지므로 부울항의 수를 현저히 줄일 수 있게 되어 컴퓨터 메모리 사용량을 줄여 큰 회로에 대한 적용이 가능하게 하며 수행시간을 빠르게 할 수 있는 효과가 있다.

Claims (2)

  1. 설계된 디지털회로를 입력받아 구조에 대한 분석을 수행하는 회로분석 모듈;
    디지털회로의 각 회로선에 대한 변화를 스케쥴하는 사건스케쥴 모듈;
    입출력 사건 사이의 관계를 나타내는 게이트 모델을 가지고 입력사건에 따라 출력사건을 계산하는 게이트 모듈;
    상기 사건스케쥴 모듈 및 게이트 모듈의 동작에 따라 상기 회로분석 모듈에서 분석된 디지털회로의 타이밍분석을 수행하여 지연시간을 확인하고 후방추적에 의하여 임계경로를 찾는 타이밍분석 모듈;
    여러가지 지연시간을 갖는 게이트들을 저장하고 있는 라이브러리 모듈;
    상기 타이밍분석 모듈의 결과를 이용하여 지연시간 조건이 만족될때까지 디지털회로에 포함된 특정 게이트들을 상기 라이브러리 모듈에 저장된 게이트로 치환하는 재합성 모듈; 및
    상기 재합성 모듈에서 수행된 처리 결과를 사용자에게 알려주는 동시에 저장을 수행하는 후처리 모듈;을 포함하는 것을 특징으로 하는 디지털회로의 지연시간 조건 재합성 시스템.
  2. 디지털회로에 포함된 모든 게이트들에 대하여 각 주입력에 정사건과 부사건을 스케쥴하고, 각 게이트들을 통하여 사건을 전파시키는 제1 과정;
    상기 제1 과정에서 주출력까지 사건이 전파되면 전파시간이 지연시간 조건을 만족하는지 비교하고, 만족하지 않는 경우 각 게이트의 출력사건에 영향을 미치는 모든 입력들을 따라 사건이 전파되어온 경로를 주입력까지 역추적하여 경로를 확인하며, 각 신호선에 사건이 도착된 시간(EAT: Event Arrival Time)을 기록하는 제2 과정; 및
    상기 제2 과정에서 확인된 경로에서 주출력으로부터 사건의 전파경로를 따라 주입력쪽으로 진행하며 경로 상의 각 게이트와 사건전파에 영향을 주는 주변입력의 경로 상의 각 게이트에 대하여 지연시간이 축소된 게이트로 대치가 가능한지를 판단한 후 대치가 가능하면 이를 대치시키고, 게이트 지연시간의 축소에 따른 경로 지연시간을 수정한 후 상기 제1 과정으로 진행하여 지연시간 조건이 만족될 때까지 주입력 쪽으로 진행하며 반복하도록 하는 제3 과정;을 포함하여 이루어지는 것을 특징으로 하는 디지털회로의 지연시간 조건 재합성 방법.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04320575A (ja) * 1991-04-19 1992-11-11 Nec Corp 論理合成方法およびその装置
US5396435A (en) * 1993-02-10 1995-03-07 Vlsi Technology, Inc. Automated circuit design system and method for reducing critical path delay times
US5475605A (en) * 1994-05-26 1995-12-12 Cadence Design Systems, Inc. Timing analysis for logic optimization using target library delay values
JPH09283627A (ja) * 1996-04-15 1997-10-31 Toshiba Corp 半導体装置の製造方法
US5883808A (en) * 1996-01-30 1999-03-16 Nec Corporation Logic circuit optimization apparatus and its method

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04320575A (ja) * 1991-04-19 1992-11-11 Nec Corp 論理合成方法およびその装置
US5396435A (en) * 1993-02-10 1995-03-07 Vlsi Technology, Inc. Automated circuit design system and method for reducing critical path delay times
US5475605A (en) * 1994-05-26 1995-12-12 Cadence Design Systems, Inc. Timing analysis for logic optimization using target library delay values
US5883808A (en) * 1996-01-30 1999-03-16 Nec Corporation Logic circuit optimization apparatus and its method
JPH09283627A (ja) * 1996-04-15 1997-10-31 Toshiba Corp 半導体装置の製造方法

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