JP4085512B2 - ハイサイドスイッチ回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、電源のオンオフ制御を行うためのハイサイドスイッチ回路、特には、出力用のNチャネルトランジスタをオンさせるためにブートストラップの手法を取り入れたハイサイドスイッチ回路に関する。
【0002】
【発明が解決しようとする課題】
従来より、高耐圧のハイサイドスイッチ回路をNチャネルトランジスタで構成する場合、図2に示すようなソースフォロワとすることが一般的に行われている。この図2の回路では、電源端子101と出力端子102との間に出力用のNチャネルトランジスタ103(例えばNチャネルLDMOS)を接続し、そのNチャネルトランジスタ103のゲートを制御用のNチャネルトランジスタ104(例えばNチャネルLDMOS)を介してグランド端子105に接続している。また、Nチャネルトランジスタ103のドレイン・ゲート間に抵抗106を接続しており、Nチャネルトランジスタ104のゲートを制御端子107に接続している。
【0003】
しかしながら、このような構成では、Nチャネルトランジスタ103のオン状態時には、出力端子102の電位、すなわちNチャネルトランジスタ103のソース電位が上昇してそのゲート・ソース間電圧が等価的に低下することになり、これにより当該Nチャネルトランジスタ103をオフさせるように働いてしまう。このため、ハイサイドスイッチ回路のスイッチング速度を著しく悪化させると共に、出力端子102からの出力電圧のレベルが、電源端子101に供給されている電源電圧のレベルからNチャネルトランジスタ103のゲートしきい値電圧分だけ差し引いたレベルにしか至らないという問題点が生じてしまう。
【0004】
この問題点を解決するために、上記ソースフォロワ回路構成にブートストラップの手法を取り入れることが考えられている。具体的には、例えば図3に示すように、電源端子201と出力端子202との間に出力用のNチャネルトランジスタ203(例えばNチャネルLDMOS)を接続し、そのNチャネルトランジスタ203のゲートを制御用のNチャネルトランジスタ204(例えばNチャネルLDMOS)を介してグランド端子205に接続している。また、Nチャネルトランジスタ203のゲート・ソース間に抵抗206及びブートストラップ用のコンデンサ要素207の直列回路を接続すると共に、それら抵抗206及びコンデンサ要素207の共通接続点bをダイオード208を逆方向に介して電源端子209に接続しており、Nチャネルトランジスタ204のゲートを制御端子210に接続している。
【0005】
このような回路構成の作用は以下の通りである。但し、各電源端子201及び209の電源電圧VDD及びVEE並びにグランド端子205の電圧GNDの間の関係がGND<VDD=VEEの状態にあるとし、出力端子202には容量性負荷(図示せず)が接続されているものとし、初期状態において出力端子202からの出力電圧VOUTはGNDの状態にあるものとする。また、制御端子210には図示しないレベルシフト回路の出力が与えられるものとする。
【0006】
すなわち、制御端子210がハイレベルである場合、制御用のNチャネルトランジスタ204は、ゲート電位>ソース電位(=GND)の状態になってオンするようになり、図3中の接続点a(トランジスタ203のゲート及びトランジスタ204のドレイン間の接続点)の電位はロウレベルとなる。これにより、出力用のNチャネルトランジスタ203がゲート電位≦ソース電位の状態となってオフし、ブートストラップ用のコンデンサ要素207に対し電源端子209からダイオード208を通じて充電されるのに応じて接続点bの電位はほぼVEEとなる。このとき、オン状態にあるNチャネルトランジスタ204の各電極の電位は、ソース電極=GND、ゲート電極=VEE、ドレイン電極=GNDであり、これら電極間に印加される電圧の最大値はVEEとなる。
【0007】
次に、制御端子210がロウレベル(=GND)である場合、制御用のNチャネルトランジスタ204は、ゲート電位=ソース電位の状態になるためオフするようになり、接続点aの電位(つまり出力用のNチャネルトランジスタ203のゲート電位)が上昇して、Nチャネルトランジスタ203がオンする。すると、接続点aにおいては、出力端子202からの出力電圧VOUT(最大値でほぼVDD)にコンデンサ要素207の充電電圧が重畳するため、Nチャネルトランジスタ203のゲート電位が持ち上げられるようになる。このようなブートストラップ効果によって、ハイサイドスイッチ回路のスイッチング速度を向上させ得ると共に、出力端子202からの出力電圧VOUTのレベルが電源端子201に供給されている電源電圧VDDのレベルに保持されるようになるため、前記図2に示した回路構成での問題点を解決できることになる。
【0008】
ところで、図3の回路構成において、制御端子210がロウレベル(=GND)である場合、コンデンサ要素207での漏れ電流やダイオード208の順方向電圧降下などを無視すると、接続点aの電位Vaは次式(1)で得られる値まで上昇する。但し、式(1)において、VOUTint は、出力用のNチャネルトランジスタ203がオンする直前での出力端子202からの出力電圧VOUTの値である。
【0009】
【0010】
このとき、オフ状態にあるNチャネルトランジスタ204の各電極の電位は、ソース電極=GND、ゲート電極=GND、ドレイン電極=Vaであり、これら電極間に印加される電圧の最大値は、Nチャネルトランジスタ203がオンする直前での出力端子202からの出力電圧VOUTint がGND(=0)の場合に、式(1)から明らかなように、VDD+VEE=2×VEEとなり、Nチャネルトランジスタ204のドレイン・ゲート間及びドレイン・ソース間に、その耐圧以上の電位差が生じてしまう恐れが出てくる。
【0011】
つまり、上記のように出力用のNチャネルトランジスタ203をソースフォロワとし、且つブートストラップの手法を取り入れたハイサイドスイッチ回路においては、制御用のNチャネルトランジスタ204のゲートに印加する電圧レベルを変化させることにより、ハイサイドスイッチ回路のスイッチング動作を制御する場合、出力用のNチャネルトランジスタ203のオン時に制御用のNチャネルトランジスタ204に過大な電圧が印加されるため、これが破壊される恐れが出てくる。
【0012】
本発明は上記事情に鑑みてなされたものであり、その目的は、出力用のNチャネルトランジスタのオン制御にブートストラップ手法を取り入れてスイッチング速度の向上や出力電圧レベルの上昇を図ったものでありながら、内部素子が過電圧で破壊される事態を未然に防止できるハイサイドスイッチ回路を提供することにある。
【0013】
【課題を解決するための手段】
上記目的を達成するために、請求項1に記載した手段を採用できる。この手段によれば、出力用のNチャネルトランジスタ(4)のオンオフに応じて第1電源端子(2)と出力端子(3)との間が選択的に断続されるものであり、これによりハイサイドスイッチ回路としての機能が得られる。このNチャネルトランジスタ(4)は、制御用半導体スイッチング素子(15)のオン状態でゲート電位がグランド電位レベルに落とされてオフされ、制御用半導体スイッチング素子(15)のオフ状態で第2電源端子(8)の出力電圧がダイオード(7)および抵抗(5)を介してゲートに与えられてオンされる。この場合、制御用半導体スイッチング素子(15)のオフ期間、つまり出力用のNチャネルトランジスタ(4)のオン期間には、当該Nチャネルトランジスタ(4)のゲート電位が、上記制御用半導体スイッチング素子(15)のオン期間において第2電源端子(8)から充電されたコンデンサ要素(6)の充電電圧により持ち上げられるというブートストラップ効果が得られるから、そのNチャネルトランジスタ(4)のスイッチング速度が向上すると共に、出力端子(3)からの出力電圧のレベルを第1電源端子(2)に供給されている電源電圧のレベルに保持できるようになる。
【0014】
第2電源端子(8)とグランド端子(9)との間に接続されたレベルシフト回路(10)は、その出力点(10a)を、制御端子(16)に制御用半導体スイッチング素子(15)をオンさせるためのオン指令信号が与えられた状態でグランド端子(9)に接続し、制御端子(16)に制御用半導体スイッチング素子(15)をオフさせるためのオフ指令信号が与えられた状態で第2電源端子(8)に接続する。制御用半導体スイッチング素子(15)は、一対の主電極がNチャネルトランジスタ(4)のゲートとレベルシフト回路(10)の出力点(10a)との間に介在されると共に、その制御電極が前記第2電源端子(8)に接続されており、その出力点(10a)と第2電源端子(8)(つまり、制御電極)との間の電位差が所定レベル以上のとき(出力点(10a)がグランド端子(9)に接続されたとき)にオンされ、当該電位差が所定レベル未満のとき(出力点(10a)が第2電源端子(8)に接続されたとき)にオンする。
【0015】
この場合、制御用半導体スイッチング素子(15)の各電極に印加される電圧は以下のようになる。すなわち、制御用半導体スイッチング素子(15)がオンされた状態では、一方の主電極及び制御電極に第2電源端子(8)の電圧が印加され、他方の主電極にグランド端子(9)の電圧が印加される。また、制御用半導体スイッチング素子(15)がオフされた状態では、一方の主電極にコンデンサ要素(6)のブートストラップ効果で持ち上げられた高電圧(但し、最大値でも第2電源端子(8)の電圧の2倍)が印加されるが、他方の主電極及び制御電極にも第2電源端子(8)からの比較的高い電圧が印加される。従って、制御用半導体スイッチング素子(15)の各電極間に印加される電圧の最大値は、常時において第2電源端子(8)の出力電圧以下に抑制されるものであり、その制御用半導体スイッチング素子(15)が従来構成(図3)のように過電圧で破壊される可能性が低くなる。
【0016】
【発明の実施の形態】
以下、本発明をEL表示装置のような容量性負荷を駆動するのに使用されるハイサイドスイッチ回路に適用した一実施例について図1を参照しながら説明する。
ハイサイドスイッチ回路1は、第1電源端子2と出力端子3との間に接続された出力用のNチャネルLDMOS4(本発明でいうNチャネルトランジスタに相当)を備えたソースフォロワ構成となっている。このNチャネルLDMOS4のゲート・ソース間には、抵抗5及びブートストラップ用のコンデンサ要素6の直列回路が接続され、図中の接続点b(抵抗5及びコンデンサ要素6の共通接続点)がダイオード7を逆方向に介して第2電源端子8に接続されている。尚、上記コンデンサ要素6は、MOSFETのゲート・ソース間容量を利用して実現することができる。
【0017】
第2電源端子8とグランド端子9との間にはレベルシフト回路10が接続されている。このレベルシフト回路10は、第2電源端子8とグランド端子9との間に、PチャネルLDMOS11(本発明でいう第1のPチャネルトランジスタに相当)及びNチャネルLDMOS12(本発明でいう第1のNチャネルトランジスタに相当)の直列回路と、PチャネルLDMOS13(本発明でいう第2のPチャネルトランジスタに相当)及びNチャネルLDMOS14(本発明でいう第2のNチャネルトランジスタに相当)の直列回路とを並列に接続すると共に、その出力点10a(LDMOS11及び12の共通接続点)をLDMOS14のゲートの接続し、LDMOS13及び14の共通接続点をLDMOS11のゲートに接続した構成となっている。
【0018】
このレベルシフト回路10の出力点10aは、図中の接続点a(出力用のLDMOS4のゲート)に対し、NチャネルLDMOS15(本発明でいう制御用半導体スイッチング素子に相当)のソース・ドレイン(一対の主電極)間を介して接続されるものであり、このNチャネルLDMOS15のゲート(制御電極)は第2電源端子8に接続されている。レベルシフト回路10の入力端子となるNチャネルトランジスタ12のゲートは、制御端子16に接続され、同じくレベルシフト回路10の入力端子となるNチャネルトランジスタ14のゲートは、制御端子16に対しインバータ回路17を介して接続されている。尚、インバータ回路17は、第3の電源端子18及びグランド端子9間から電源を得る構成となっている。また、第1電源端子2及び第2電源端子8からは、比較的高いレベル(例えば70V前後)の電源電圧VDD2及びVEE(VDD2=VEE)がそれぞれ出力され、第3の電源端子18からは比較的低いレベル(例えば5V前後)の電源電圧VDD1が出力される構成となっている。
【0019】
上記した本実施例の回路構成による作用は以下の通りである。但し、各電源端子2、8、18の電源電圧VDD2、VDD1、VEE並びにグランド端子9の電圧GND間には、GND<VDD1<VDD2=VEEなる関係にあるものとする。また、出力端子3には図示しない容量性負荷が接続されているものとし、初期状態において出力端子3からの出力電圧VOUTはGNDの状態にあるものとする。
【0020】
すなわち、制御端子16にハイレベル(=VDD1)の論理値信号(本発明でいうオン指令信号に相当:これはNチャネルLDMOS15のオンを指令する信号であり、従って出力用のNチャネルLDMOS4のオフを指令する信号となる)が与えられた場合、Nチャネルトランジスタ12、Pチャネルトランジスタ13がオン、Nチャネルトランジスタ14、Pチャネルトランジスタ11がオフとなり、レベルシフト回路10の出力点10aがグランド端子9に接続された状態となる。これにより、出力点10aの電位、つまり制御用のNチャネルLDMOS15のソース電位はロウレベル(=GND)となる。このため、当該NチャネルLDMOS15は、ゲート電位(=VEE)>ソース電位(=GND)の状態になってオンするようになり、図1中の接続点a(LDMOS4のゲート)の電位はロウレベルとなる。これにより、NチャネルLDMOS4は、ゲート電位≦ソース電位の状態となってオフし、ブートストラップ用のコンデンサ要素6に対し第2電源端子8からダイオード7を通じて充電されるのに応じて接続点bの電圧はほぼVEEとなる。このとき、オン状態にあるNチャネルLDMOS15の各電極の電位は、ソース電極=GND、ゲート電極=VEE、ドレイン電極=GNDであり、これら電極間に印加される電圧の最大値はVEEとなる。
【0021】
次に、制御端子16がロウレベル(=GND)の論理値信号(本発明でいうオフ指令信号に相当:これはNチャネルLDMOS15のオフを指令する信号であり、従って出力用のNチャネルLDMOS4のオンを指令する信号となる)が与えられた場合、Nチャネルトランジスタ14、Pチャネルトランジスタ11がオン、Nチャネルトランジスタ12、Pチャネルトランジスタ13がオフとなり、レベルシフト回路10の出力点10aが第2電源端子8に接続された状態となる。これにより、出力点10aの電位、つまり制御用のNチャネルLDMOS15のソース電位はハイレベル(=VEE)となる。
【0022】
すると、当該NチャネルLDMOS15にあっては、ゲート電位(=VEE)=ソース電位(=VEE)の状態になってオフするようになり、これに応じて接続点aの電位(つまり出力用のNチャネルLDMOS4のゲート電位)が第2電源端子8からの電源電圧VEEにより上昇するため、NチャネルLDMOS4がオンする。この状態では、接続点aにおいては、出力端子2からの出力電圧VOUT(最大値でほぼVDD2)に対しコンデンサ要素6の充電電圧が重畳するため、NチャネルLDMOS4のゲート電圧が持ち上げられるようになる。このようなブートストラップ効果によって、NチャネルLDMOS4のスイッチング速度が向上すると共に、出力端子3からの出力電圧VOUTのレベルが、第1電源端子2に供給されている電源電圧VDD2のレベルに保持されるようになる。
【0023】
この場合、コンデンサ要素6での漏れ電流やダイオード7の順方向電圧降下などを無視すると、接続点aの電位Vaは、次式(2)で得られる値まで上昇する。但し、式(2)において、VOUTint は、出力用のNチャネルLDMOS4がオンする直前での出力端子3からの出力電圧VOUTの値である。
【0024】
【0025】
従って、接続点aの電位Vaは、NチャネルLDMOS4がオンする直前の状態時(VOUTint =GND(=0)の状態時)に最大となるものであり、その最大値はVDD2+VEE=2×VEEとなる。このとき、オフ状態にあるNチャネルLDMOS15の各電極の電圧は、ソース電極=VEE、ゲート電極=VEE、ドレイン電極=Vaであるから、そのNチャネルLDMOS15の各電極間に印加される電圧の最大値は、出力用のNチャネルLDMOS4がオンする直前の状態でもVEEに抑制されることになる。
【0026】
つまり、出力用のNチャネルLDMOS4をソースフォロワとしブートストラップの手法を取り入れた本実施例のハイサイドスイッチ回路1においては、制御用のNチャネルLDMOS15のソースに印加する電圧レベルを変化させることにより出力用のNチャネルLDMOS4のスイッチング動作を制御するので、そのNチャネルLDMOS4のオン時に制御用のNチャネルLDMOS15に対し、図3に示すような従来構成のハイサイドスイッチ回路のように大きな電圧が印加される恐れがなくなるため、そのNチャネルLDMOS15が過電圧によって破壊される事態を効果的に防止できる。
【0027】
尚、上記のようなハイサイドスイッチ回路1をSOI基板上に集積化した状態で形成する構成としても良く、このような構成によれば、素子分離を容易に行い得ると共に、寄生容量の減少するようになって、その設計や配置の自由度を高め得るなどの効果が得られるようになる。
【0028】
また、本発明は上記した実施例に限定されるものではなく、次のような変形または拡張が可能である。
出力用のNチャネルトランジスタとしてNチャネルLDMOS4を使用する例で説明したが、他の形式のFETやNチャネル型IGBTを使用することもできる。制御用半導体スイッチング素子として、NチャネルLDMOS15を使用する例で説明したが、これを他の形式のFETやNチャネルIGBT、或いはNPN型のバイポーラトランジスタに置き換える構成としても良く、また、PチャネルLDMOSやPNP型のバイポーラトランジスタなどを用いることも可能である。また、上記実施例によるハイサイドスイッチ回路1を用いて多値出力回路を構成することも可能である。
【図面の簡単な説明】
【図1】本発明の一実施例を示す回路構成図
【図2】第1の従来例を示す回路構成図
【図3】第2の従来例を示す回路構成図
【符号の説明】
1はハイサイドスイッチ回路、2は第1電源端子、3は出力端子、4はNチャネルLDMOS(Nチャネルトランジスタ)、5は抵抗、6はコンデンサ要素、7はダイオード、8は第2電源端子、9はグランド端子、10はレベルシフト回路、10aは出力点、11はPチャネルLDMOS(第1のPチャネルトランジスタ)、12はNチャネルLDMOS(第1のNチャネルトランジスタ)、13はPチャネルLDMOS(第2のPチャネルトランジスタ)、14はNチャネルLDMOS(第2のNチャネルトランジスタ)、15はNチャネルLDMOS(制御用半導体スイッチング素子)、16は制御端子、17はインバータ回路を示す。
Claims (6)
- 第1電源端子(2)と出力端子(3)との間に接続された出力用のNチャネルトランジスタ(4)と、
第2電源端子(8)と前記Nチャネルトランジスタ(4)のゲートとの間に直列に接続された順方向のダイオード(7)および抵抗(5)と、
制御端子(16)に与えられるオン指令信号及びオフ指令信号に基づいてオンオフするように設けられ、オン状態で前記Nチャネルトランジスタ(4)のゲート電位をグランド電位レベルに落としてこれをオフさせると共に、オフ状態で前記第2電源端子(8)の出力電圧が前記ダイオード(7)および抵抗(5)を介して前記Nチャネルトランジスタ(4)のゲートに印加されてこれがオンするように設けられた制御用半導体スイッチング素子(15)と、
この制御用半導体スイッチング素子(15)のオン期間に前記第2電源端子(8)から前記ダイオード(7)を介して充電されるように設けられ、その充電電圧を上記制御用スイッチング素子(15)のオフ期間に出力端子(3)の出力電圧に重畳させることにより前記Nチャネルトランジスタ(4)のゲート電位を持ち上げるコンデンサ要素(6)とを備えたハイサイドスイッチ回路において、
前記第2電源端子(8)とグランド端子(9)との間に接続され、その出力点(10a)を、前記制御端子(16)に前記オン指令信号が与えられた状態でグランド端子(9)に接続すると共に、その制御端子(16)に前記オフ指令信号が与えられた状態で前記第2電源端子(8)に接続するレベルシフト回路(10)を設け、
前記制御用半導体スイッチング素子(15)は、一対の主電極が前記Nチャネルトランジスタ(4)のゲートと前記レベルシフト回路(10)の出力点(10a)との間に介在されると共に、その制御電極が前記第2電源端子(8)に接続され、出力点(10a)と第2電源端子(8)との間の電位差が所定レベル以上のときにオンされ、且つ当該電位差が所定レベル未満のときにオフするように接続されることを特徴とするハイサイドスイッチ回路。 - 前記制御用半導体スイッチング素子(15)は、制御電極としてゲートを備えたNチャネルFET若しくはNチャネルIGBTにより構成され、そのNチャネルFET若しくはNチャネルIGBTは、ドレインまたはコレクタ側が前記出力用のNチャネルトランジスタ(4)のゲートに接続され、ソースまたはエミッタ側が前記レベルシフト回路(10)の出力点(10a)に接続されることを特徴とする請求項1記載のハイサイドスイッチ回路。
- 前記コンデンサ要素(6)は、一端側が前記出力端子(3)に接続され、他端側が前記ダイオード(7)を逆方向に介して前記第2電源端子(8)に接続され、
前記ダイオード(7)のカソードと前記Nチャネルトランジスタ(4)のゲートとの間に前記抵抗(5)が接続されることを特徴とする請求項1または2記載のハイサイドスイッチ回路。 - 前記レベルシフト回路(10)は、
前記第2電源端子(8)とグランド端子(9)との間に、第1のPチャネルトランジスタ(11)及び前記制御端子(16)に前記オン指令信号が与えられたときにオンする第1のNチャネルトランジスタ(12)の直列回路と、第2のPチャネルトランジスタ(13)及び前記制御端子(16)に前記オフ指令信号が与えられたときにオンする第2のNチャネルトランジスタ(14)の直列回路とを並列に接続し、
第1のPチャネルトランジスタ(11)及び第1のNチャネルトランジスタ(12)の共通接続点を第2のPチャネルトランジスタ(13)のゲートに接続し、第2のPチャネルトランジスタ(13)及び第2のNチャネルトランジスタ(14)の共通接続点を第1のPチャネルトランジスタ(11)のゲートに接続して構成され、
第1のPチャネルトランジスタ(11)及び第1のNチャネルトランジスタ(12)の共通接続点が前記出力点(10a)として利用されることを特徴とする請求項1ないし3のいずれかに記載のハイサイドスイッチ回路。 - 請求項4記載のハイサイドスイッチ回路において、
前記制御端子(16)に与えられる前記オン指令信号及びオフ指令信号は、異なる論理値の論理レベル信号として構成され、
前記制御端子(16)と前記第1のNチャネルトランジスタ(12)及び第2のNチャネルトランジスタ(14)の一方のゲートとの間にインバータ回路(17)が介在されることを特徴とするハイサイドスイッチ回路。 - SOI基板上に集積化されて形成されることを特徴とする請求項1ないし5のいずれかに記載のハイサイドスイッチ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11079299A JP4085512B2 (ja) | 1999-04-19 | 1999-04-19 | ハイサイドスイッチ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11079299A JP4085512B2 (ja) | 1999-04-19 | 1999-04-19 | ハイサイドスイッチ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000307397A JP2000307397A (ja) | 2000-11-02 |
JP4085512B2 true JP4085512B2 (ja) | 2008-05-14 |
Family
ID=14544760
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11079299A Expired - Fee Related JP4085512B2 (ja) | 1999-04-19 | 1999-04-19 | ハイサイドスイッチ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4085512B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002246886A (ja) * | 2001-02-13 | 2002-08-30 | Auto Network Gijutsu Kenkyusho:Kk | 半導体回路部品 |
JP2002238251A (ja) * | 2001-02-14 | 2002-08-23 | Seiko Instruments Inc | 電源回路 |
JP2004140305A (ja) | 2002-10-21 | 2004-05-13 | Denso Corp | 半導体集積回路装置 |
KR100973137B1 (ko) | 2003-04-29 | 2010-07-29 | 매그나칩 반도체 유한회사 | 부트스트랩회로 |
US7808295B2 (en) | 2006-11-17 | 2010-10-05 | Panasonic Corporation | Multiphase level shift system |
CN107395183B (zh) * | 2017-09-07 | 2024-02-27 | 北方电子研究院安徽有限公司 | 一种脉冲大电流点火开关电路 |
-
1999
- 1999-04-19 JP JP11079299A patent/JP4085512B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2000307397A (ja) | 2000-11-02 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050512 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070227 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080129 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080211 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110228 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120229 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130228 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140228 Year of fee payment: 6 |
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