JPH09219977A - 高電圧駆動回路 - Google Patents
高電圧駆動回路Info
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- H02M7/53—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
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Abstract
(57)【要約】
【課題】 転流電流による破壊作用に耐えられるように
構成した、ＭＯＳゲートデバイスを用いたレベルシフト
式高電圧駆動回路を提供する。 【解決手段】 駆動回路は、導線の長さを一層短くし、
また、寄生基板ダイオードＤbと共通（ＣＯＭ）ノード
とをインダクタンス路を減少させるように位置決めする
ことにより内部固有インダクタンスＬS1、ＬS2が小さな
値となるように構成する。また、充電コンデンサに生ず
る電圧を減少させるために、このコンデンサの容量Ｃb
を増加する。さらに、集積回路の内部寄生ダイオードＤ
Sが早まってオンになることがないようにするために、
充電コンデンサＣVCCのサイズを大きくして電源電圧Ｃ
VCCをできるだけ変動しないように保持する。
構成した、ＭＯＳゲートデバイスを用いたレベルシフト
式高電圧駆動回路を提供する。 【解決手段】 駆動回路は、導線の長さを一層短くし、
また、寄生基板ダイオードＤbと共通（ＣＯＭ）ノード
とをインダクタンス路を減少させるように位置決めする
ことにより内部固有インダクタンスＬS1、ＬS2が小さな
値となるように構成する。また、充電コンデンサに生ず
る電圧を減少させるために、このコンデンサの容量Ｃb
を増加する。さらに、集積回路の内部寄生ダイオードＤ
Sが早まってオンになることがないようにするために、
充電コンデンサＣVCCのサイズを大きくして電源電圧Ｃ
VCCをできるだけ変動しないように保持する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳゲートデバ
イスからなるレベルシフト式高電圧駆動回路に関し、よ
り詳細には、転流電流による有害作用に対する高度な耐
性を有するＭＯＳゲートデバイスからなる高電圧駆動回
路に関する。
イスからなるレベルシフト式高電圧駆動回路に関し、よ
り詳細には、転流電流による有害作用に対する高度な耐
性を有するＭＯＳゲートデバイスからなる高電圧駆動回
路に関する。
【０００２】
【従来の技術】ＭＯＳゲートデバイスを用いたレベルシ
フト式高電圧駆動回路(Level shiftedhigh voltage MOS
gated device)は、例えば絶縁ゲートバイポーラトラン
ジスタ（ＩＧＢＴ）やパワーＭＯＳ電界効果トランジス
タのようにブリッジ接続をしたＭＯＳゲートデバイスの
駆動回路としてよく知られている。この種のデバイスは
型式番号ＩＲ２１ＸＸで販売されていて、高電圧集積回
路(HVIC)デバイスであり、何れもブリッジの１本の足ご
とに２個のＭＯＳゲートデバイスを駆動するようになっ
ている。図１と図２とに、高速回復ダイオード１２、１
３がそれぞれ接続された高電圧側と低電圧側のＩＧＢＴ
１０、１１からなるＩＲ２１ＸＸ型駆動回路（例えば、
ＩＲ２１５５型駆動回路）２０の典型的な構成を示す。
この集積駆動回路２０のピン４、２におけるＨo出力と
Ｌo出力とは、デバイス１０、１１をそれぞれ順次オン
・オフ状態にして、出力回路（図示せず）へのパワーの
流れを制御する。
フト式高電圧駆動回路(Level shiftedhigh voltage MOS
gated device)は、例えば絶縁ゲートバイポーラトラン
ジスタ（ＩＧＢＴ）やパワーＭＯＳ電界効果トランジス
タのようにブリッジ接続をしたＭＯＳゲートデバイスの
駆動回路としてよく知られている。この種のデバイスは
型式番号ＩＲ２１ＸＸで販売されていて、高電圧集積回
路(HVIC)デバイスであり、何れもブリッジの１本の足ご
とに２個のＭＯＳゲートデバイスを駆動するようになっ
ている。図１と図２とに、高速回復ダイオード１２、１
３がそれぞれ接続された高電圧側と低電圧側のＩＧＢＴ
１０、１１からなるＩＲ２１ＸＸ型駆動回路（例えば、
ＩＲ２１５５型駆動回路）２０の典型的な構成を示す。
この集積駆動回路２０のピン４、２におけるＨo出力と
Ｌo出力とは、デバイス１０、１１をそれぞれ順次オン
・オフ状態にして、出力回路（図示せず）へのパワーの
流れを制御する。
【０００３】
【発明が解決しようとする課題】図１と図２に示した駆
動回路の動作について説明する。上側のデバイス１０が
オフ状態になると、電流Ｉ10が図３に示すように転流電
流Ｉ13となって下側のダイオード１３へ転流する。この
転流電流Ｉ13は下側のダイオード１３と直列接続になっ
ている固有のインダクタンスＬS1、ＬS2を介して流れる
から、接続点Ｖoにおける電圧が−ＶSとなる。この負電
圧が駆動集積回路２０を誤動作させたり、または、破壊
したりしている。このような問題は、短絡状態では一層
著しい。
動回路の動作について説明する。上側のデバイス１０が
オフ状態になると、電流Ｉ10が図３に示すように転流電
流Ｉ13となって下側のダイオード１３へ転流する。この
転流電流Ｉ13は下側のダイオード１３と直列接続になっ
ている固有のインダクタンスＬS1、ＬS2を介して流れる
から、接続点Ｖoにおける電圧が−ＶSとなる。この負電
圧が駆動集積回路２０を誤動作させたり、または、破壊
したりしている。このような問題は、短絡状態では一層
著しい。
【０００４】本発明の目的は、転流電流による破壊作用
に耐えられるように構成した、ＭＯＳゲートデバイスを
用いたレベルシフト式高電圧駆動回路を提供することで
ある。
に耐えられるように構成した、ＭＯＳゲートデバイスを
用いたレベルシフト式高電圧駆動回路を提供することで
ある。
【０００５】
【課題を解決するための手段】本発明に係る高電圧駆動
回路は、ＩＧＢＴやパワーＭＯＳＦＥＴなどのＭＯＳゲ
ート装置を駆動する。この装置においてインダクタンス
ＬS1、ＬS2を通って転流する電流により生じる負電圧振
動の効果は、いくつかの手段で防止される。まず、本発
明に係る高パワーデバイスの駆動回路は、ＭＯＳゲート
デバイスからなるレベルシフト式高電圧駆動回路であ
り、ＭＯＳゲートドライバーと、パワー切替回路とから
なる。パワー切替回路は、第１及び第２のＭＯＳゲート
トランジスタを備える。ＭＯＳゲートドライバーは、第
１及び第２のＭＯＳゲートトランジスタに接続され、第
１及び第２のＭＯＳゲートトランジスタを交互にオン状
態にする。パワー切替回路は、第１及び第２のＭＯＳゲ
ートトランジスタの間に電圧出力ノードを有し、第２Ｍ
ＯＳゲートトランジスタは回復ダイオードと固有のイン
ダクタンスＬS1、ＬS2とを備える。上記のＭＯＳゲート
ドライバーは集積回路であって、ＭＯＳゲート駆動回路
の第１回路ノードＶbと第２回路ノードＶSとの間に接続
された外部の第１のコンデンサＣbを備え、さらに、第
１の共通ノードと、第１の共通ノードと第１ノードＶb
との間に接続された第２のコンデンサＣV CC、抵抗体Ｒb
及びブートストラップダイオードＤbを含む直列回路と
を備える。さらに、上記のＭＯＳゲートドライバー回路
とパワー切替回路とは、第２ノードＶSと電圧出力ノー
ドＶSとの間、及び、第１の共通ノードとパワー切替回
路の第２の共通ノードとの間の導線を短くするように、
できるだけ近接して接続されており、それによりインダ
クタンス値ＬS1、ＬS2をそれぞれ減少させる。このよう
に、本発明では、導線の長さを一層短くし、また、ダイ
オードＤbと共通（ＣＯＭ）接続点（ノード）とをイン
ダクタンス路を減少させるように位置決めすることによ
り内部固有インダクタンスＬS1、ＬS2が小さな値となる
ようにデバイスを構成する。
回路は、ＩＧＢＴやパワーＭＯＳＦＥＴなどのＭＯＳゲ
ート装置を駆動する。この装置においてインダクタンス
ＬS1、ＬS2を通って転流する電流により生じる負電圧振
動の効果は、いくつかの手段で防止される。まず、本発
明に係る高パワーデバイスの駆動回路は、ＭＯＳゲート
デバイスからなるレベルシフト式高電圧駆動回路であ
り、ＭＯＳゲートドライバーと、パワー切替回路とから
なる。パワー切替回路は、第１及び第２のＭＯＳゲート
トランジスタを備える。ＭＯＳゲートドライバーは、第
１及び第２のＭＯＳゲートトランジスタに接続され、第
１及び第２のＭＯＳゲートトランジスタを交互にオン状
態にする。パワー切替回路は、第１及び第２のＭＯＳゲ
ートトランジスタの間に電圧出力ノードを有し、第２Ｍ
ＯＳゲートトランジスタは回復ダイオードと固有のイン
ダクタンスＬS1、ＬS2とを備える。上記のＭＯＳゲート
ドライバーは集積回路であって、ＭＯＳゲート駆動回路
の第１回路ノードＶbと第２回路ノードＶSとの間に接続
された外部の第１のコンデンサＣbを備え、さらに、第
１の共通ノードと、第１の共通ノードと第１ノードＶb
との間に接続された第２のコンデンサＣV CC、抵抗体Ｒb
及びブートストラップダイオードＤbを含む直列回路と
を備える。さらに、上記のＭＯＳゲートドライバー回路
とパワー切替回路とは、第２ノードＶSと電圧出力ノー
ドＶSとの間、及び、第１の共通ノードとパワー切替回
路の第２の共通ノードとの間の導線を短くするように、
できるだけ近接して接続されており、それによりインダ
クタンス値ＬS1、ＬS2をそれぞれ減少させる。このよう
に、本発明では、導線の長さを一層短くし、また、ダイ
オードＤbと共通（ＣＯＭ）接続点（ノード）とをイン
ダクタンス路を減少させるように位置決めすることによ
り内部固有インダクタンスＬS1、ＬS2が小さな値となる
ようにデバイスを構成する。
【０００６】また、外部の第１コンデンサＣbに生ずる
電圧を減少させるために、このコンデンサＣbの容量を
増加している。第１コンデンサＣbのこの減少により、
内部回路に生じる電圧は低下する。好ましくは、第１コ
ンデンサＣbは、最大パルスオン時間にわたって上記の
第１ＭＯＳゲートトランジスタの電圧を保持するのに必
要な容量を実質的に越えた値を有し、この値が、インダ
クタンスＬS1、ＬS2と、上記の２つのＭＯＳゲートトラ
ンジスタの大きさと種類とにより定まる。好ましくは、
第１コンデンサＣbは、ＩＲサイズ３「ｋ」型ＩＧＢＴ
の場合に約０.４７μＦよりも大きい容量を有する。好
ましくは、内部集積回路の寄生ダイオードＤSが早まっ
てオン状態になることがないようにするために、第２コ
ンデンサＣVCCのサイズを大きくして第２コンデンサＣ
VCCの電圧をできるだけ変動しないように保持するよう
にする。大雑把に言えば、第２コンデンサＣVCCの容量
は、本システムにおける全ての第１コンデンサＣbの容
量全体の少なくとも約１０倍の値でなければならない。
電圧を減少させるために、このコンデンサＣbの容量を
増加している。第１コンデンサＣbのこの減少により、
内部回路に生じる電圧は低下する。好ましくは、第１コ
ンデンサＣbは、最大パルスオン時間にわたって上記の
第１ＭＯＳゲートトランジスタの電圧を保持するのに必
要な容量を実質的に越えた値を有し、この値が、インダ
クタンスＬS1、ＬS2と、上記の２つのＭＯＳゲートトラ
ンジスタの大きさと種類とにより定まる。好ましくは、
第１コンデンサＣbは、ＩＲサイズ３「ｋ」型ＩＧＢＴ
の場合に約０.４７μＦよりも大きい容量を有する。好
ましくは、内部集積回路の寄生ダイオードＤSが早まっ
てオン状態になることがないようにするために、第２コ
ンデンサＣVCCのサイズを大きくして第２コンデンサＣ
VCCの電圧をできるだけ変動しないように保持するよう
にする。大雑把に言えば、第２コンデンサＣVCCの容量
は、本システムにおける全ての第１コンデンサＣbの容
量全体の少なくとも約１０倍の値でなければならない。
【０００７】また、ブートストラップ経路における抵抗
体Ｒbをできるだけ減少させて、減少した電流が基板ダ
イオードを流れるようにすることによっても、前述の目
的が達成できる。このため、抵抗体Ｒbの抵抗値はでき
るだけ小さい値に減少され、より好ましくは約０オーム
である。好ましくは、基板寄生ダイオードＤSの回路に
おける抵抗値を増加し、コンデンサＣVCCの充電と基板
電流とを減少させるために、第２の抵抗体ＲCOMを用い
る。この抵抗体ＲCOMは、ＭＯＳゲートドライバー回路
の共通ノードとパワー切替え回路の共通ノードとの間に
接続され、約１から２０オームの範囲内の抵抗値を備え
る。
体Ｒbをできるだけ減少させて、減少した電流が基板ダ
イオードを流れるようにすることによっても、前述の目
的が達成できる。このため、抵抗体Ｒbの抵抗値はでき
るだけ小さい値に減少され、より好ましくは約０オーム
である。好ましくは、基板寄生ダイオードＤSの回路に
おける抵抗値を増加し、コンデンサＣVCCの充電と基板
電流とを減少させるために、第２の抵抗体ＲCOMを用い
る。この抵抗体ＲCOMは、ＭＯＳゲートドライバー回路
の共通ノードとパワー切替え回路の共通ノードとの間に
接続され、約１から２０オームの範囲内の抵抗値を備え
る。
【０００８】
【発明の実施の形態】以後、添付図面を参照しながら本
発明の好ましい実施の形態を説明する。まず、本発明が
解決しようとする問題点がよりよく理解できるようにす
るために、関係のある回路構成部品と著しい寄生部品を
示した図４を参照する。
発明の好ましい実施の形態を説明する。まず、本発明が
解決しようとする問題点がよりよく理解できるようにす
るために、関係のある回路構成部品と著しい寄生部品を
示した図４を参照する。
【０００９】図４に示す本実施形態の高電圧駆動回路
は、ＭＯＳゲートドライバーと、パワー切替回路とから
なる。集積回路２０は、上側のドライバーと下側のドラ
イバーを備え、さらに、寄生基板ダイオードＤs（２
０）が上下のドライバーの間に生じる。上側のドライバ
ーは、第１ノードＶbに接続され、下側のドライバー
は、共通のノードＣＯＭ（３６）に接続される。パワー
切替回路は、第１のＭＯＳゲートトランジスタ（１０）
と第２のＭＯＳゲートトランジスタを備える。第２ＭＯ
Ｓゲートトランジスタは回復ダイオードＤp（１３）と
固有のインダクタンスＬS1、ＬS2とを備える。ＭＯＳゲ
ートドライバーは、第１と第２のＭＯＳゲートトランジ
スタに接続され、第１及び第２のＭＯＳゲートトランジ
スタを交互にオン状態にする。ＭＯＳゲートドライバー
は集積回路であって、さらに、第１の共通ノードＶCOM
と、第１の共通ノードＶCOMと第１ノードＶbとの間に直
接に接続された充電コンデンサＣVCC（２６）、抵抗体
Ｒb（４０）及びダイオードＤb（２２）を備え、さら
に、ＭＯＳゲート駆動回路の第１ノードＶbと第２ノー
ドＶS（３８）との間に接続された外部コンデンサＣ
b（２８）を備える。外部コンデンサＣb（２８）は、最
大パルスオン時間にわたって第１ＭＯＳゲートトランジ
スタの電圧を保持するのに必要な容量を実質的に越えた
値を有し、この値は、インダクタンスＬS1、ＬS2と、２
つのＭＯＳゲートトランジスタの大きさと種類とにより
定まる。パワー切替え回路は、第１及び第２のＭＯＳゲ
ートトランジスタの間に電圧出力ノードＶoを有する。
上述のＭＯＳゲートドライバー回路とパワー切替回路と
は、第２ノードＶS（３８）と電圧出力ノードＶ0との
間、及び、第１の共通ノードＣＯＭ（３６）とパワー切
替回路の第２の共通ノードとの間の導線を短くするよう
に、できるだけ近接して接続されており、それによりイ
ンダクタンス値ＬS1、ＬS2をそれぞれ減少させる。
は、ＭＯＳゲートドライバーと、パワー切替回路とから
なる。集積回路２０は、上側のドライバーと下側のドラ
イバーを備え、さらに、寄生基板ダイオードＤs（２
０）が上下のドライバーの間に生じる。上側のドライバ
ーは、第１ノードＶbに接続され、下側のドライバー
は、共通のノードＣＯＭ（３６）に接続される。パワー
切替回路は、第１のＭＯＳゲートトランジスタ（１０）
と第２のＭＯＳゲートトランジスタを備える。第２ＭＯ
Ｓゲートトランジスタは回復ダイオードＤp（１３）と
固有のインダクタンスＬS1、ＬS2とを備える。ＭＯＳゲ
ートドライバーは、第１と第２のＭＯＳゲートトランジ
スタに接続され、第１及び第２のＭＯＳゲートトランジ
スタを交互にオン状態にする。ＭＯＳゲートドライバー
は集積回路であって、さらに、第１の共通ノードＶCOM
と、第１の共通ノードＶCOMと第１ノードＶbとの間に直
接に接続された充電コンデンサＣVCC（２６）、抵抗体
Ｒb（４０）及びダイオードＤb（２２）を備え、さら
に、ＭＯＳゲート駆動回路の第１ノードＶbと第２ノー
ドＶS（３８）との間に接続された外部コンデンサＣ
b（２８）を備える。外部コンデンサＣb（２８）は、最
大パルスオン時間にわたって第１ＭＯＳゲートトランジ
スタの電圧を保持するのに必要な容量を実質的に越えた
値を有し、この値は、インダクタンスＬS1、ＬS2と、２
つのＭＯＳゲートトランジスタの大きさと種類とにより
定まる。パワー切替え回路は、第１及び第２のＭＯＳゲ
ートトランジスタの間に電圧出力ノードＶoを有する。
上述のＭＯＳゲートドライバー回路とパワー切替回路と
は、第２ノードＶS（３８）と電圧出力ノードＶ0との
間、及び、第１の共通ノードＣＯＭ（３６）とパワー切
替回路の第２の共通ノードとの間の導線を短くするよう
に、できるだけ近接して接続されており、それによりイ
ンダクタンス値ＬS1、ＬS2をそれぞれ減少させる。
【００１０】図４に示した回路構成部品には、ブートス
トラップダイオードＤb（２２）とコンデンサＣVCC（２
６）とが含まれている。また、集積回路の寄生基板ダイ
オードＤSと入力コンデンサＣVCC（２６）も含まれてい
る。Ｖoが−ＶSとなった時の故障モードには二種ある。
トラップダイオードＤb（２２）とコンデンサＣVCC（２
６）とが含まれている。また、集積回路の寄生基板ダイ
オードＤSと入力コンデンサＣVCC（２６）も含まれてい
る。Ｖoが−ＶSとなった時の故障モードには二種ある。
【００１１】先ず第１故障モードについていえば、図４
に示したブートストラップダイオードＤb（２２）が導
通し始めてコンデンサＣb（２８）を充電する。もしコ
ンデンサＣb（２８）の充電電圧が上側のドライバー
（ツェナーダイオード３０として図示）における規格ア
バランシ値を超えると、その電圧により集積回路２０が
破壊される。もう一つの第２故障モードでは、ブートス
トラップコンデンサＣb（２８）は、寄生基板ダイオー
ドＤS（２４）を介しても充電される。もしこのダイオ
ードＤS（２４）に著しい電流が流れると、集積回路２
０が誤動作するか、破損するか、又は破壊される。
に示したブートストラップダイオードＤb（２２）が導
通し始めてコンデンサＣb（２８）を充電する。もしコ
ンデンサＣb（２８）の充電電圧が上側のドライバー
（ツェナーダイオード３０として図示）における規格ア
バランシ値を超えると、その電圧により集積回路２０が
破壊される。もう一つの第２故障モードでは、ブートス
トラップコンデンサＣb（２８）は、寄生基板ダイオー
ドＤS（２４）を介しても充電される。もしこのダイオ
ードＤS（２４）に著しい電流が流れると、集積回路２
０が誤動作するか、破損するか、又は破壊される。
【００１２】従来では、インダクタンスＬS1とＬS2を増
大させる回路配置について十分な注意が払われるような
ことはなかった。さらに、コンデンサＣbは、電圧の蓄
積を減少させるためでなく、最大パルスオン時間にわた
って駆動回路の電圧を保持するに適した大きさになって
いた。
大させる回路配置について十分な注意が払われるような
ことはなかった。さらに、コンデンサＣbは、電圧の蓄
積を減少させるためでなく、最大パルスオン時間にわた
って駆動回路の電圧を保持するに適した大きさになって
いた。
【００１３】前述の問題に対する従来の解決策では、電
流制限抵抗をブートストラップ路に設けたり、抵抗３２
などの抵抗と、ダイオード３４（図５）などの高電圧ダ
イオードを追加したりして、−ＶSの量を制限してい
る。ところが、これではゲート電圧にスパイクが生じ、
そのために別に高電圧ダイオードが必要となっている。
流制限抵抗をブートストラップ路に設けたり、抵抗３２
などの抵抗と、ダイオード３４（図５）などの高電圧ダ
イオードを追加したりして、−ＶSの量を制限してい
る。ところが、これではゲート電圧にスパイクが生じ、
そのために別に高電圧ダイオードが必要となっている。
【００１４】本発明では下記のように構成している。 （ａ）インダクタンスを短くすると共に、インダクタン
ス路を短くするように図４においてＶsノード３８と
「ＣＯＭ」ノード３６とを位置決めすることにより、イ
ンダクタンスＬS1、ＬS2のそれぞれの値を減少させてい
る。
ス路を短くするように図４においてＶsノード３８と
「ＣＯＭ」ノード３６とを位置決めすることにより、イ
ンダクタンスＬS1、ＬS2のそれぞれの値を減少させてい
る。
【００１５】（ｂ）コンデンサＣb（２８）の値を、図
６に示したように、容量電圧を減少した値へと上昇させ
るように増加させる。サイズ３のＩＧＢＴダイ（カリフ
ォルニア州エル・セグンド所在のインターナショナル・
レクチファイヤー・コーポレーションから入手可能）の
場合では、ＩＭＳ基板上に部品を配置するにあたり、
０.４７μＦのコンデンサを用いるのが好ましい。外部
コンデンサＣbは、ＩＲサイズ３「ｋ」型ＩＧＢＴの場
合に約０.４７μＦよりも大きい容量を有することが望
ましい。
６に示したように、容量電圧を減少した値へと上昇させ
るように増加させる。サイズ３のＩＧＢＴダイ（カリフ
ォルニア州エル・セグンド所在のインターナショナル・
レクチファイヤー・コーポレーションから入手可能）の
場合では、ＩＭＳ基板上に部品を配置するにあたり、
０.４７μＦのコンデンサを用いるのが好ましい。外部
コンデンサＣbは、ＩＲサイズ３「ｋ」型ＩＧＢＴの場
合に約０.４７μＦよりも大きい容量を有することが望
ましい。
【００１６】（ｃ）ブートストラップ充電時にＶcc電圧
が下降(dip)すると集積回路の内部ダイオードＤS（２
４）がより早くオン状態になるので、コンデンサＣVCC
（２６）の大きさを、Ｖcc電源電圧（図４）をできるだ
け「一定に」（stiff）保持できるように増大させてい
る。好ましくは、コンデンサＣVCC（２６）の値として
は、システムにおける全てのＣbコンデンサの合計容量
の少なくとも約１０倍が望ましい。
が下降(dip)すると集積回路の内部ダイオードＤS（２
４）がより早くオン状態になるので、コンデンサＣVCC
（２６）の大きさを、Ｖcc電源電圧（図４）をできるだ
け「一定に」（stiff）保持できるように増大させてい
る。好ましくは、コンデンサＣVCC（２６）の値として
は、システムにおける全てのＣbコンデンサの合計容量
の少なくとも約１０倍が望ましい。
【００１７】（ｄ）ブートストラップ路における抵抗体
Ｒb（４０）の抵抗値はできるだけ減少させている。抵
抗体Ｒb（４０）はコンデンサＣb（２８）の充電を制限
しているが、制限しないと、増加した電流が寄生基板ダ
イオードを介して流れ、そのために誤動作状態が発生す
る。この抵抗値は、できるだけ小さいことが好ましく、
特に０オームであることが望ましい。
Ｒb（４０）の抵抗値はできるだけ減少させている。抵
抗体Ｒb（４０）はコンデンサＣb（２８）の充電を制限
しているが、制限しないと、増加した電流が寄生基板ダ
イオードを介して流れ、そのために誤動作状態が発生す
る。この抵抗値は、できるだけ小さいことが好ましく、
特に０オームであることが望ましい。
【００１８】（ｅ）基板ダイオードＤS（２４）の経路
における抵抗値を増加させるため、さらに、他の抵抗体
ＲCOM（４０）が、図４に示した回路線４１に、すなわ
ち、ＭＯＳゲートドライバー回路の共通ノードとパワー
切替回路の共通ノードとの間に接続する。この抵抗体Ｒ
COM（４２）は、コンデンサＣb（２６）と基板電流をも
減少させる。抵抗体ＲCOMは、約１オームから２０オー
ムの範囲内の抵抗値を有する。
における抵抗値を増加させるため、さらに、他の抵抗体
ＲCOM（４０）が、図４に示した回路線４１に、すなわ
ち、ＭＯＳゲートドライバー回路の共通ノードとパワー
切替回路の共通ノードとの間に接続する。この抵抗体Ｒ
COM（４２）は、コンデンサＣb（２６）と基板電流をも
減少させる。抵抗体ＲCOMは、約１オームから２０オー
ムの範囲内の抵抗値を有する。
【図１】 一対の高電圧デバイスを駆動するように接続
した従来のドライバー回路を示す概略図である。
した従来のドライバー回路を示す概略図である。
【図２】 図１に示した回路の動作を示す回路図であ
る。
る。
【図３】 上側のトランジスタ装置がオフ状態になった
ときでの転流電流路を示す概略図である。
ときでの転流電流路を示す概略図である。
【図４】 本発明の実施の形態の回路図である。
【図５】 本発明の別の特徴を示す回路図である。
【図６】 大容量のときにコンデンサのピーク電圧が減
少されていることを示すために、異なった容量でのコン
デンサ電圧をプロットしたグラフである。
少されていることを示すために、異なった容量でのコン
デンサ電圧をプロットしたグラフである。
２０ 集積回路 ２２ ブートストラップダイオード ２４ 寄生基板ダイオード ２６ コンデンサ ２８ コンデンサ ３４ 高電圧ダイオード ４０ 抵抗 ４２ 抵抗
───────────────────────────────────────────────────── フロントページの続き (72)発明者 レオン・アフタンジリアン アメリカ合衆国91362カリフォルニア州サ ウザンド・オークス、ビスタ・ウッド・サ ークル・ナンバー１、2479番
Claims (7)
- 【請求項１】 ＭＯＳゲートドライバーと、パワー切替
回路とからなり、上記のパワー切替回路は、第１及び第
２のＭＯＳゲートトランジスタを備え、上記のＭＯＳゲ
ートドライバーは、第１及び第２のＭＯＳゲートトラン
ジスタに接続され、第１及び第２のＭＯＳゲートトラン
ジスタを交互にオン状態にし、上記のパワー切替え回路
は、第１及び第２のＭＯＳゲートトランジスタの間に電
圧出力ノードを有し、上記の第２ＭＯＳゲートトランジ
スタは回復ダイオードと固有のインダクタンスＬS1、Ｌ
S2とを有し、 上記のＭＯＳゲートドライバーは集積回路であって、Ｍ
ＯＳゲート駆動回路の第１ノードＶbと第２ノードＶSと
の間に接続された第１コンデンサＣbを備え、さらに、
第１の共通ノードと、第１の共通ノードと第１ノードＶ
bとの間に接続された第２コンデンサＣVCC、抵抗体Ｒb
及びダイオードＤbを含む直列回路とを備え、 上記のＭＯＳゲートドライバー回路とパワー切替回路と
は、第２ノードＶSと電圧出力ノードＶSとの間、及び、
第１の共通ノードとパワー切替回路の第２の共通ノード
との間の導線を短くするように、できるだけ近接して接
続されており、それによりインダクタンス値ＬS1、ＬS2
をそれぞれ減少させる高パワーデバイスの駆動回路。 - 【請求項２】 請求項１に記載の駆動回路において、上
記の第１コンデンサＣbは、最大パルスオン時間にわた
って上記の第１ＭＯＳゲートトランジスタの電圧を保持
するのに必要な容量を実質的に越えた値を有し、この値
が、インダクタンスＬS1、ＬS2と、上記の２つのＭＯＳ
ゲートトランジスタの大きさと種類とにより定められる
駆動回路。 - 【請求項３】 請求項１に記載の駆動回路において、上
記の第１コンデンサＣbは、ＩＲサイズ３「ｋ」型ＩＧ
ＢＴの場合に約０.４７μＦよりも大きい容量を有する
駆動回路。 - 【請求項４】 請求項１に記載された駆動回路におい
て、第２コンデンサＣVCCは、第１コンデンサＣbの値の
少なくとも約１０倍の容量を有する駆動回路。 - 【請求項５】 請求項１に記載の駆動回路において、抵
抗体Ｒbの抵抗値はできるだけ小さい値に減少される駆
動回路。 - 【請求項６】 請求項５に記載された駆動回路におい
て、抵抗体Ｒbの抵抗値は約０オームである駆動回路。 - 【請求項７】 請求項１に記載された駆動回路におい
て、さらに、上記のＭＯＳゲートドライバー回路の共通
ノードとパワー切替え回路の共通ノードとの間に接続さ
れる、約１から２０オームの範囲内の第２の抵抗体Ｒ
COMを備える駆動回路。
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1996
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- 1996-10-10 GB GB9621139A patent/GB2307605B/en not_active Expired - Fee Related
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- 1996-10-10 IT IT96MI002097A patent/IT1285497B1/it active IP Right Grant
- 1996-10-11 JP JP26989096A patent/JP3762491B2/ja not_active Expired - Fee Related
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