JPH01272317A - スイッチング電源回路 - Google Patents
スイッチング電源回路Info
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- JPH01272317A JPH01272317A JP63102098A JP10209888A JPH01272317A JP H01272317 A JPH01272317 A JP H01272317A JP 63102098 A JP63102098 A JP 63102098A JP 10209888 A JP10209888 A JP 10209888A JP H01272317 A JPH01272317 A JP H01272317A
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- 238000004804 winding Methods 0.000 claims abstract description 20
- 238000007599 discharging Methods 0.000 claims abstract description 12
- 239000003990 capacitor Substances 0.000 claims description 21
- 230000000903 blocking effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 6
- 101150073536 FET3 gene Proteins 0.000 description 3
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000003183 myoelectrical effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/689—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors with galvanic isolation between the control circuit and the output circuit
- H03K17/691—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors with galvanic isolation between the control circuit and the output circuit using transformer coupling
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Dc-Dc Converters (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はスイッチング電源回路に関し、特にたとえば
その入力側がオン／オフされることによってその出力側
に交流電圧を出力するドライブトランスとドライブトラ
ンスの出力によってオン／オフされるＦＥＴとを含む、
スイッチング電源回路に関する。
その入力側がオン／オフされることによってその出力側
に交流電圧を出力するドライブトランスとドライブトラ
ンスの出力によってオン／オフされるＦＥＴとを含む、
スイッチング電源回路に関する。
従来のスイッチング電源回路では、第３図に示すように
、ドライブトランス１を、トランジスタ２にスイッチン
グパルスを印加して、オン／オフする。したがって、ド
ライブトランス１の２次側には、トランジスタ２のスイ
ッチングに応答して交流電圧が誘起され、ＦＥＴ３はそ
の電圧によってオン／オフされる。
、ドライブトランス１を、トランジスタ２にスイッチン
グパルスを印加して、オン／オフする。したがって、ド
ライブトランス１の２次側には、トランジスタ２のスイ
ッチングに応答して交流電圧が誘起され、ＦＥＴ３はそ
の電圧によってオン／オフされる。
従来のスイッチング電源回路では、ＦＥＴ３として高耐
圧・大電流のＭＯＳ−ＦＥＴが用いられれば、ＦＥＴ３
のゲート・ソース間の入力容量が１０００〜２０００ｐ
Ｆにもなることがある。また、ドライブトランスｌの出
力すなわちＦＥＴ３のゲート・ソース間電圧は±１５Ｖ
程度に設定される。
圧・大電流のＭＯＳ−ＦＥＴが用いられれば、ＦＥＴ３
のゲート・ソース間の入力容量が１０００〜２０００ｐ
Ｆにもなることがある。また、ドライブトランスｌの出
力すなわちＦＥＴ３のゲート・ソース間電圧は±１５Ｖ
程度に設定される。
このような場合、小型のドライブトランス１であれば、
その出力インピーダンスが大きくなり、したがって、ド
ライブトランス１の出力電圧が２次側開放の状態では第
４図（Ａ）に示すように方形波であっても、ＦＥＴ３接
続した状態では、第４図（Ｂ）に示すように台形波にな
る。そのため、特にＦＥＴ３がオフするときに、第４図
（Ｃ）の斜線部分で示すような余計なドレイン電流が流
れるのでスイッチング損失が増加する。
その出力インピーダンスが大きくなり、したがって、ド
ライブトランス１の出力電圧が２次側開放の状態では第
４図（Ａ）に示すように方形波であっても、ＦＥＴ３接
続した状態では、第４図（Ｂ）に示すように台形波にな
る。そのため、特にＦＥＴ３がオフするときに、第４図
（Ｃ）の斜線部分で示すような余計なドレイン電流が流
れるのでスイッチング損失が増加する。
このような不都合を解消するためには、簡単には、ドラ
イブトランス１として大型のものを用いることが考えら
れるが、これではコストが高（なってしまうという問題
点がある。
イブトランス１として大型のものを用いることが考えら
れるが、これではコストが高（なってしまうという問題
点がある。
それゆえに、この発明の主たる目的は、小型のドライブ
トランスであっても、スイッチング損失を少なくできる
、スイッチング電源回路を提供することである。
トランスであっても、スイッチング損失を少なくできる
、スイッチング電源回路を提供することである。
この発明は、その入力側がオン／オフされることによっ
てその出力側に交流電圧を出力するドライブトランスと
ドライブトランスの出力によってオン／オフされるＦＥ
Ｔとを含むスイッチング電源回路において、ドライブト
ランスの出力が第１の極性のとき充電され、かつドライ
ブトランスの出力が第２の極性のとき放電され、ＦＥＴ
を逆バイアスして強制的にオフさせる充放電回路を備え
ることを特徴とする、スイッチング電源回路であ、る。
てその出力側に交流電圧を出力するドライブトランスと
ドライブトランスの出力によってオン／オフされるＦＥ
Ｔとを含むスイッチング電源回路において、ドライブト
ランスの出力が第１の極性のとき充電され、かつドライ
ブトランスの出力が第２の極性のとき放電され、ＦＥＴ
を逆バイアスして強制的にオフさせる充放電回路を備え
ることを特徴とする、スイッチング電源回路であ、る。
たとえばスイッチングトランジスタによってその１次巻
線をオン／オフすることによって、ドライブトランスの
２次巻線には交流電圧が誘起される。ドライブトランス
の次巻線の出力電圧がたとえば正のときには、充放電回
路が充電されるとともに、ＦＥＴはその正電圧によって
順バイアスされてオンする。ドライブトランスの出力電
圧がたとえば負に転じると、充放電回路が放電し、その
放電電荷によって、ＦＥＴが瞬時に逆バイアスされる。
線をオン／オフすることによって、ドライブトランスの
２次巻線には交流電圧が誘起される。ドライブトランス
の次巻線の出力電圧がたとえば正のときには、充放電回
路が充電されるとともに、ＦＥＴはその正電圧によって
順バイアスされてオンする。ドライブトランスの出力電
圧がたとえば負に転じると、充放電回路が放電し、その
放電電荷によって、ＦＥＴが瞬時に逆バイアスされる。
したがって、ＦＥＴは瞬時にかつ強制的にオフされる。
この発明によれば、充放電回路によって、ＦＥＴをオフ
するときのスイッチング速度を速くできるので、ＦＥＴ
がオフする際に余計なドレイン電流は流れず、そのため
にスイッチング損失を減少できる。
するときのスイッチング速度を速くできるので、ＦＥＴ
がオフする際に余計なドレイン電流は流れず、そのため
にスイッチング損失を減少できる。
この発明の上述の目的、その他の目的、特徴および利点
は、図面を参照して行う以下の実施例の詳細な説明から
一層明らかとなろう。
は、図面を参照して行う以下の実施例の詳細な説明から
一層明らかとなろう。
第１図はこの発明の一実施例を示す回路図である。スイ
ッチング電源回路１０はドライブトランス１２を含み、
ドライブトランス１２の１次巻線には、トランジスタ１
４が接続される。このトランジスタ１４のベースに図示
しない制御回路からスイッチングパルスが与えられるこ
とによって、ドライブトランス１２の１次巻線に直流電
流が断続的に流れる。したがって、ドライブトランス１
２の２次巻線には、第２図（Ａ）で示すような交流電圧
が出力される。
ッチング電源回路１０はドライブトランス１２を含み、
ドライブトランス１２の１次巻線には、トランジスタ１
４が接続される。このトランジスタ１４のベースに図示
しない制御回路からスイッチングパルスが与えられるこ
とによって、ドライブトランス１２の１次巻線に直流電
流が断続的に流れる。したがって、ドライブトランス１
２の２次巻線には、第２図（Ａ）で示すような交流電圧
が出力される。
ドライブトランス１２の２次巻線の両端ａおよびｂの間
には、抵抗１６およびＩ８の直列回路が接続される。そ
して、抵抗１８の両端にはＦＥＴ２０のゲートおよびソ
ースがそれぞれ接続され、したがってＦＥＴ２０のバイ
アス電圧は抵抗１８の両端電圧によって決定される。
には、抵抗１６およびＩ８の直列回路が接続される。そ
して、抵抗１８の両端にはＦＥＴ２０のゲートおよびソ
ースがそれぞれ接続され、したがってＦＥＴ２０のバイ
アス電圧は抵抗１８の両端電圧によって決定される。
なお、抵抗１８に並列接続されたそれぞれ逆向きのツェ
ナーダイオード２２および２４は、ＦＥＴ２０のバイア
ス電圧を安定化するためのものである。
ナーダイオード２２および２４は、ＦＥＴ２０のバイア
ス電圧を安定化するためのものである。
ドライブトランスエ２の２次巻線にはさらに、ＦＥＴ２
０を強制的にオフさせるための充放電回路２６が接続さ
れている。充放電回路２６は、コンデンサ２８とダイオ
ード３０との直列回路を含み、この直列回路が上述の抵
抗１６に並列接続される。ダイオード３０は、コンデン
サ２８への逆流電流を阻止する。そして、このコンデン
サ２日の充放電は、トランジスタ３２によって制御され
る。すなわち、ドライブトランス１２の２次巻線（７）
一方端ａに、抵抗３４およびコンデンサ３６の並列設
定を介して、トランジスタ３２のベースが接続され、ト
ランジスタ３２のコレクタは２次巻線の他端すに接続さ
れ、エミッタは上述のコンデンサ２日およびダイオード
３０の直列接続点に接続される。
０を強制的にオフさせるための充放電回路２６が接続さ
れている。充放電回路２６は、コンデンサ２８とダイオ
ード３０との直列回路を含み、この直列回路が上述の抵
抗１６に並列接続される。ダイオード３０は、コンデン
サ２８への逆流電流を阻止する。そして、このコンデン
サ２日の充放電は、トランジスタ３２によって制御され
る。すなわち、ドライブトランス１２の２次巻線（７）
一方端ａに、抵抗３４およびコンデンサ３６の並列設
定を介して、トランジスタ３２のベースが接続され、ト
ランジスタ３２のコレクタは２次巻線の他端すに接続さ
れ、エミッタは上述のコンデンサ２日およびダイオード
３０の直列接続点に接続される。
動作において、まず、トランジスタ１４がオン／オフさ
れることによって、もし、ドライブトランス１２の２次
巻線にＦＥＴ２０が接続されていなければ、その２次巻
線には、第２図（Ａ）で示す交流電圧が出力される。Ｆ
ＥＴ２０がドライブトランス１２の２次巻線に接続され
ると、ＦＥＴ２０の入力容量によって、その電圧波形は
、第２図（Ｂ）のようになる。
れることによって、もし、ドライブトランス１２の２次
巻線にＦＥＴ２０が接続されていなければ、その２次巻
線には、第２図（Ａ）で示す交流電圧が出力される。Ｆ
ＥＴ２０がドライブトランス１２の２次巻線に接続され
ると、ＦＥＴ２０の入力容量によって、その電圧波形は
、第２図（Ｂ）のようになる。
時間Ｔ１からＴ２までの期間におけるように、ドライブ
トランス１２の２次巻線の点ａが点すより電位が高い場
合、点すには負極性の電圧が出力されている。この負電
圧が抵抗１６および１８によって分圧され、したがって
ＦＥＴ２０のゲート・ソース間は逆バイアスされる。
トランス１２の２次巻線の点ａが点すより電位が高い場
合、点すには負極性の電圧が出力されている。この負電
圧が抵抗１６および１８によって分圧され、したがって
ＦＥＴ２０のゲート・ソース間は逆バイアスされる。
このとき、ダイオード３０は、点ａの正電圧によって逆
バイアスされているので、導通せず、したがって、トラ
ンジスタ３２のベース電流およびコレクタ電流は流れな
い。したがって、トランジスタ３２はオフ状態である。
バイアスされているので、導通せず、したがって、トラ
ンジスタ３２のベース電流およびコレクタ電流は流れな
い。したがって、トランジスタ３２はオフ状態である。
”時間Ｔ２になって、ドライブトランス１２の
２次巻線の出力電圧が正極性に転じると、ダイオード３
０が順バイアスとなり、２次巻線の点すから点ａの間に
抵抗１８．コンデンサ２８およびダイオード３０を通し
て電流が流れる。そのため、ＦＥＴ２０のゲート・ソー
ス間には、第２図（Ｂ）に示すように立ち上がる、従来
回路と略同じ程度のバイアス電圧が印加される。しかし
ながら、ＦＥＴ２０の入力容量のために、ＦＥＴ２０の
オンへの立ち上がりは遅れる。したがって、ＦＥＴ２０
のオン時には、従来と同じようにスイッチング遅延が生
じる。しかしながら、ＦＥＴ２０がオンするまでは、ド
レイン電流は流れないので、そのようなスイッチング遅
延が損失を生じることはない。
２次巻線の出力電圧が正極性に転じると、ダイオード３
０が順バイアスとなり、２次巻線の点すから点ａの間に
抵抗１８．コンデンサ２８およびダイオード３０を通し
て電流が流れる。そのため、ＦＥＴ２０のゲート・ソー
ス間には、第２図（Ｂ）に示すように立ち上がる、従来
回路と略同じ程度のバイアス電圧が印加される。しかし
ながら、ＦＥＴ２０の入力容量のために、ＦＥＴ２０の
オンへの立ち上がりは遅れる。したがって、ＦＥＴ２０
のオン時には、従来と同じようにスイッチング遅延が生
じる。しかしながら、ＦＥＴ２０がオンするまでは、ド
レイン電流は流れないので、そのようなスイッチング遅
延が損失を生じることはない。
時間Ｔ３になると、コンデンサ２８に電荷が蓄えられ、
このコンデンサ２日の両端には、第１図で示す極性の電
圧が生じる。そして、ＦＥＴ２０のバイアス電圧はピー
クに達する。
このコンデンサ２日の両端には、第１図で示す極性の電
圧が生じる。そして、ＦＥＴ２０のバイアス電圧はピー
クに達する。
このようにして、コンデンサ２８が完全に充電されると
、もはやコンデンサ２８およびダイオード３０を通して
は、電流が流れなくなる。したがって、時間Ｔ４以後は
、ＦＥＴ２０のゲート・ソース間は、点すおよびａ間の
電圧の抵抗１８および１６の分圧による順バイアスが印
加されることになる。
、もはやコンデンサ２８およびダイオード３０を通して
は、電流が流れなくなる。したがって、時間Ｔ４以後は
、ＦＥＴ２０のゲート・ソース間は、点すおよびａ間の
電圧の抵抗１８および１６の分圧による順バイアスが印
加されることになる。
その後、時間Ｔ５において、ドライブトランス１２の出
力電圧が負に転じると、その瞬間、トランジスタ３２の
エミッタよりもベースの方が筋電位になるため、抵抗３
４およびコンデンサ３６を通して、トランジスタ３２に
第２図（Ｃ）に示すようなベース電流が流れ、トランジ
スタ３２はオンする。したがって、先に充電されたコン
デンサ２８の電荷が、抵抗１８およびトランジスタ３２
を通して、放電される。そのため、トランジスタ３２に
は、第２図（Ｄ）に示すようなコレクタ電流が流れる。
力電圧が負に転じると、その瞬間、トランジスタ３２の
エミッタよりもベースの方が筋電位になるため、抵抗３
４およびコンデンサ３６を通して、トランジスタ３２に
第２図（Ｃ）に示すようなベース電流が流れ、トランジ
スタ３２はオンする。したがって、先に充電されたコン
デンサ２８の電荷が、抵抗１８およびトランジスタ３２
を通して、放電される。そのため、トランジスタ３２に
は、第２図（Ｄ）に示すようなコレクタ電流が流れる。
したがって、抵抗１８の両端には逆極性の電圧が生じ、
ＦＥＴ２０が逆バイアスされてオフする。コンデンサ２
日の放電経路にＦＥＴ２０が含まれないため、ＦＥＴ２
０の入力容量のいかんに拘らず、コンデンサ２８は急速
放電される。したがって、ＦＥＴ２０のゲート電圧は、
第２図（Ｂ）に示すように、急速に（瞬時に）負になる
。このようにして、充放電回路２６の作用によって、Ｆ
ＥＴ２０を急速にオフさせることができ、そのときのス
イッチング損失が低減される。
ＦＥＴ２０が逆バイアスされてオフする。コンデンサ２
日の放電経路にＦＥＴ２０が含まれないため、ＦＥＴ２
０の入力容量のいかんに拘らず、コンデンサ２８は急速
放電される。したがって、ＦＥＴ２０のゲート電圧は、
第２図（Ｂ）に示すように、急速に（瞬時に）負になる
。このようにして、充放電回路２６の作用によって、Ｆ
ＥＴ２０を急速にオフさせることができ、そのときのス
イッチング損失が低減される。
その後、時間Ｔ６においては、コンデンサ２８の放電の
進行につれてトランジスタ３２のエミッタの電位が上昇
し、またコレクタ電流も第２図（Ｄ）に示すように減少
する。そのため、トランジスタ３２がオフとなって、Ｆ
ＥＴ２０は抵抗１６および１８の分圧によって逆バイア
スされる。この状態は時間Ｔ１からＴ２までと同じであ
る。
進行につれてトランジスタ３２のエミッタの電位が上昇
し、またコレクタ電流も第２図（Ｄ）に示すように減少
する。そのため、トランジスタ３２がオフとなって、Ｆ
ＥＴ２０は抵抗１６および１８の分圧によって逆バイア
スされる。この状態は時間Ｔ１からＴ２までと同じであ
る。
第１図はこの発明の一実施例を示す回路図である。
第２図は第１図実施例の各部の動作波形図である。
第３図は従来技術を示す回路図である。
第４図は第３図の回路図の各部の動作波形図である。
図において、１０はスイッチング電源回路、１２はドラ
イブトランス、２０はＦＥＴ、２６は充放電回路、２８
はコンデンサ、３０はダイオード、３２はトランジスタ
を示す。 特許出願人 船井電機株式会社 代理人 弁理士 山 １）義 人 ｂ 第２図
イブトランス、２０はＦＥＴ、２６は充放電回路、２８
はコンデンサ、３０はダイオード、３２はトランジスタ
を示す。 特許出願人 船井電機株式会社 代理人 弁理士 山 １）義 人 ｂ 第２図
Claims (1)
- 【特許請求の範囲】 １ その入力側がオン／オフされることによってその出
力側に交流電圧を出力するドライブトランスと前記ドラ
イブトランスの出力によってオン／オフされるＦＥＴと
を含むスイッチング電源回路において、 前記ドライブトランスの出力が第１の極性のとき充電さ
れ、かつ前記ドライブトランスの出力が第２の極性のと
き放電され、前記ＦＥＴを逆バイアスして強制的にオフ
させる充放電回路を備えることを特徴とする、スイッチ
ング電源回路。 ２ 前記充放電回路は、前記ドライブトランスの出力巻
線を含む経路に接続されたコンデンサおよび前記コンデ
ンサに実質的に並列接続され、前記ドライブトランスの
出力巻線の一方端の電圧に応答してオン／オフされるト
ランジスタを含む、特許請求の範囲第１項記載のスイッ
チング電源回路。 ３ 前記コンデンサに直列接続された逆流阻止ダイオー
ドを含む、特許請求の範囲第２項記載のスイッチング電
源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63102098A JPH01272317A (ja) | 1988-04-25 | 1988-04-25 | スイッチング電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63102098A JPH01272317A (ja) | 1988-04-25 | 1988-04-25 | スイッチング電源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01272317A true JPH01272317A (ja) | 1989-10-31 |
| JPH0561808B2 JPH0561808B2 (ja) | 1993-09-07 |
Family
ID=14318309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63102098A Granted JPH01272317A (ja) | 1988-04-25 | 1988-04-25 | スイッチング電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01272317A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5429961A (en) * | 1976-08-10 | 1979-03-06 | Gen Electric | Isolation semiconductor gate controller |
| JPS55122474A (en) * | 1979-03-15 | 1980-09-20 | Toshiba Corp | Circuit for controlling driving of electric valve |
| JPS60244120A (ja) * | 1984-05-18 | 1985-12-04 | Tdk Corp | 電界効果トランジスタ駆動回路 |
| JPS61230425A (ja) * | 1985-04-03 | 1986-10-14 | Toshiba Corp | Ｍｏｓ型ｆｅｔのゲ−トドライブ回路 |
-
1988
- 1988-04-25 JP JP63102098A patent/JPH01272317A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5429961A (en) * | 1976-08-10 | 1979-03-06 | Gen Electric | Isolation semiconductor gate controller |
| JPS55122474A (en) * | 1979-03-15 | 1980-09-20 | Toshiba Corp | Circuit for controlling driving of electric valve |
| JPS60244120A (ja) * | 1984-05-18 | 1985-12-04 | Tdk Corp | 電界効果トランジスタ駆動回路 |
| JPS61230425A (ja) * | 1985-04-03 | 1986-10-14 | Toshiba Corp | Ｍｏｓ型ｆｅｔのゲ−トドライブ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0561808B2 (ja) | 1993-09-07 |
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