JP4746864B2 - Ｍｏｓｆｅｔのゲート駆動装置及びそれを用いたインバータ - Google Patents

Description

本発明は、スイッチング素子として用いられるＭＯＳＦＥＴのゲートを駆動するゲート回路及びそれを用いたインバータに係り、特に、入力と出力の間が絶縁型であって、かつ、ＭＯＳＦＥＴのゲートからみた入力容量の影響を少なくして、広いデューティ範囲で変化するパルスでゲートを駆動できる技術に関する。

従来、パワー用のＭＯＳＦＥＴを負荷とする駆動回路は、そのゲートからみた入力抵抗が非常に大きいため、駆動電力は少なくて済むが、入力容量が大きいため比較的大きなピーク電流が流れるため、駆動するときの、駆動イピーダンス、周波数、応答時間等に影響してくる。

一般には、ＭＯＳＦＥＴをパルスでスイッチング駆動させるときの過渡期においては、次式が参考になる。
（式１） Ｉ_ｐｅａｋ＝Ｃ_ｉｓｓ×Ｖ_ＧＳ／ｔ_ｒ
（式２） ｔ_ｒ＝Ｃ_ｉｓｓ×Ｒ_Ｔ
Ｉ_ｐｅａｋ：駆動電流、Ｃ_ｉｓｓ：入力容量、Ｖ_ＧＳ：ゲートーソース間電圧、
ｔ_ｒ：立ち上がり時間、
Ｒ_Ｔ：駆動回路側の出力抵抗を含むトータルの駆動抵抗（Ｖ_ＧＳ／Ｉ_ｐｅａｋ）

したがって、入力容量Ｃ_ｉｓｓは、駆動対象であるＭＯＳＦＥＴで決まってしまうので、駆動するパルスの周波数やデューティは、駆動抵抗Ｒ_Ｔとの関係で決まる。

一方、駆動回路のパルスの入力側と、負荷であるＭＯＳＦＥＴ側とを絶縁するものとしては、次のようなものが挙げられる
（ａ１）フォトカプラ方式：簡単に絶縁ができるが、制御信号としての電力しか伝送できないので、ＭＯＳＦＥＴ側に駆動用の絶縁された別電源が必要となる（特許文献１及び２を参照）。周波数は、普通、上限２０ＫＨｚと低いが下限が直流まで扱えるので、広範囲なデューティで動作できる。
（ａ２）市販のチャージポンプＩＣ：絶縁された別電源が不要であり、部品点数が少なくて済むが、絶縁が数百Ｖと低くなる。また、ＩＣ内部にデットタイムがあるため、数百Ｈｚでの駆動は困難である。
（ａ３）パルストランス方式：簡単に絶縁ができ、かつ制御信号及び駆動電力としての電力が伝送できるので、絶縁された別電源は不要である。

さらにパルストランス方式について詳細に説明する。図８にパルストランス方式によるインバータの出力側を示す。図８において、トランスＴ２は、一次側に入力される入力パルス波形を忠実にそのままの波形で二次側から出力しようとするものである。入力パルス波形のＯＮ時には、トランスＴ２−ダイオードＤ４−端子４―ＭＯＳＦＥＴＱ４―端子５の順に電流が流れる。伝送する入力パルス波形のＯＦＦ時には、トランスＴ２−ダイオードＤ５−抵抗Ｒ５の閉ループで電流が流れる。

このようなパルストランス方式には、次のような問題があった。
（ｂ１）ＰＷＭ信号を入力した場合に、デューティの範囲を広くとれない。
（ｂ２）トランスの結合が悪くリーケージが大きく、高速ドライブができない。

それらの主な原因は、次の通りであった。なお、以下の説明で、「ＰＷＭ信号」とは、デューティが可変（パルス幅が可変）されて使用されるが所定時間でみればデューティが一定になることがあるパルス列信号、及び所定時間帯でパルス幅変調を受けているパルス列信号（請求項の幅変調パルス波形も含む。）の少なくとも一方を含むものを言う。

（ｃ１）ＰＷＭ信号駆動時のパルストランスの飽和
パルストランスは、直流を重畳すると飽和しがちです。したがって、ＰＷＭ信号のデューティが５０％であれば、交流成分のみで問題はないが、デューティが５０％からずれてくるほど、平均した直流成分が大になってきて飽和するので、デューティ範囲が制限される。
これを防ぐには、パルストランスのコアにギャップを入れるが、損失が大きくなるため、一般には、ギャップなしで使用されている（図８のパルストランスＴ２も同様。）。
望ましいのは、図９（Ｂ）に示すように、ＯＦＦ時にパルストランスが自由な電圧（直流部がゼロ）に保持できることである。

（ｃ２）パルストランスのインダクタンスと波形
図９（Ｂ）にパルス波形の模式図を示すが、パルストランスのインダクタンスが小さいと図９（Ｂ）のＤが大きくなる。Ｄが大きくなってもＭＯＳＦＥＴＱ４のゲート電圧が下がらないように図８のようにダイオードＤ４を入れてあるが、Ｄが余り大きいとダイオードＤ４では対応できずにゲート電圧が下がってしまう。したがって、一定のインダクタンスが必要になる。また、パルストランスのリーケージインダクタンスが大きいと波形の立ち上がり時間ｔ_ｒが大きくなってしまい。高速応答、及び高周波での使用が望めなくなるので、パルストランスのコアにギャップを入れないことが望ましい。

（ｃ３）デューティと高電圧発生
例えば、図８において、ＯＮ時の電圧と、デューティとの関係で、ＯＦＦ時に一次巻線に次のような高電圧が発生する。
ＯＮ時の電圧：１５Ｖ、デューティ：５０％、
ＯＦＦ時の電圧＝１５×０．５／（１−０．５）＝１５Ｖ
ＯＮ時の電圧：１５Ｖ、デューティ：７０％、
ＯＦＦ時の電圧＝１５×０．７／（１−０．７）＝３５Ｖ
ＯＮ時の電圧：１５Ｖ、デューティ：９０％、
ＯＦＦ時の電圧＝１５×０．９／（１−０．９）＝１３５Ｖ
したがって、素子の耐圧を大きくするため沿面距離を大きくしたりするので、規模が大きくなる。図８の一次側には、そのＯＦＦ時のエネルギーを消費させるものがない。パルストランスの巻数比を２：１にすれば半分の電圧で済む。また、負荷となるＭＯＳＦＥＴＱ４のゲートにＯＦＦ時の高電圧がかからないようにすることが必要である。

（ｃ４）ゲート駆動回路と高速性
上記したように、式（２）で示される問題があり、駆動抵抗を大きくできない。これは、立ち下がり時でも同じで、立ち下がり時間はＯＦＦ時の駆動抵抗と入力容量Ｃ_ｉｓｓとで定まる時定数で決まってしまう。

なお、特許文献２にもＭＯＳＦＥＴのフォトカプラでＰＷＭ信号でドライブしていることは記載されているが、応答の時間を速くするような技術は開示されていない。

特開平６−２１６７３９号公報 特開平５−１３７３４９号公報

本発明の目的は、上記のことを考慮し、スイッチング用のＭＯＳＦＥＴのゲートを広範囲に亘ってデューティが変化するＰＷＭ信号で駆動できるようにさせることであり、さらには、パルストランスを微分回路として使用した絶縁タイプの駆動技術を提供することである。

上記課題を解決するために、本発明の主要構成は、入力されたＰＷＭ信号を微分し、微分した立ち上がり波形の電圧をゲートの入力容量にホールドさせることによりＭＯＳＦＥＴのゲートを駆動し、入力容量にホールドされた電圧を、立ち下がり微分波形を基に放電回路（スイッチング素子）で引き抜いて放電させる構成とした。

上記課題を解決するために、具体的には、請求項１に記載の発明は、ＭＯＳＦＥＴのゲートを駆動するゲート駆動装置であって、入力される幅が可変なパルス波形を受けて微分し、該パルス波形の立ち上がり微分波形と立ち下がり微分波形を出力する微分回路と、前記ゲートに対してシリアルに接続された第１のスイッチング素子を有し、前記立ち上がり微分波形の電圧により該第１のスイッチング素子をオンすることで該ゲートの入力容量に対して前記立ち上がり微分波形の電圧をホールドさせるホールド回路と、前記ゲートに対して並列に配置された第２のスイッチング素子を有し、前記立ち下がり微分波形を基に第２のスイッチング素子をオンすることで、該ゲートにホールドされている電圧を放電させる放電回路と、を備えた。

請求項２に記載の発明は、請求項１に記載の発明において、前記幅が可変なパルス波形を出力するスイッチング回路と、前記スイッチング回路に直列に接続されるコンデンサと、を有し、前記微分回路は、前記コンデンサを介して前記パルス波形を受ける一次巻線と微分された波形を出力する二次巻線からなるトランスであり、該一次巻線及び二次巻線は、該入力されるパルス波形を微分し、前記立ち上がり微分波形及び前記立ち下がり微分波形を出力する構成とした。

請求項３に記載の発明は請求項１又は２に記載の発明において、前記第１のスイッチング素子は、前記立ち上がり微分波形を受けたときだけ、前記微分回路と前記ゲートの間をオンにし、前記立ち上がり微分波形を受けていないときは、オフにする構成とした。

請求項４に記載の発明は請求項１、２又は３に記載の発明において、前記放電回路は、前記立ち下がり微分波形により所定のバイアス電圧を生成するツエナーダイオードを有し、そのバイアス電圧を受けて、前記第２のスイッチング素子に対して前記ゲートにホールドされた電圧を放電させる構成とした。

請求項５に記載の発明は、入力される直流電圧をスイッチングするためのＭＯＳＦＥＴと、該ＭＯＳＦＥＴ素子から出力されるスイッチング波形信号の所定成分を出力させるフィルタリング回路と、該フィルタリング回路の出力を受けて所望の値と比較し、比較結果に応じた幅の所定周波数の幅変調パルス波形を出力する検出信号生成手段と、前記ゲートに対してシリアルに接続された第１のスイッチング素子を有し、前記立ち上がり微分波形の電圧により該第１のスイッチング素子をオンすることで該ゲートの入力容量に対して前記立ち上がり微分波形の電圧をホールドさせるホールド回路と、前記ゲートに対して並列に配置された第２のスイッチング素子を有し、前記立ち下がり微分波形により第２のスイッチング素子をオンすることで、該ゲートにホールドされている電圧を放電させる放電回路とを有するゲート駆動装置と、を備えた。

請求項１〜５に記載のいずれか発明によれば、入力される幅が可変なパルス波形を受けて微分し、ＭＯＳＦＥＴのゲートの入力容量に対して前記前記立ち上がり微分波形の電圧をホールドさせ、そのゲートにホールドされている電圧を立ち下がり微分波形を基に放電回路で積極的に放電させる構成なので、高周波動作、高速性が確保できる。したがって、デューティ変化範囲が広範囲なＰＷＭ信号でゲートを駆動できる。また、それをインバータに利用できる。

請求項３の発明によれば、パルストランスで微分回路を構成しているので、従来に比し、遙かに低いインダクタンスにすることができ、小型、軽量な構成できる。プリント基板
パターン（銅箔）でも構成できるインダクタンスである。また、その分、リーケージインダクタンスも低くなり、かつ飽和の可能性も低い。

本発明の実施形態を図を基に説明する。図１は、本発明のＭＯＳＦＥＴのゲート駆動回路に係る第１の実施形態の構成を示す図、図２は、図１における放電回路４の変形例を示す図、図３は、図１の第１の実施形態の動作を説明するための模式的な波形図、図４は、第１の実施形態と従来技術の波形の違いを実測で示す図、図５は、第１の実施形態の各種デューティによる実測の波形図、図６は、本発明のインバータに係る第２の実施形態の構成を示す図、図７は、第２の実施形態の動作を説明するための図である。

図１を基に、本発明の特徴的構成及び動作について説明する。図１において、端子１と端子２の間に直流電圧が印加され、端子３にパルス幅が可変な、或いはＰＷＭ変調の制御パルスが印加される。入力電圧は、駆動するためのパワー源となるものである。スイッチング回路１は、ＭＯＳＦＥＴで構成されるスイッチング素子Ｑ１，Ｑ２を有し、制御パルスがＯＮ時（ハイレベル）にスイッチング素子Ｑ１がＯＮになり、スイッチング素子Ｑ２がＯＦＦになる。制御パルスがＯＦＦ（ローレベル）のときは、その逆の論理になる。そのときのスイッチング回路１の出力は、入力パルス波形Ａとして、図３のように示される。図３では、最初の波形のデューティは、つまりＴ１／（Ｔ１＋Ｔ２）がほぼ５０％であるが、その後につづく波形は５０％以上と、５０％以下の各波形の例を示している。

入力パルス波形Ａは、直列接続の抵抗Ｒ３及びコンデンサＣ１を介して微分回路２へ入力される。微分回路２は、低インダクタンスのパルストランスＴ１で構成され、図３の微分波形Ｂに示す微分された波形を出力する。パルストランスＴ１は、例えば、ギャップ無しのトロイダルコアに１０ターンのバイファイラ巻きとして構成され、インダクタンスが６．６μＨ、リーケージインダクタンス０．３μＨの特性を有する。これは、従来用いていたパルストランスのインダクタンスが３．６ｍＨ、リーケージインダクタンス５．６μＨぐらいのオーダであったのに比べ、非常に小さな値である。これには、この発明のパルストランスＴ１が微分波形を出力するのに対して、従来のパルストランスは、入力パルス波形を忠実に伝送するための伝送用であったことの違いがある。

入力パルス波形のＯＮ時に実線矢印のようにスイッチング素子Ｑ１−抵抗Ｒ３―コンデンサＣ１−微分回路２の順に電流が流れる。このとき、抵抗Ｒ３、コンデンサＣ１及びパルストランスＴ１の構成によって、入力パルス波形が制限され、そのＯＮ期間中にパルストランスＴ１に貯えられる励磁エネルギーが少なくて済むので、入力パルス波形のＯＦＦ時の一次巻線電圧を低く抑える効果がある。

また、微分されることもあって、直流分による励磁エネルギーが少ないことから、飽和の問題や、図９（Ａ）の波形の問題もなくなる。

また、入力パルス波形のＯＦＦ時にパルストランスＴ１やコンデンサＣ１に貯えられたエネルギーが、図１の点線矢印のように放出されるが、この放出エネルギーは、少なく、かつ入力パルス波形が微分されることもあって、入力パルス波形のデューティとは、関係無く一定であるため、従来技術で説明（上記（ｃ３）を参照）したように、デューティにより高電圧が、駆動対象であるＭＯＳＦＥＴＱ４にかかる恐れは無くなり、そのための防御回路は不要となった。

パルストランスＴ１からは、図３のように、入力パルス波形の立ち上がりによって生ずる立ち上がり微分波形と、立ち下がりによって生ずる立ち下がり微分波形が出力される。立ち上がり微分波形によって、実線矢印のようにホールド回路３のダイオードＤ１がＯＮにされ、入力容量Ｃ_ｉｓｓを有するＭＯＳＦＥＴＱ４のゲートへ印加される。立ち上がり微分波形が無くなるとダイオードＤ１がＯＦＦになり、入力容量Ｃ_ｉｓｓに立ち上がり微分波形のピーク電圧が実質的にホールドされる。もちろん、ＭＯＳＦＥＴＱ４のゲート電流が流れるが実質的に無視できる程度である。このとき、図１のスイッチング素子Ｑ３（これもＭＯＳＦＥＴで構成できる。）は、ＯＦＦにされている。

ホールド回路３は、図３のようにダイオードＤ１で構成されているが、スイッチング回路の一種であり、立ち上がり微分波形そのものでＯＮ、ＯＦＦできる素子であれば、トランジスタや、ＦＥＴでもよい。

放電回路４は、立ち下がり微分波形でバイアス電圧を生成するダイオードＤ３、ツエナーダイオードＤ２，及び抵抗Ｒ４と、そのバイアス電圧でＯＮ、ＯＦＦするスイッチング素子Ｑ３で構成される。先ず、立ち上がり微分波形が到来したときは、ダイオードＤ３は、ＯＦＦであり、ツエナーダイオードＤ２は、ＯＮ動作しているため、バイアス電圧は生じない。したがって、このとき、スイッチング素子Ｑ３は、ＯＦＦである。

立ち下がり微分波形が到来したときは、図１の点線矢印のように電流が流れ、ダイオードＤ３は、ＯＮであり、立ち下がり微分波形がツエナーダイオードＤ２に印加され、これによってバイアス電圧が生じる。このバイアス電圧を抵抗Ｒ４を介して印加することにより、スイッチング素子Ｑ３は、ＯＮ状態となり（ソースードレイン間が短絡）、ＭＯＳＦＥＴＱ４のゲートの入力容量Ｃ_ｉｓｓにホールドされていたピーク電圧が、強制的に放電させられる。

図１の実施形態における、主な各部の動作波形を図３に示す。ＭＯＳＦＥＴＱ４のゲート駆動する波形は、図３のゲート駆動波形Ｃに示す通りであり、ゲート駆動波形Ｃの立ち上がりは、パルストランスＴ１からの立ち上がり微分波形で決定づけられ、そのピーク値が入力容量Ｃ_ｉｓｓでホールドされ、パルストランスＴ１からの立ち下がり微分波形を基にスイッチング素子Ｑ３によって、ホールド電圧が引き抜かれて放電される。したがって、入力容量Ｃ_ｉｓｓに対しては低インピーダンス（抵抗）で強制的に充電及び放電を行うので、ゲート駆動波形の立ち上がり時間、立ち下がり時間を短くすることができる。

そのため、制御パルス（ＰＷＭ信号）の周波数を高周波にすることができること、デューティの可変範囲を広くすることができる。例えば、図３の最下段に示すように、従来技術の場合は、例えば、ゲートを９０％のように高くすると、ゲート駆動波形の占有時間が立ち上がり時間及び立ち下がり時間で一杯になり、波高値が下がってしまい、使えなくなってくる。第１の実施形態では、この点が改善されている。

第１の実施形態と従来技術のデューティが低い場合の実測データ上で差異を示したものが、図４である。図４で、（Ａ）及び（Ｂ）は、従来技術でのゲート駆動波形の波形測定結果で、（Ａ）がデューティ１．２％、（Ｂ）がデューティ７０％の場合である。同様に、図４で、（Ｃ）及び（Ｄ）は、第１の実施形態によるゲート駆動波形の波形測定を行った結果であり、（Ｃ）がデューティ１．２％、（Ｄ）がデューティ７０％の場合である。いずれの場合も、Ｖｉｎが入力パルス波形で、Ｖｏｕｔがゲート駆動波形である。従来技術では、図４（Ａ）のデューティ１．２％のＶｏｕｔが図４（Ｂ）のデューティ７０％のＶｏｕｔに比べ、かなり下がっていて使えない状態であるが、第１の実施形態では、図４（Ｃ）デューティ１．２％のＶｏｕｔが図４（Ｄ）のデューティ７０％のＶｏｕｔに比べるのに対して下がってはいるが、僅かであり、使用に耐える。

さらに図４（Ａ）と図４（Ｃ）とを比較すると、図４（Ａ）では、Ｖｏｕｔの立ち上がりが、Ｖｉｎの立ち上がりに対して約１５０ｎＳ遅れているが、図４（Ｃ）では、Ｖｏｕｔの立ち上がりが、Ｖｉｎの立ち上がりに対して約６０ｎＳの遅れですんでいる。図４では、明確ではないが、立ち下がり時間に関しては、第１の実施形態と従来技術では、さらに大きな差がある。このように第１の実施形態では、改善されているのが歴然とした差があることが理解できる。

図５に、第２の実施形態によって、入力パルス波形のデューティを１．２％（Ａ）、７０％（Ｂ）、９６％（Ｃ）のそれぞれに変化させた場合のゲート駆動波形Ｃを示す。図５は、デューティ９６％では、波高値が下がり始めてはいるが、使用可能なデューティ範囲が１．６％〜９６％まであることを示している。

図２は、スイッチング素子Ｑ３をＰチャンネルのＭＯＳＦＥＴを使用したため、図１でＮチャンネルのＭＯＳＦＥＴを使用したときのツエナーダイオードＤ２の位置及びダイオードＤ１の位置とは、異なった位置にツエナーダイオードＤ２及びダイオードＤ１を配したものであり、動作は、図１と同じである。

このようなＭＯＳＦＥＴのゲート駆動回路を２００Ｖ入力のスイッチング電源に使用したとすれば、従来技術ではデューティ０．９、第１の実施形態ではデューティ０．９５まで可能であるとすれば、前者は２００×デューティ０．９＝１８０Ｖまで、後者は１９０Ｖまで出力できることになる。また、同じ条件でインバータに使用すれば、出力電圧１００Ｖを出力するのに、前者は１００／０．９＝１１０Ｖ必要であり、後者は１００／０．９５＝１０５Ｖで済むことになる。つまり、デューティ分だけ効率が良くなる、あるいは動作範囲が条件の限度近くまで広がると言える。

次に図６及び図７を用いて、第２の実施形態として、第１の実施形態を応用したインバータについて説明する。図６は、入力される正弦波の電圧を変換して出力する正弦波インバータの構成例であって、第１の実施形態は図６のゲート駆動回路６として４個使われており、またゲート駆動回路６の駆動対象であるＭＯＳＦＥＴがＱ５〜Ｑ８であって、スイッチング用に用いられている。

図６において、Ｌ１及びＣ４は、フィルタを構成し、例えば、出力される正弦波の周波数をほぼ通過させるフィルタである。ＭＯＳＦＥＴＱ５，Ｑ６，Ｑ７及びＱ８は、スイッチング機能素子として用いられ、例えば１５０ＫＨｚのＰＷＭ信号でゲート駆動回路６によって駆動される。フィルタリング回路７は、ＭＯＳＦＥＴＱ５，Ｑ６，Ｑ７及びＱ８からのスイッチング波形を受けて、所望の正弦波の周波数成分のみを通過させて出力させるためのフィルタである。

ＭＯＳＦＥＴＱ５，Ｑ６，Ｑ７及びＱ８の駆動の仕方には、例えば差動方式と極性切替方式がある。以下の説明では、所望の正弦波の周波数、ＰＷＭ信号のそれぞれを、例えば５０Ｈｚ（半周期：１０ｍＳ）、１５０ｋＨｚとして説明する。差動方式の場合は、図７（Ａ）に示すように１０ｍＳ単位で、ＭＯＳＦＥＴＱ５及びＱ８がＯＮのとき、ＭＯＳＦＥＴＱ６及びＱ７がＯＦＦにされ、次の１０ｍＳにＭＯＳＦＥＴＱ５及びＱ８がＯＦＦ、ＭＯＳＦＥＴＱ６及びＱ７がＯＮになるよう、これを繰り返し制御される。そして、ＯＮの時間帯には、１５０ｋＨｚのパルス幅が可変なパルス列が入っており、このＯＮ時間帯であっても、実質的にはこの１５０ｋＨｚのデューティでＯＮ、ＯＦＦされている。また、１５０ｋＨｚ成分のＯＮ，ＯＦＦのデューティは、ＭＯＳＦＥＴＱ５及びＱ８と、ＭＯＳＦＥＴＱ６及びＱ７とでは、位相が逆転している。したがって、出力電圧Ｖｏｕｔは次の式３で示される。
（式３）出力電圧Ｖｏｕｔ＝
入力電圧Ｖｉｎ×｛Ｔｏｎ１（Ｑ５、８）―Ｔｏｎ２（Ｑ７，６）｝／Ｔｓ
ただし、Ｔｓ＝Ｔｏｎ１＋Ｔｏｎ２（１／Ｔｓ＝１５０ｋＨｚ）

式３によれば、Ｔｏｎ１＝８０％、Ｔｏｎ２＝２０％のデューティで駆動するとすれば、ＡＣ１００Ｖの正弦波電圧（ピーク値で１４１Ｖ）を出力するためには、入力電圧Ｖｉｎは２３５Ｖ必要になる。しかし、Ｔｏｎ１＝９０％、Ｔｏｎ２＝１０％のデューティであればＶｉｎ＝１７６Ｖ、さらに、Ｔｏｎ１＝９５％、Ｔｏｎ２＝５％のデューティにできれば、Ｖｉｎ＝１５７Ｖに下げることができる。つまり、デューティが高いほど効率が良くなる。そのためには、第１の実施形態で説明した構成、つまり図６のゲート駆動回路６が有効である。

図６の検出信号生成手段５は、フィルタリング回路７の出力を受けて、その大きさを検出して、レファレンス値と比較し、その差に応じたデューティの１５０ｋＨｚのパルス列信号を生成し、それを半周期１０ｍＳのパルスを基に、図７（Ａ）に示すように各位相にあった波形信号を生成して、ゲート駆動回路６へ送る。ゲート駆動回路６の動作は、第１の実施形態で説明したとおりである。レファレンス値を可変することにより、フィルタリング回路７の出力電圧も可変でき、それに応じて１５０ｋＨｚのデューティも変わる。

また、図６におけるＭＯＳＦＥＴＱ５，Ｑ６，Ｑ７及びＱ８を駆動する極性切替方式について、概略説明する。この場合、ＭＯＳＦＥＴＱ５，Ｑ６，Ｑ７及びＱ８は、図７（Ｂ）に示される各信号で駆動される。ＭＯＳＦＥＴＱ５，Ｑ６は、１０ｍＳ毎に交互に１５０ｋＨｚのＰＷ変調信号で駆動される。その結果、出力電圧Ｖｏｕｔは、次の式４で示される。なお、図７（Ｂ）の波形信号は、図６の検出信号生成手段５によって、生成され、ゲート駆動回路６によって、駆動される。
（式４）出力電圧Ｖｏｕｔ＝
入力電圧Ｖｉｎ×Ｔｏｎ（Ｑ５、７）／Ｔｓ
ただし、Ｔｏｎ（Ｑ５、７）／Ｔｓ（１／Ｔｓ＝１５０ｋＨｚ）は、ＰＷ
Ｍ変調信号のデューティ相当になる。

この極性切替方式であれば、デューティ７０％で１４１Ｖを出力するためには、Ｖｉｎ＝２０１Ｖ以上あれば良く、デューティ８４％で１４１Ｖを出力するためには、Ｖｉｎ＝１６８Ｖ以上あれば良いことになる。これも差動式同様、デューティが高いほど効率が良くなる。そのためには、ゲート駆動回路６から、１５０ｋＨｚでもデューティの高くとれる駆動信号が必要になり、第１の実施形態の構成が有効になる。

本発明のＭＯＳＦＥＴ駆動回路に係る第１の実施形態の構成を示す図である。 図１における放電回路４の変形例を示す図である。 第１の実施形態の動作を説明するための模式的な波形図である。 第１の実施形態と従来技術の波形の違いを実測で示す図である。 第１の実施形態の各種デューティによる実測の波形図である。 本発明のインバータに係る第２の実施形態の構成を示す図である。 第２の実施形態の動作を説明するための図である。 従来技術を説明するための構成図である。 従来技術を説明するための波形図である。

符号の説明

１ スイッチング回路
２ 微分回路
３ ホールド回路
４ 放電回路
５ 検出信号生成手段
６ ゲート駆動回路
７ フィルタリング回路
Ｑ４ ＭＯＳＦＥＴ

Claims (5)

1. ＭＯＳＦＥＴのゲートを駆動するゲート駆動装置であって、
   入力される幅が可変なパルス波形を受けて微分し、該パルス波形の立ち上がり微分波形と立ち下がり微分波形を出力する微分回路と、
   前記ゲートに対してシリアルに接続された第１のスイッチング素子を有し、前記立ち上がり微分波形の電圧により該第１のスイッチング素子をオンすることで該ゲートの入力容量に対して前記立ち上がり微分波形の電圧をホールドさせるホールド回路と、
   前記ゲートに対して並列に配置された第２のスイッチング素子を有し、前記立ち下がり微分波形を基に第２のスイッチング素子をオンすることで、該ゲートにホールドされている電圧を放電させる放電回路と、を備えたことを特徴とするゲート駆動装置。
2. 前記幅が可変なパルス波形を出力するスイッチング回路と、前記スイッチング回路に直列に接続されるコンデンサと、を有し、
   前記微分回路は、前記コンデンサを介して前記パルス波形を受ける一次巻線と微分された波形を出力する二次巻線からなるトランスであり、該一次巻線及び二次巻線は、該入力されるパルス波形を微分し、前記立ち上がり微分波形及び前記立ち下がり微分波形を出力することを特徴する請求項１に記載のゲート駆動装置。
3. 前記第１のスイッチング素子は、前記立ち上がり微分波形を受けたときだけ、前記微分回路と前記ゲートの間をオンにし、前記立ち上がり微分波形を受けていないときは、オフにすることを特徴とする請求項１又は２に記載のゲート駆動装置。
4. 前記放電回路は、前記立ち下がり微分波形により所定のバイアス電圧を生成するツエナーダイオードを有し、そのバイアス電圧を受けて、前記第２のスイッチング素子に対して前記ゲートにホールドされた電圧を放電させることを特徴とする請求項１、２又は３に記載のゲート駆動装置。
5. 入力される直流電圧をスイッチングするためのＭＯＳＦＥＴと、
   該ＭＯＳＦＥＴ素子から出力されるスイッチング波形信号の所定成分を出力させるフィルタリング回路と、
   該フィルタリング回路の出力を受けて所望の値と比較し、比較結果に応じた幅の所定周波数の幅変調パルス波形を出力する検出信号生成手段と、
   前記ゲートに対してシリアルに接続された第１のスイッチング素子を有し、前記立ち上がり微分波形の電圧により該第１のスイッチング素子をオンすることで該ゲートの入力容量に対して前記立ち上がり微分波形の電圧をホールドさせるホールド回路と、
   前記ゲートに対して並列に配置された第２のスイッチング素子を有し、前記立ち下がり微分波形により第２のスイッチング素子をオンすることで、該ゲートにホールドされている電圧を放電させる放電回路とを有するゲート駆動装置と、
   を備えたインバータ装置。

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