JP3006195B2 - レベル変換回路 - Google Patents
レベル変換回路Info
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Description
【０００１】
【産業上の利用分野】この発明は、パワーＭＯＳＦＥＴ
を用いたレベル変換回路に関する。
を用いたレベル変換回路に関する。
【０００２】
【従来の技術】一般に、レベル変換回路は基準電位に対
して或る電圧レベルを持つ信号を、それとは異なる電圧
レベルの信号に変換するための回路であり、低レベルか
ら高レベルに変換する場合とその逆の場合とがある。ま
た、このようなレベル変換回路の用途としては、最近で
は自己消弧素子からなる電圧形インバータ装置などを主
として挙げることができる。図１３に従来の電圧形イン
バータ装置のうち、レベル変換回路を用いるものと用い
ないものの例をそれぞれ示す。図１３（イ）はレベル変
換回路を用いない例であり、図１３（ロ）はレベル変換
回路を用いた例である。なお、同図の符号１，１１は信
号絶縁器、３，４は駆動回路、１０はレベル変換回路、
Ｑ１，Ｑ２は自己消弧素子であり、それぞれ１相分の構
成を示している。
して或る電圧レベルを持つ信号を、それとは異なる電圧
レベルの信号に変換するための回路であり、低レベルか
ら高レベルに変換する場合とその逆の場合とがある。ま
た、このようなレベル変換回路の用途としては、最近で
は自己消弧素子からなる電圧形インバータ装置などを主
として挙げることができる。図１３に従来の電圧形イン
バータ装置のうち、レベル変換回路を用いるものと用い
ないものの例をそれぞれ示す。図１３（イ）はレベル変
換回路を用いない例であり、図１３（ロ）はレベル変換
回路を用いた例である。なお、同図の符号１，１１は信
号絶縁器、３，４は駆動回路、１０はレベル変換回路、
Ｑ１，Ｑ２は自己消弧素子であり、それぞれ１相分の構
成を示している。
【０００３】すなわち、図１３（イ）ではインバータ装
置１相分の上側アームの自己消弧素子Ｑ１と、同じく下
側アームの自己消弧素子Ｑ２とを対応する駆動回路によ
りそれぞれスイッチングするが、駆動回路３，４は互い
に基準電位が異なる（Ｑ２の基準電位をＥとすれば、Ｑ
１の基準電位はこのＥにインバータの直流中間電圧Ｅｄ
を加算した値となる）ため、信号絶縁器１，１１の如く
個別に設け、これに図示されない制御装置から各々の自
己消弧素子をスイッチングするための信号を与えるよう
にしている。これに対して、図１３（ロ）では信号絶縁
器は１個のみで、これにより下側自己消弧素子Ｑ２に対
する信号を伝達する一方、レベル変換回路１０を用いて
信号レベルを変換することにより、上側自己消弧素子Ｑ
１へ信号を伝達するようにしている。
置１相分の上側アームの自己消弧素子Ｑ１と、同じく下
側アームの自己消弧素子Ｑ２とを対応する駆動回路によ
りそれぞれスイッチングするが、駆動回路３，４は互い
に基準電位が異なる（Ｑ２の基準電位をＥとすれば、Ｑ
１の基準電位はこのＥにインバータの直流中間電圧Ｅｄ
を加算した値となる）ため、信号絶縁器１，１１の如く
個別に設け、これに図示されない制御装置から各々の自
己消弧素子をスイッチングするための信号を与えるよう
にしている。これに対して、図１３（ロ）では信号絶縁
器は１個のみで、これにより下側自己消弧素子Ｑ２に対
する信号を伝達する一方、レベル変換回路１０を用いて
信号レベルを変換することにより、上側自己消弧素子Ｑ
１へ信号を伝達するようにしている。
【０００４】図１４にレベル変換回路の従来例を示す。
同図に示すものは、下側から上側へ信号を伝達するＦＥ
Ｔ１と、その信号を上側自己消弧素子Ｑ１の駆動回路４
に伝達するＦＥＴ２とを用いてレベル変換するものであ
る。すなわち、ＦＥＴ１がオンすると、ＦＥＴ１のドレ
イン電流が流れる。この結果、ＦＥＴ２にゲート電圧が
加わり、ＦＥＴ２がオンとなる。また、逆にＦＥＴ１が
オフすると、ＦＥＴ２のゲート・ソース間の電荷は抵抗
Ｒ１を介して放電し、ＦＥＴ２がオフする。このとき、
ＦＥＴ１がオンすると、ＦＥＴ１のドレイン・ソース間
電圧ＶDSには、インバータの直流中間電圧が印加された
状態となる。つまり、ＦＥＴ１は電圧が印加された状態
でドレイン電流が流れるため、ＦＥＴ１は電流源スイッ
チとして働くことになる。そして、ＦＥＴ１が導通して
いる間は、一定のドレイン電流が連続して流れているこ
とから、この方式は連続電流方式とも呼ばれている。な
お、ＺＤ１はＦＥＴ２のゲートに過大な電圧が印加され
ないようクランプするためのツェナーダイオード（定電
圧ダイオード）である。また、図１４では、インバータ
回路を構成する自己消弧素子Ｑ１，Ｑ２を駆動するため
の駆動回路３，４の各々に、インバータ回路や素子の故
障を判別し、素子を保護する機能を内蔵させることによ
り、故障状態を制御装置に伝達することができる。この
ために信号絶縁器１Ａ，１Ｂを設け、制御装置へ故障状
態をそれぞれ伝達するようにしている。
同図に示すものは、下側から上側へ信号を伝達するＦＥ
Ｔ１と、その信号を上側自己消弧素子Ｑ１の駆動回路４
に伝達するＦＥＴ２とを用いてレベル変換するものであ
る。すなわち、ＦＥＴ１がオンすると、ＦＥＴ１のドレ
イン電流が流れる。この結果、ＦＥＴ２にゲート電圧が
加わり、ＦＥＴ２がオンとなる。また、逆にＦＥＴ１が
オフすると、ＦＥＴ２のゲート・ソース間の電荷は抵抗
Ｒ１を介して放電し、ＦＥＴ２がオフする。このとき、
ＦＥＴ１がオンすると、ＦＥＴ１のドレイン・ソース間
電圧ＶDSには、インバータの直流中間電圧が印加された
状態となる。つまり、ＦＥＴ１は電圧が印加された状態
でドレイン電流が流れるため、ＦＥＴ１は電流源スイッ
チとして働くことになる。そして、ＦＥＴ１が導通して
いる間は、一定のドレイン電流が連続して流れているこ
とから、この方式は連続電流方式とも呼ばれている。な
お、ＺＤ１はＦＥＴ２のゲートに過大な電圧が印加され
ないようクランプするためのツェナーダイオード（定電
圧ダイオード）である。また、図１４では、インバータ
回路を構成する自己消弧素子Ｑ１，Ｑ２を駆動するため
の駆動回路３，４の各々に、インバータ回路や素子の故
障を判別し、素子を保護する機能を内蔵させることによ
り、故障状態を制御装置に伝達することができる。この
ために信号絶縁器１Ａ，１Ｂを設け、制御装置へ故障状
態をそれぞれ伝達するようにしている。
【０００５】図１５にレベル変換回路の他の従来例を示
す。これは、ＦＥＴ１０とＦＥＴ１１およびＦＥＴ２０
とＦＥＴ２１を用いてレベル変換するものである。すな
わち、上側自己消弧素子Ｑ１をオンさせるには、オン用
ＦＥＴ１０をオンさせてＦＥＴ１１をオンさせる。ＦＥ
Ｔ１１がオンするとフリップフロップ１３がセットさ
れ、これによってオン信号が駆動回路４に与えられＱ１
がオンする。一方、このＱ１をオフさせるには、オフ用
ＦＥＴ２０をオンさせてＦＥＴ２１をオンさせ、これに
よりフリップフロップ１３がオフされる。フリップフロ
ップ１３をリセットすることで駆動回路４はオフされ、
Ｑ１がオフとなる。ここに、ワンショット回路１２はＦ
ＥＴ１０をオンさせてフリップフロップ１３をセットす
るとき、およびＦＥＴ２０をオンさせてフリップフロッ
プ１３をリセットするときだけ、信号を出力する。つま
り、図１４の例と異なる点は、ＦＥＴ１０とＦＥＴ２０
は連続してオンとなっているのではなく、フリップフロ
ップ１３をセットまたはリセットするときだけオンし、
このためＦＥＴ１０とＦＥＴ２０とのドレイン電流は連
続電流ではなく、パルス電流となる点であることから、
図１４の連続電流方式に対しパルス電流方式とも呼ばれ
ている。
す。これは、ＦＥＴ１０とＦＥＴ１１およびＦＥＴ２０
とＦＥＴ２１を用いてレベル変換するものである。すな
わち、上側自己消弧素子Ｑ１をオンさせるには、オン用
ＦＥＴ１０をオンさせてＦＥＴ１１をオンさせる。ＦＥ
Ｔ１１がオンするとフリップフロップ１３がセットさ
れ、これによってオン信号が駆動回路４に与えられＱ１
がオンする。一方、このＱ１をオフさせるには、オフ用
ＦＥＴ２０をオンさせてＦＥＴ２１をオンさせ、これに
よりフリップフロップ１３がオフされる。フリップフロ
ップ１３をリセットすることで駆動回路４はオフされ、
Ｑ１がオフとなる。ここに、ワンショット回路１２はＦ
ＥＴ１０をオンさせてフリップフロップ１３をセットす
るとき、およびＦＥＴ２０をオンさせてフリップフロッ
プ１３をリセットするときだけ、信号を出力する。つま
り、図１４の例と異なる点は、ＦＥＴ１０とＦＥＴ２０
は連続してオンとなっているのではなく、フリップフロ
ップ１３をセットまたはリセットするときだけオンし、
このためＦＥＴ１０とＦＥＴ２０とのドレイン電流は連
続電流ではなく、パルス電流となる点であることから、
図１４の連続電流方式に対しパルス電流方式とも呼ばれ
ている。
【０００６】
【発明が解決しようとする課題】しかしながら、図１
４，図１５に示すものには以下のような問題がある。 １．図１４の場合（連続電流方式） （１）下側から上側へ信号を伝達するＦＥＴ１がオン状
態の時、ＦＥＴ１にはインバータの直流中間電圧が印加
された状態で電流が流れているため、ＦＥＴ１で消費す
る電力が非常に大きな電力となり、その結果、ＦＥＴ１
として大電力用のものが必要となる。大電力用のパワー
ＭＯＳＦＥＴは一般にコストが高く、チップサイズも大
きく、したがってコスト高，大型化という問題がある。 （２）消費電力を低減すべくＦＥＴ１のドレイン電流を
低減すると、ＦＥＴ２のゲート電流を低減することにな
り、その結果、ＦＥＴ２のスイッチング時間が延びてレ
ベル変換回路における信号伝達時間が長くなるという問
題もある。 （３）主回路の故障状態などを制御装置に伝達するため
には、上下の回路にそれぞれ信号絶縁器が必要となるこ
とから、部品点数の削減，回路の簡素化という効果がな
くなるという問題がある。
４，図１５に示すものには以下のような問題がある。 １．図１４の場合（連続電流方式） （１）下側から上側へ信号を伝達するＦＥＴ１がオン状
態の時、ＦＥＴ１にはインバータの直流中間電圧が印加
された状態で電流が流れているため、ＦＥＴ１で消費す
る電力が非常に大きな電力となり、その結果、ＦＥＴ１
として大電力用のものが必要となる。大電力用のパワー
ＭＯＳＦＥＴは一般にコストが高く、チップサイズも大
きく、したがってコスト高，大型化という問題がある。 （２）消費電力を低減すべくＦＥＴ１のドレイン電流を
低減すると、ＦＥＴ２のゲート電流を低減することにな
り、その結果、ＦＥＴ２のスイッチング時間が延びてレ
ベル変換回路における信号伝達時間が長くなるという問
題もある。 （３）主回路の故障状態などを制御装置に伝達するため
には、上下の回路にそれぞれ信号絶縁器が必要となるこ
とから、部品点数の削減，回路の簡素化という効果がな
くなるという問題がある。
【０００７】２．図１５の場合（パルス電流方式） 下側から上側へ信号を伝達するＦＥＴ１０，ＦＥＴ２０
はともに導通時間が短いため消費電力は少ないが、信号
を記憶するための回路（図ではフリップフロップ回路）
を必要とする。一般に、フリップフロップはノイズ等に
よって誤動作し易いことから、レベル変換回路の信頼性
に欠けるという問題が生じる。また、記憶回路を初期リ
セットする回路が別途必要となり、回路構成が複雑にな
るという問題もある。したがって、この発明の課題は比
較的簡単な構成で消費電力を少なくし、変換時間を短縮
するとともに、簡単な回路で故障状態を伝達し得るレベ
ル変換回路を提供することにある。
はともに導通時間が短いため消費電力は少ないが、信号
を記憶するための回路（図ではフリップフロップ回路）
を必要とする。一般に、フリップフロップはノイズ等に
よって誤動作し易いことから、レベル変換回路の信頼性
に欠けるという問題が生じる。また、記憶回路を初期リ
セットする回路が別途必要となり、回路構成が複雑にな
るという問題もある。したがって、この発明の課題は比
較的簡単な構成で消費電力を少なくし、変換時間を短縮
するとともに、簡単な回路で故障状態を伝達し得るレベ
ル変換回路を提供することにある。
【０００８】
【課題を解決するための手段】このような課題を解決す
るため、第１の発明では、定電流スイッチとして作用す
る第１のＦＥＴのドレインを、ゲート・ソース間に抵抗
と定電圧ダイオードとを並列接続した第２のＦＥＴのゲ
ートに接続し、前記第１のＦＥＴのオン，オフ動作によ
り第２のＦＥＴをオン，オフさせて信号のレベル変換を
行なうレベル変換回路において、前記第１のＦＥＴがタ
ーンオンする際の一定期間は第１のＦＥＴのドレイン電
流を通常よりも大きな値にし、それ以後は第１のＦＥＴ
をオン状態に維持可能な値に切り換える電流切換手段を
設けたことを特徴としている。
るため、第１の発明では、定電流スイッチとして作用す
る第１のＦＥＴのドレインを、ゲート・ソース間に抵抗
と定電圧ダイオードとを並列接続した第２のＦＥＴのゲ
ートに接続し、前記第１のＦＥＴのオン，オフ動作によ
り第２のＦＥＴをオン，オフさせて信号のレベル変換を
行なうレベル変換回路において、前記第１のＦＥＴがタ
ーンオンする際の一定期間は第１のＦＥＴのドレイン電
流を通常よりも大きな値にし、それ以後は第１のＦＥＴ
をオン状態に維持可能な値に切り換える電流切換手段を
設けたことを特徴としている。
【０００９】 第２の発明では、定電流スイッチとして
作用する第１のＦＥＴのドレインを、ゲート・ソース間
に抵抗と定電圧ダイオードとを並列接続した第２のＦＥ
Ｔのゲートに接続し、前記第１のＦＥＴのオン，オフ動
作により第２のＦＥＴをオン，オフさせて信号のレベル
変換を行なうレベル変換回路において、前記第１のＦＥ
Ｔに流れるドレイン電流によって前記第２のＦＥＴのゲ
ート・ソース間に生じる電圧を、第２のＦＥＴのゲート
・ソース間しきい値電圧よりも高い値となるよう前記定
電圧ダイオードを選定することを特徴としている。
作用する第１のＦＥＴのドレインを、ゲート・ソース間
に抵抗と定電圧ダイオードとを並列接続した第２のＦＥ
Ｔのゲートに接続し、前記第１のＦＥＴのオン，オフ動
作により第２のＦＥＴをオン，オフさせて信号のレベル
変換を行なうレベル変換回路において、前記第１のＦＥ
Ｔに流れるドレイン電流によって前記第２のＦＥＴのゲ
ート・ソース間に生じる電圧を、第２のＦＥＴのゲート
・ソース間しきい値電圧よりも高い値となるよう前記定
電圧ダイオードを選定することを特徴としている。
【００１０】 第３の発明では、定電流スイッチとして
作用する第１のＦＥＴのドレインを、ゲート・ソース間
に抵抗と定電圧ダイオードとを並列接続した第２のＦＥ
Ｔのゲートに接続し、前記第１のＦＥＴのオン，オフ動
作に応じて第２のＦＥＴをオン，オフさせることによ
り、低電位レベルを基準とする制御信号のレベルを変換
して電位レベルの異なる高電位レベル側に伝達するレベ
ル変換回路において、高電位レベル側に設けられるパワ
ー半導体素子の故障を検出して前記第１のＦＥＴに流れ
るドレイン電流をしゃ断するしゃ断回路と、前記第１の
ＦＥＴに対しオン信号が与えられているにも関わらずそ
こに流れるドレイン電流がしゃ断されたことを検出して
故障信号を発生する故障判別回路とを設け、前記高電位
レベル側に設けられるパワー半導体素子の故障信号を低
電位レベル側に伝達可能にしたことを特徴としている。
作用する第１のＦＥＴのドレインを、ゲート・ソース間
に抵抗と定電圧ダイオードとを並列接続した第２のＦＥ
Ｔのゲートに接続し、前記第１のＦＥＴのオン，オフ動
作に応じて第２のＦＥＴをオン，オフさせることによ
り、低電位レベルを基準とする制御信号のレベルを変換
して電位レベルの異なる高電位レベル側に伝達するレベ
ル変換回路において、高電位レベル側に設けられるパワ
ー半導体素子の故障を検出して前記第１のＦＥＴに流れ
るドレイン電流をしゃ断するしゃ断回路と、前記第１の
ＦＥＴに対しオン信号が与えられているにも関わらずそ
こに流れるドレイン電流がしゃ断されたことを検出して
故障信号を発生する故障判別回路とを設け、前記高電位
レベル側に設けられるパワー半導体素子の故障信号を低
電位レベル側に伝達可能にしたことを特徴としている。
【００１１】 第４の発明では、定電流スイッチとして
作用する第１のＦＥＴのドレインを、ゲート・ソース間
に抵抗と定電圧ダイオードとを並列接続した第２のＦＥ
Ｔのゲートに接続し、前記第１のＦＥＴのオン，オフ動
作により第２のＦＥＴをオン，オフさせることにより、
低電位レベルを基準とする制御信号のレベルを変換して
電位レベルの異なる高電位レベル側に伝達するレベル変
換回路において、前記第１のＦＥＴがターンオンする際
の一定期間は第１のＦＥＴのドレイン電流を通常よりも
大きな値にし、それ以後は第１のＦＥＴをオン状態に維
持可能な値に切り換える電流切換手段を設けて、第１の
ＦＥＴのドレイン電流を減少させて消費電力の低減を図
るとともに、高電位レベル側に設けられるパワー半導体
素子の故障を検出して前記第１のＦＥＴに流れるドレイ
ン電流をしゃ断するしゃ断回路と、前記第１のＦＥＴに
対しオン信号が与えられているにも関わらずそこに流れ
るドレイン電流がしゃ断されたことを検出して故障信号
を発生する故障判別回路とを設け、前記高電位レベル側
に設けられるパワー半導体素子の故障信号を低電位レベ
ル側に伝達可能にしたことを特徴としている。
作用する第１のＦＥＴのドレインを、ゲート・ソース間
に抵抗と定電圧ダイオードとを並列接続した第２のＦＥ
Ｔのゲートに接続し、前記第１のＦＥＴのオン，オフ動
作により第２のＦＥＴをオン，オフさせることにより、
低電位レベルを基準とする制御信号のレベルを変換して
電位レベルの異なる高電位レベル側に伝達するレベル変
換回路において、前記第１のＦＥＴがターンオンする際
の一定期間は第１のＦＥＴのドレイン電流を通常よりも
大きな値にし、それ以後は第１のＦＥＴをオン状態に維
持可能な値に切り換える電流切換手段を設けて、第１の
ＦＥＴのドレイン電流を減少させて消費電力の低減を図
るとともに、高電位レベル側に設けられるパワー半導体
素子の故障を検出して前記第１のＦＥＴに流れるドレイ
ン電流をしゃ断するしゃ断回路と、前記第１のＦＥＴに
対しオン信号が与えられているにも関わらずそこに流れ
るドレイン電流がしゃ断されたことを検出して故障信号
を発生する故障判別回路とを設け、前記高電位レベル側
に設けられるパワー半導体素子の故障信号を低電位レベ
ル側に伝達可能にしたことを特徴としている。
【００１２】 第５の発明では、定電流スイッチとして
作用する第１のＦＥＴのドレインを、ゲート・ソース間
に抵抗と定電圧ダイオードとを並列接続した第２のＦＥ
Ｔのゲートに接続し、前記第１のＦＥＴのオン，オフ動
作により第２のＦＥＴをオン，オフさせて信号のレベル
変換を行なうレベル変換回路において、前記第１のＦＥ
Ｔに流れるドレイン電流によって前記第２のＦＥＴのゲ
ート・ソース間に生じる電圧を、第２のＦＥＴのゲート
・ソース間しきい値電圧よりも高い値となるよう前記定
電圧ダイオードを選定することにより第２のＦＥＴのオ
フ時間の短縮化を図るとともに、高電位レベル側に設け
られるパワー半導体素子の故障を検出して前記第１のＦ
ＥＴに流れるドレイン電流をしゃ断するしゃ断回路と、
前記第１のＦＥＴに対しオン信号が与えられているにも
関わらずそこに流れるドレイン電流がしゃ断されたこと
を検出して故障信号を発生する故障判別回路とを設け、
前記高電位レベル側に設けられるパワー半導体素子の故
障信号を低電位レベル側に伝達可能にしたことを特徴と
している。また、第６の発明では、前記第３ないし第５
発明のいずれかにおいて、前記高電位レベル側に設けら
れるパワー半導体素子の端子電圧を検出する電圧検出回
路を設け、この端子電圧が所定値以上のとき前記しゃ断
回路を動作させ、前記第１のＦＥＴに流れるドレイン電
流をしゃ断することを特徴としている。
作用する第１のＦＥＴのドレインを、ゲート・ソース間
に抵抗と定電圧ダイオードとを並列接続した第２のＦＥ
Ｔのゲートに接続し、前記第１のＦＥＴのオン，オフ動
作により第２のＦＥＴをオン，オフさせて信号のレベル
変換を行なうレベル変換回路において、前記第１のＦＥ
Ｔに流れるドレイン電流によって前記第２のＦＥＴのゲ
ート・ソース間に生じる電圧を、第２のＦＥＴのゲート
・ソース間しきい値電圧よりも高い値となるよう前記定
電圧ダイオードを選定することにより第２のＦＥＴのオ
フ時間の短縮化を図るとともに、高電位レベル側に設け
られるパワー半導体素子の故障を検出して前記第１のＦ
ＥＴに流れるドレイン電流をしゃ断するしゃ断回路と、
前記第１のＦＥＴに対しオン信号が与えられているにも
関わらずそこに流れるドレイン電流がしゃ断されたこと
を検出して故障信号を発生する故障判別回路とを設け、
前記高電位レベル側に設けられるパワー半導体素子の故
障信号を低電位レベル側に伝達可能にしたことを特徴と
している。また、第６の発明では、前記第３ないし第５
発明のいずれかにおいて、前記高電位レベル側に設けら
れるパワー半導体素子の端子電圧を検出する電圧検出回
路を設け、この端子電圧が所定値以上のとき前記しゃ断
回路を動作させ、前記第１のＦＥＴに流れるドレイン電
流をしゃ断することを特徴としている。
【００１３】
【作用】信号が切り換わる過渡状態では第１のＦＥＴの
ドレイン電流が第２のＦＥＴのゲート電流になっている
ので、第２のＦＥＴがオンする期間だけドレイン電流を
増加させれば第２のＦＥＴのオンする時間を短縮するこ
とができる。また、この時間だけ電流を増加させても第
１のＦＥＴの消費電力を増加することにはならない。そ
して、一旦第２のＦＥＴがオンすればそのゲート・ソー
ス間の電荷が放電しない限り、すなわち第１のＦＥＴが
オフしない限り第２のＦＥＴはオンのままなので、第２
のＦＥＴがオンになった後は第１のＦＥＴのドレイン電
流はオン状態を維持し得る最小値にまで下げても問題は
生じない。こうして第１のＦＥＴのドレイン電流を減少
できるので、消費電力も低減することができる。
ドレイン電流が第２のＦＥＴのゲート電流になっている
ので、第２のＦＥＴがオンする期間だけドレイン電流を
増加させれば第２のＦＥＴのオンする時間を短縮するこ
とができる。また、この時間だけ電流を増加させても第
１のＦＥＴの消費電力を増加することにはならない。そ
して、一旦第２のＦＥＴがオンすればそのゲート・ソー
ス間の電荷が放電しない限り、すなわち第１のＦＥＴが
オフしない限り第２のＦＥＴはオンのままなので、第２
のＦＥＴがオンになった後は第１のＦＥＴのドレイン電
流はオン状態を維持し得る最小値にまで下げても問題は
生じない。こうして第１のＦＥＴのドレイン電流を減少
できるので、消費電力も低減することができる。
【００１４】また、前記第１のＦＥＴに通常流れるドレ
イン電流によって前記第２のＦＥＴのゲート・ソース間
に生じる電圧を、第２のＦＥＴのゲート・ソース間しき
い値電圧よりも若干高い値となるよう前記定電圧ダイオ
ードを選定することにより、第２のＦＥＴのオフ時間を
短縮することができる。さらに、上側自己消弧素子がオ
ン状態で故障が発生したとき、第１のＦＥＴのドレイン
電流を上側回路でしゃ断し、下側回路で第１のＦＥＴに
オン信号を印加した状態でドレイン電流が零の場合を上
側回路の故障と判断することにより、上側に故障伝達用
の信号絶縁器を設ける必要をなくすことが可能となる。
また、上記ドレイン電流を零にするのを、上側自己消弧
素子の端子電圧が所定値以上となった時とすることによ
り、ドレイン電流をしゃ断するための素子責務を軽減す
ることができる。そして、これらを適宜組み合わせるこ
とにより相乗効果を期待することもできる。
イン電流によって前記第２のＦＥＴのゲート・ソース間
に生じる電圧を、第２のＦＥＴのゲート・ソース間しき
い値電圧よりも若干高い値となるよう前記定電圧ダイオ
ードを選定することにより、第２のＦＥＴのオフ時間を
短縮することができる。さらに、上側自己消弧素子がオ
ン状態で故障が発生したとき、第１のＦＥＴのドレイン
電流を上側回路でしゃ断し、下側回路で第１のＦＥＴに
オン信号を印加した状態でドレイン電流が零の場合を上
側回路の故障と判断することにより、上側に故障伝達用
の信号絶縁器を設ける必要をなくすことが可能となる。
また、上記ドレイン電流を零にするのを、上側自己消弧
素子の端子電圧が所定値以上となった時とすることによ
り、ドレイン電流をしゃ断するための素子責務を軽減す
ることができる。そして、これらを適宜組み合わせるこ
とにより相乗効果を期待することもできる。
【００１５】
【実施例】図１にこの発明の１実施例を示す。同図から
も明らかなように、これは図１４に示す従来回路に対
し、下側から上側へ信号を伝達するＦＥＴ１のドレイン
電流を切り換える電流切換回路２を設けた点が特徴であ
る。なお、その他の点は図１４と同じである。図２に電
流切換回路の具体例を示す。すなわち、電流切換回路２
は駆動回路２１と切換回路２２とから構成される。この
場合も、従来回路と同じく下側から上側へ信号を伝達す
るＦＥＴ１がオン状態では、ＦＥＴ１にはインバータの
直流電圧が印加された状態で電流が流れている。このよ
うな状態では、ＦＥＴ１は図１２の特性図に示す如き活
性領域で使用されており、この領域ではドレイン電流Ｉ
D はゲート・ソース間電圧ＶGSに依存する特性を持って
いる。従って、ゲート・ソース間電圧ＶGSを低下させる
と、ドレイン電流ＩD もその値に追従して低下する。そ
こで、この実施例ではこの特性を利用して、ＦＥＴ１の
ゲート・ソース間電圧ＶGSを制御することにより、ドレ
イン電流ＩD の制御を行なうようにする。
も明らかなように、これは図１４に示す従来回路に対
し、下側から上側へ信号を伝達するＦＥＴ１のドレイン
電流を切り換える電流切換回路２を設けた点が特徴であ
る。なお、その他の点は図１４と同じである。図２に電
流切換回路の具体例を示す。すなわち、電流切換回路２
は駆動回路２１と切換回路２２とから構成される。この
場合も、従来回路と同じく下側から上側へ信号を伝達す
るＦＥＴ１がオン状態では、ＦＥＴ１にはインバータの
直流電圧が印加された状態で電流が流れている。このよ
うな状態では、ＦＥＴ１は図１２の特性図に示す如き活
性領域で使用されており、この領域ではドレイン電流Ｉ
D はゲート・ソース間電圧ＶGSに依存する特性を持って
いる。従って、ゲート・ソース間電圧ＶGSを低下させる
と、ドレイン電流ＩD もその値に追従して低下する。そ
こで、この実施例ではこの特性を利用して、ＦＥＴ１の
ゲート・ソース間電圧ＶGSを制御することにより、ドレ
イン電流ＩD の制御を行なうようにする。
【００１６】図３に図２の動作を示す。まず、ＦＥＴ１
をオンさせるときは、ＦＥＴ１の駆動回路２１の出力電
圧を、同図（ロ）の如く信号伝達時間を高速化できるよ
うなドレイン電流ＩD1を流し得る電圧ＶGS1 とし、これ
をＦＥＴ１のゲート・ソース間に印加する。次に、同図
（イ）のようにＦＥＴ１がオンしてドレイン電流が流
れ、ＦＥＴ２がオンして信号伝達が完了すると、ＦＥＴ
１の駆動回路２１の出力電圧を同図（ロ）の如く、ＦＥ
Ｔ１がオン状態を維持し得る電圧ＶGS2 まで低下させ、
ＦＥＴ１のドレイン電流を同図（ハ）にＩD2として示す
ように制限する。かかる電流の切り換え制御は切換回路
２２により行なう。ＦＥＴ１，ＦＥＴ２のオフ動作に当
たり、ここではＦＥＴ２のゲート・ソース間電圧を、ツ
ェナーダイオードＺＤ１のしきい値電圧よりも数ボルト
高くなるよう、適当なツェナーダイオードを選択してい
る。こうすることにより、ＦＥＴ１がオフしてＦＥＴ２
のゲート・ソース間電圧が抵抗Ｒ１を通して放電すると
きのしきい値電圧に到達するまでの時間が速くなり、Ｆ
ＥＴ２のオフ時間が短縮される。
をオンさせるときは、ＦＥＴ１の駆動回路２１の出力電
圧を、同図（ロ）の如く信号伝達時間を高速化できるよ
うなドレイン電流ＩD1を流し得る電圧ＶGS1 とし、これ
をＦＥＴ１のゲート・ソース間に印加する。次に、同図
（イ）のようにＦＥＴ１がオンしてドレイン電流が流
れ、ＦＥＴ２がオンして信号伝達が完了すると、ＦＥＴ
１の駆動回路２１の出力電圧を同図（ロ）の如く、ＦＥ
Ｔ１がオン状態を維持し得る電圧ＶGS2 まで低下させ、
ＦＥＴ１のドレイン電流を同図（ハ）にＩD2として示す
ように制限する。かかる電流の切り換え制御は切換回路
２２により行なう。ＦＥＴ１，ＦＥＴ２のオフ動作に当
たり、ここではＦＥＴ２のゲート・ソース間電圧を、ツ
ェナーダイオードＺＤ１のしきい値電圧よりも数ボルト
高くなるよう、適当なツェナーダイオードを選択してい
る。こうすることにより、ＦＥＴ１がオフしてＦＥＴ２
のゲート・ソース間電圧が抵抗Ｒ１を通して放電すると
きのしきい値電圧に到達するまでの時間が速くなり、Ｆ
ＥＴ２のオフ時間が短縮される。
【００１７】図４に別の実施例を示す。これは、電流切
換回路２を駆動回路２１、タイマ２３、スイッチ２４お
よび抵抗Ｒ１１で構成した例である。その動作につき、
図５も参照して説明する。抵抗Ｒ１１はＦＥＴ１をオン
させるときには短絡されており、ＦＥＴ１がオンしてド
レイン電流が流れ、ＦＥＴ２がオンして信号伝達が完了
した時点（タイマ時限後）で、ＦＥＴ１のソース端子と
グランド間に挿入される（短絡解除）。これにより、Ｆ
ＥＴ１のゲート・ソース間電圧に印加される電圧Ｖ
GSは、次式で示すようになる。 ＶGS＝ＶO −Ｒ１１×ＩD ＶO ：駆動回路２１の出力電圧（一定） ＩD ：ＦＥＴ１のドレイン電流 上式より明らかなように、ＦＥＴ１のゲート・ソース間
電圧ＶGSは抵抗Ｒ１１の短絡時にはＶGS＝ＶO であり、
このときのドレイン電流は図５（ニ）のようにＩD1とな
っている。そして、タイマ２３が図５（ロ）の如く一定
時限後にオフになると、図５（ハ）の如くスイッチ２４
もオフとなって短絡解除となり、ＶGSはＶO よりも減少
する。ＶGSが減少すればドレイン電流も図５（ニ）の如
くＩD2まで減少し、図２の場合と同様な電流制限動作が
行なわれることになる。なお、ＦＥＴ１，ＦＥＴ２のオ
フ動作については図２の場合と同様なので、説明は省略
する。
換回路２を駆動回路２１、タイマ２３、スイッチ２４お
よび抵抗Ｒ１１で構成した例である。その動作につき、
図５も参照して説明する。抵抗Ｒ１１はＦＥＴ１をオン
させるときには短絡されており、ＦＥＴ１がオンしてド
レイン電流が流れ、ＦＥＴ２がオンして信号伝達が完了
した時点（タイマ時限後）で、ＦＥＴ１のソース端子と
グランド間に挿入される（短絡解除）。これにより、Ｆ
ＥＴ１のゲート・ソース間電圧に印加される電圧Ｖ
GSは、次式で示すようになる。 ＶGS＝ＶO −Ｒ１１×ＩD ＶO ：駆動回路２１の出力電圧（一定） ＩD ：ＦＥＴ１のドレイン電流 上式より明らかなように、ＦＥＴ１のゲート・ソース間
電圧ＶGSは抵抗Ｒ１１の短絡時にはＶGS＝ＶO であり、
このときのドレイン電流は図５（ニ）のようにＩD1とな
っている。そして、タイマ２３が図５（ロ）の如く一定
時限後にオフになると、図５（ハ）の如くスイッチ２４
もオフとなって短絡解除となり、ＶGSはＶO よりも減少
する。ＶGSが減少すればドレイン電流も図５（ニ）の如
くＩD2まで減少し、図２の場合と同様な電流制限動作が
行なわれることになる。なお、ＦＥＴ１，ＦＥＴ２のオ
フ動作については図２の場合と同様なので、説明は省略
する。
【００１８】図６に故障信号の伝達に適した実施例を示
す。これは、図１４に示す従来例に対し、上側回路故障
時にＦＥＴ１のドレイン電流をしゃ断するドレイン電流
しゃ断回路３０と、ドレイン電流を検出して上側回路の
状態を判別する故障判別回路３１を付加した点、および
駆動回路４に上側自己消弧素子Ｑ１のオン，オフを行な
う駆動ユニットの他に、上記ドレイン電流しゃ断回路３
０を制御する制御部を設けた点が特徴である。なお、６
はオアゲートであり、これにより上側，下側の故障信号
を信号絶縁器２０を介して制御装置へ伝達する。すなわ
ち、ドレイン電流しゃ断回路３０は図６に示す如く主と
してトランジスタ等のスイッチング素子３０１からな
り、故障判別回路３１は電流検出器３１１と、図７に示
す如きコンパレータ３１２Ａおよびアンドゲート３１２
Ｂからなる故障判別部とを有している。また、駆動回路
４の内部に設けられる制御部は図８の如く例えば電流検
出器４１、温度センサ４２、コンパレータ４３，４４、
オアゲート４５およびスイッチ素子４６等より構成され
る。図９は図６の動作を説明するためのタイムチャート
であり、以下図６〜図９を参照して故障時の動作につき
説明する。
す。これは、図１４に示す従来例に対し、上側回路故障
時にＦＥＴ１のドレイン電流をしゃ断するドレイン電流
しゃ断回路３０と、ドレイン電流を検出して上側回路の
状態を判別する故障判別回路３１を付加した点、および
駆動回路４に上側自己消弧素子Ｑ１のオン，オフを行な
う駆動ユニットの他に、上記ドレイン電流しゃ断回路３
０を制御する制御部を設けた点が特徴である。なお、６
はオアゲートであり、これにより上側，下側の故障信号
を信号絶縁器２０を介して制御装置へ伝達する。すなわ
ち、ドレイン電流しゃ断回路３０は図６に示す如く主と
してトランジスタ等のスイッチング素子３０１からな
り、故障判別回路３１は電流検出器３１１と、図７に示
す如きコンパレータ３１２Ａおよびアンドゲート３１２
Ｂからなる故障判別部とを有している。また、駆動回路
４の内部に設けられる制御部は図８の如く例えば電流検
出器４１、温度センサ４２、コンパレータ４３，４４、
オアゲート４５およびスイッチ素子４６等より構成され
る。図９は図６の動作を説明するためのタイムチャート
であり、以下図６〜図９を参照して故障時の動作につき
説明する。
【００１９】下側から上側へ信号を伝達するＦＥＴ１
は、図９（イ）に示す如き駆動部５からのオン，オフ信
号に応じてオン，オフする。ＦＥＴ１がオンすると、主
回路の直流電源よりドレイン電流が図９（ロ）の如く供
給され、上側自己消弧素子Ｑ１がオンとなる。この状態
で、上側回路に故障が発生すると駆動回路４から図９
（ハ）の如き故障信号Ｆが出力され、ドレイン電流しゃ
断回路３０のトランジスタ（Ｔｒ）３０１がオフとな
る。すなわち、上側自己消弧素子Ｑ１に対し直接または
その近傍に、図８に示す如く例えば電流検出器４１また
は温度センサ４２を設けて素子Ｑ１の電流または温度を
検出し、これらが故障により過電流または過熱状態にな
ったか否かをコンパレータ４３，４４にて判別し、少な
くとも一方の状態になったらオアゲート４５を介してス
イッチ素子４６をオフとして故障信号Ｆを出力し、図９
（ニ）の如くＴｒ３０１をオフにするものである。Ｔｒ
３０１がオフになると、ドレイン電流ＩD が流れなくな
るので、故障判別回路３１はこれを検出して図９（ホ）
の如き信号を出力する。すなわち、故障判別回路３１の
故障判別部は例えば図７に示すコンパレータ３１２Ａに
より、電流検出器３１１を介して検出される電流が
“０”かどうかを判断し、駆動部５がオン信号を出力し
ているにも関わらずドレイン電流が“０”ならば、これ
をアンドゲート３１２Ｂにより検出し、故障判別信号Ｒ
を出力する。この信号はオアゲート６および信号絶縁器
２０を介して、図示されない制御装置へと伝達される。
は、図９（イ）に示す如き駆動部５からのオン，オフ信
号に応じてオン，オフする。ＦＥＴ１がオンすると、主
回路の直流電源よりドレイン電流が図９（ロ）の如く供
給され、上側自己消弧素子Ｑ１がオンとなる。この状態
で、上側回路に故障が発生すると駆動回路４から図９
（ハ）の如き故障信号Ｆが出力され、ドレイン電流しゃ
断回路３０のトランジスタ（Ｔｒ）３０１がオフとな
る。すなわち、上側自己消弧素子Ｑ１に対し直接または
その近傍に、図８に示す如く例えば電流検出器４１また
は温度センサ４２を設けて素子Ｑ１の電流または温度を
検出し、これらが故障により過電流または過熱状態にな
ったか否かをコンパレータ４３，４４にて判別し、少な
くとも一方の状態になったらオアゲート４５を介してス
イッチ素子４６をオフとして故障信号Ｆを出力し、図９
（ニ）の如くＴｒ３０１をオフにするものである。Ｔｒ
３０１がオフになると、ドレイン電流ＩD が流れなくな
るので、故障判別回路３１はこれを検出して図９（ホ）
の如き信号を出力する。すなわち、故障判別回路３１の
故障判別部は例えば図７に示すコンパレータ３１２Ａに
より、電流検出器３１１を介して検出される電流が
“０”かどうかを判断し、駆動部５がオン信号を出力し
ているにも関わらずドレイン電流が“０”ならば、これ
をアンドゲート３１２Ｂにより検出し、故障判別信号Ｒ
を出力する。この信号はオアゲート６および信号絶縁器
２０を介して、図示されない制御装置へと伝達される。
【００２０】図１０に図６の変形例を示す。図６と異な
る点は、ドレイン電流しゃ断回路３０Ａに上側自己消弧
素子Ｑ１の電圧ＶＱ１の検出器３０２と、その検出値と
駆動回路４からの故障信号Ｆとを入力されてＴｒ３０１
をオフするしゃ断部３０３とを設けた点にある。なお、
しゃ断部３０３は図１１の如く、例えばアンドゲートＡ
Ｎおよびスイッチ素子ＳＷとから構成される。ここで、
上側自己消弧素子Ｑ１に過電流または過熱等の故障が発
生して保護機能が働き、素子Ｑ１に流れている主電流が
しゃ断されると、通常のターンオフ時と同様素子Ｑ１に
は主回路の直流電圧が印加される。そして、素子Ｑ１の
電圧ＶＱ１が主回路の直流電圧と等しくなったとき、出
力端子Ｕの電位は下側電位Ｎと等しくなるので、この状
態でＴｒ３０１をオフしドレイン電流をしゃ断しても何
ら問題はない。しかし、素子Ｑ１の電圧ＶＱ１が増加
中、または増加開始時期にＴｒ３０１をオフしドレイン
電流をしゃ断すると、素子Ｑ１に印加されるべき主回路
の直流電圧はＴｒ３０１に印加されてしまう。そのた
め、この実施例では素子Ｑ１の電圧ＶＱ１を電圧検出器
３０２によって検出し、素子Ｑ１に主回路電圧が印加さ
れていることを判断した後、しゃ断部３０３を介してＴ
ｒ３０１をオフさせるようにしている。このようにすれ
ば、Ｔｒ３０１には主回路電圧と同等の耐圧のものでは
なく、それよりも低耐圧のもので済ませることができ
る。
る点は、ドレイン電流しゃ断回路３０Ａに上側自己消弧
素子Ｑ１の電圧ＶＱ１の検出器３０２と、その検出値と
駆動回路４からの故障信号Ｆとを入力されてＴｒ３０１
をオフするしゃ断部３０３とを設けた点にある。なお、
しゃ断部３０３は図１１の如く、例えばアンドゲートＡ
Ｎおよびスイッチ素子ＳＷとから構成される。ここで、
上側自己消弧素子Ｑ１に過電流または過熱等の故障が発
生して保護機能が働き、素子Ｑ１に流れている主電流が
しゃ断されると、通常のターンオフ時と同様素子Ｑ１に
は主回路の直流電圧が印加される。そして、素子Ｑ１の
電圧ＶＱ１が主回路の直流電圧と等しくなったとき、出
力端子Ｕの電位は下側電位Ｎと等しくなるので、この状
態でＴｒ３０１をオフしドレイン電流をしゃ断しても何
ら問題はない。しかし、素子Ｑ１の電圧ＶＱ１が増加
中、または増加開始時期にＴｒ３０１をオフしドレイン
電流をしゃ断すると、素子Ｑ１に印加されるべき主回路
の直流電圧はＴｒ３０１に印加されてしまう。そのた
め、この実施例では素子Ｑ１の電圧ＶＱ１を電圧検出器
３０２によって検出し、素子Ｑ１に主回路電圧が印加さ
れていることを判断した後、しゃ断部３０３を介してＴ
ｒ３０１をオフさせるようにしている。このようにすれ
ば、Ｔｒ３０１には主回路電圧と同等の耐圧のものでは
なく、それよりも低耐圧のもので済ませることができ
る。
【００２１】なお、図６または図１０にて説明した如き
故障信号伝達方式は、図１に示すものに対しても適用す
ることができる。すなわち、図６または図１０にて示さ
れる駆動部５を、図２または図４に示す如き電流切換回
路２に置き換えるだけで簡単に適用可能なので、構成図
およびその説明もここでは省略する。
故障信号伝達方式は、図１に示すものに対しても適用す
ることができる。すなわち、図６または図１０にて示さ
れる駆動部５を、図２または図４に示す如き電流切換回
路２に置き換えるだけで簡単に適用可能なので、構成図
およびその説明もここでは省略する。
【００２２】
【発明の効果】この発明によれば、パワーＭＯＳＦＥＴ
を電流源として用い、そのパワーＭＯＳＦＥＴのドレイ
ン電流をターンオン時にのみ大きくなるようにしたの
で、使用するパワーＭＯＳＦＥＴの消費電力を低減でき
るだけでなく、信号伝達の遅延時間を短縮することが可
能となる。また、下側から上側へ信号を伝達するＦＥＴ
のドレイン電流を、上側回路の故障発生時にしゃ断する
ことで故障判別ができるので、上側回路故障の信号を制
御装置に伝達するための信号絶縁器が不要となり、構成
が簡略化され低コスト化を図ることが可能となる。さら
には、これらの技術を組み合わせることにより相乗効果
を期待することもできる。
を電流源として用い、そのパワーＭＯＳＦＥＴのドレイ
ン電流をターンオン時にのみ大きくなるようにしたの
で、使用するパワーＭＯＳＦＥＴの消費電力を低減でき
るだけでなく、信号伝達の遅延時間を短縮することが可
能となる。また、下側から上側へ信号を伝達するＦＥＴ
のドレイン電流を、上側回路の故障発生時にしゃ断する
ことで故障判別ができるので、上側回路故障の信号を制
御装置に伝達するための信号絶縁器が不要となり、構成
が簡略化され低コスト化を図ることが可能となる。さら
には、これらの技術を組み合わせることにより相乗効果
を期待することもできる。
【図１】この発明の実施例を示す構成図である。
【図２】図１における電流切換回路の具体例を示す概要
図である。
図である。
【図３】図２の動作を説明するための各部波形図であ
る。
る。
【図４】電流切換回路の他の具体例を示す概要図であ
る。
る。
【図５】図４の動作を説明するための各部波形図であ
る。
る。
【図６】故障信号の伝達に適した実施例を示す構成図で
ある。
ある。
【図７】図６における故障判別部の具体例を示す概要図
である。
である。
【図８】図６における駆動回路の内部構成例を示す概要
図である。
図である。
【図９】図６の動作を説明するためのタイムチャートで
ある。
ある。
【図１０】図６の変形例を示す構成図である。
【図１１】図１０のしゃ断部の具体例を示す概要図であ
る。
る。
【図１２】パワーＭＯＳＦＥＴの出力特性を示す特性図
である。
である。
【図１３】電圧形インバータの従来例を示す概要図であ
る。
る。
【図１４】レベル変換回路の従来例を示す概要図であ
る。
る。
【図１５】レベル変換回路の他の従来例を示す概要図で
ある。
ある。
１ 信号絶縁器 ２ 電流切換回路 ３ 駆動回路 ４ 駆動回路 ５ 駆動部 ６ オアゲート １Ａ 信号絶縁器 １Ｂ 信号絶縁器 １０ レベル変換回路 １１ 信号絶縁器 １２ ワンショット回路 １３ フリップフロップ回路 ２０ 信号絶縁器 ２１ 駆動回路 ２２ 切換回路 ２３ タイマ ２４ スイッチ ３０ ドレイン電流しゃ断回路 ３１ 故障判別回路 ４１ 電流検出器 ４２ 温度センサ ４３ コンパレータ ４４ コンパレータ ４５ オアゲート ４６ スイッチ素子 Ｑ１ 自己消弧素子 Ｑ２ 自己消弧素子 ３０１ トランジスタ（Ｔｒ） ３０２ 電圧検出部 ３０３ しゃ断部 ３０Ａ ドレイン電流しゃ断回路 Ｒ１１ 抵抗 ３１２Ａ コンパレータ ３１２Ｂ アンドゲート
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H02M 1/08 H02M 1/00
Claims (6)
- 【請求項１】 定電流スイッチとして作用する第１のＦ
ＥＴのドレインを、ゲート・ソース間に抵抗と定電圧ダ
イオードとを並列接続した第２のＦＥＴのゲートに接続
し、前記第１のＦＥＴのオン，オフ動作により第２のＦ
ＥＴをオン，オフさせて信号のレベル変換を行なうレベ
ル変換回路において、 前記第１のＦＥＴがターンオンする際の一定期間は第１
のＦＥＴのドレイン電流を通常よりも大きな値にし、そ
れ以後は第１のＦＥＴをオン状態に維持可能な値に切り
換える電流切換手段を設けたことを特徴とするレベル変
換回路。 - 【請求項２】 定電流スイッチとして作用する第１のＦ
ＥＴのドレインを、ゲート・ソース間に抵抗と定電圧ダ
イオードとを並列接続した第２のＦＥＴのゲートに接続
し、前記第１のＦＥＴのオン，オフ動作により第２のＦ
ＥＴをオン，オフさせて信号のレベル変換を行なうレベ
ル変換回路において、 前記第１のＦＥＴに流れるドレイン電流によって前記第
２のＦＥＴのゲート・ソース間に生じる電圧を、第２の
ＦＥＴのゲート・ソース間しきい値電圧よりも高い値と
なるよう前記定電圧ダイオードを選定することを特徴と
するレベル変換回路。 - 【請求項３】 定電流スイッチとして作用する第１のＦ
ＥＴのドレインを、ゲート・ソース間に抵抗と定電圧ダ
イオードとを並列接続した第２のＦＥＴのゲートに接続
し、前記第１のＦＥＴのオン，オフ動作に応じて第２の
ＦＥＴをオン，オフさせることにより、低電位レベルを
基準とする制御信号のレベルを変換して電位レベルの異
なる高電位レベル側に伝達するレベル変換回路におい
て、高電位レベル 側に設けられるパワー半導体素子の故障を
検出して前記第１のＦＥＴに流れるドレイン電流をしゃ
断するしゃ断回路と、前記第１のＦＥＴに対しオン信号
が与えられているにも関わらずそこに流れるドレイン電
流がしゃ断されたことを検出して故障信号を発生する故
障判別回路とを設け、前記高電位レベル側に設けられる
パワー半導体素子の故障信号を低電位レベル側に伝達可
能にしてなることを特徴とするレベル変換回路。 - 【請求項４】 定電流スイッチとして作用する第１のＦ
ＥＴのドレインを、ゲート・ソース間に抵抗と定電圧ダ
イオードとを並列接続した第２のＦＥＴのゲートに接続
し、前記第１のＦＥＴのオン，オフ動作により第２のＦ
ＥＴをオン，オフさせることにより、低電位レベルを基
準とする制御信号のレベルを変換して電位レベルの異な
る高電位レベル側に伝達するレベル変換回路において、 前記第１のＦＥＴがターンオンする際の一定期間は第１
のＦＥＴのドレイン電流を通常よりも大きな値にし、そ
れ以後は第１のＦＥＴをオン状態に維持可能な値に切り
換える電流切換手段を設けて、第１のＦＥＴのドレイン
電流を減少させて消費電力の低減を図るとともに、高電
位レベル側に設けられるパワー半導体素子の故障を検出
して前記第１のＦＥＴに流れるドレイン電流をしゃ断す
るしゃ断回路と、前記第１のＦＥＴに対しオン信号が与
えられているにも関わらずそこに流れるドレイン電流が
しゃ断されたことを検出して故障信号を発生する故障判
別回路とを設け、前記高電位レベル側に設けられるパワ
ー半導体素子の故障信号を低電位レベル側に伝達可能に
してなることを特徴とするレベル変換回路。 - 【請求項５】 定電流スイッチとして作用する第１のＦ
ＥＴのドレインを、ゲート・ソース間に抵抗と定電圧ダ
イオードとを並列接続した第２のＦＥＴのゲートに接続
し、前記第１のＦＥＴのオン，オフ動作により第２のＦ
ＥＴをオン，オフさせて信号のレベル変換を行なうレベ
ル変換回路において、 前記第１のＦＥＴに流れるドレイン電流によって前記第
２のＦＥＴのゲート・ソース間に生じる電圧を、第２の
ＦＥＴのゲート・ソース間しきい値電圧よりも高い値と
なるよう前記定電圧ダイオードを選定することにより第
２のＦＥＴのオフ時間の短縮化を図るとともに、高電位
レベル側に設けられるパワー半導体素子の故障を検出し
て前記第１のＦＥＴに流れるドレイン電流をしゃ断する
しゃ断回路と、前記第１のＦＥＴに対しオン信号が与え
られているにも関わらずそこに流れるドレイン電流がし
ゃ断されたことを検出して故障信号を発生する故障判別
回路とを設け、前記高電位レベル側に設けられるパワー
半導体素子の故障信号を低電位レベル側に伝達可能にし
てなることを特徴とするレベル変換回路。 - 【請求項６】 前記高電位レベル側に設けられるパワー
半導体素子の端子電圧を検出する電圧検出回路を設け、
この端子電圧が所定値以上のとき前記しゃ断回路を動作
させ、前記第１のＦＥＴに流れるドレイン電流をしゃ断
することを特徴とする請求項３ないし５のいずれかに記
載のレベル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3214995A JP3006195B2 (ja) | 1991-02-15 | 1991-08-27 | レベル変換回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3-42296 | 1991-02-15 | ||
| JP4229691 | 1991-02-15 | ||
| JP3214995A JP3006195B2 (ja) | 1991-02-15 | 1991-08-27 | レベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04308456A JPH04308456A (ja) | 1992-10-30 |
| JP3006195B2 true JP3006195B2 (ja) | 2000-02-07 |
Family
ID=26381953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3214995A Expired - Fee Related JP3006195B2 (ja) | 1991-02-15 | 1991-08-27 | レベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3006195B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4746864B2 (ja) * | 2004-11-15 | 2011-08-10 | 株式会社電設 | Ｍｏｓｆｅｔのゲート駆動装置及びそれを用いたインバータ |
-
1991
- 1991-08-27 JP JP3214995A patent/JP3006195B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH04308456A (ja) | 1992-10-30 |
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