JP3918778B2 - 保護回路 - Google Patents
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【０００１】
【発明の属する技術分野】
本発明は、スイッチング素子をオン、オフ制御するドライブ回路に過電圧が印加されることを防止する保護回路に関する。
【０００２】
【従来の技術】
通常、例えば、図３に示すように、ＭＯＳＦＥＴ（Ｍｅｔａｌ‐Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）３０と、そのＭＯＳＦＥＴ３０をオン、オフ制御するドライブ回路３１とは直接接続されている。
【０００３】
また、このようなＭＯＳＦＥＴ３０などのスイッチング素子に過電圧が印加されることによって、そのスイッチング素子が破損しないように、スイッチング素子を保護するための保護回路を備える構成も従来より考えられている（例えば、特許文献１参照）。この保護回路（ゲート回路２）は、スイッチング素子（ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）１）のコレクタ−エミッタ間に印加される電圧の電圧値を検出し、その電圧値が過電圧の場合、ゲート抵抗値を大きくするものである。これより、スイッチング素子に過電圧が印加されスイッチング素子が破損してしまうということを防止することができる。
【０００４】
【特許文献１】
特開平５−３３６７３２号 （第２〜３頁、第１図）
【０００５】
【発明が解決しようとする課題】
しかしながら、図３に示すように、ＭＯＳＦＥＴ３０とドライブ回路３１とが直接接続されている場合で、例えば、ＭＯＳＦＥＴ３０のドレインＤとゲートＧとが短絡してしまった場合、ＭＯＳＦＥＴ３０からドライブ回路３１に過電流Ｉが流れることにより、ドライブ回路３１に過電圧が印加され、ドライブ回路３１が破損してしまうおそれがあるという問題がある。すなわち、ＭＯＳＦＥＴ３０が破損してしまうことにより、ＭＯＳＦＥＴ３０のみならず、ドライブ回路３１も破損させてしまうおそれがあるという問題がある。
【０００６】
また、ＭＯＳＦＥＴ３０が破損し、ドライブ回路３１に過電流Ｉが流れた場合、そのドライブ回路３１が搭載される基板全体にまで悪影響を及ぼすおそれがあるという問題もある。
また、特許文献１に記載されるゲート回路２（保護回路）は、過電圧によりＩＧＢＴ１（スイッチング素子）が破損されることを防止することができるが、何らかの影響により、ＩＧＢＴ１が破損してしまった場合、やはり、ＩＧＢＴ１から抵抗２０１及び抵抗２００を介してゲートオフ用トランジスタ２３やそれ以外の素子などに過電流が流れるおそれがある。従って、ゲートオフ用トランジスタ２３やそれ以外の素子などに過電圧が印加され、ゲートオフ用トランジスタ２３やそれ以外の素子を破損させてしまうおそれがあるという問題がある。すなわち、ＩＧＢＴ１が破損してしまうことにより、ＩＧＢＴ１のみならず、ゲートオフ用トランジスタ２３やそれ以外の素子までも破損させてしまうおそれがあるという問題もある。
【０００７】
そこで、本発明では、このような問題点を考慮し、スイッチング素子が破損した場合においても、そのスイッチング素子の駆動を制御するドライブ回路側に過電圧が印加されることを防止することが可能な保護回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記の課題を解決するために本発明では、以下のような構成を採用した。
すなわち、本発明の保護回路は、スイッチング素子とそのスイッチング素子の駆動を制御するドライブ回路との間に設けられる保護回路であって、カソードが前記スイッチング素子の制御端子に接続されると共にアノードが前記ドライブ回路に接続され、前記スイッチング素子の駆動を制御する駆動制御信号を前記ドライブ回路から前記スイッチング素子に伝えるダイオードと、前記スイッチング素子の制御端子と前記ドライブ回路との間に設けられ、自身がオンすると前記スイッチング素子から前記ドライブ回路へ流れる電流の経路を接続し、自身がオフすると前記スイッチング素子から前記ドライブ回路へ流れる電流の経路を遮断する電流経路用トランジスタと、前記電流経路用トランジスタの制御端子とグランドとの間に設けられ、前記スイッチング素子がオフしているとき自身がオンし前記電流経路用トランジスタをオンさせ、前記スイッチング素子がオンしているとき自身がオフし前記電流経路用トランジスタをオフさせるトランジスタと、互いに直列接続され、前記スイッチング素子の制御端子と前記グランドとの間に設けられる第１及び第２の抵抗と、前記トランジスタの制御端子と前記グランドとの間に設けられ、前記第１及び第２の抵抗の接続点の電圧が過電圧であるとき自身がオンし前記トランジスタを強制的にオフさせる過電圧防止用トランジスタとを備える。
【０００９】
これにより、スイッチング素子が破損した場合においてもドライブ回路に過電流が流れることを防止させることができるので、ドライブ回路に過電圧が印加されることを防止することが可能となる。
【００１０】
また、本発明の保護回路は、スイッチング素子とそのスイッチング素子の駆動を制御するドライブ回路との間に設けられる保護回路であって、前記スイッチング素子の制御端子と前記ドライブ回路との間に設けられ、自身がオンすると前記スイッチング素子と前記ドライブ回路との間の電流経路を接続し、自身がオフすると前記電流経路を遮断するトライアックと、前記トライアックの制御端子とグランドとの間に設けられ、前記スイッチング素子がオンまたはオフしているとき自身がオンし前記トライアックをオンさせ、自身がオフすると前記トライアックをオフさせるトランジスタと、互いに直列接続され、前記スイッチング素子の制御端子と前記グランドとの間に設けられる第１及び第２の抵抗と、前記トランジスタの制御端子と前記グランドとの間に設けられ、前記第１及び第２の抵抗の接続点の電圧が過電圧であるとき自身がオンし前記トランジスタを強制的にオフさせる過電圧防止用トランジスタとを備える。
また、上記第１及び第２の抵抗のそれぞれの抵抗値は、前記スイッチング素子のゲート−ソース間電圧が最大許容電圧となったときに前記第１及び第２の抵抗の接続点にかかる電圧と前記過電圧防止用トランジスタのスレッショルド電圧が等しくなるように設定されていることが望ましい。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態を図面を用いて説明する。
図１は、本発明の実施形態の保護回路１０を示す図である。なお、図３と同様な構成については、同様な符号を付けている。
【００１２】
図１に示すように、保護回路１０は、カソードがＭＯＳＦＥＴ３０（スイッチング素子）のゲート（制御端子）に接続されると共にアノードがドライブ回路３１に接続され、ＭＯＳＦＥＴ３０の駆動を制御する駆動制御信号Ｓ１をドライブ回路３１からＭＯＳＦＥＴ３０に伝えるダイオード１１と、エミッタがＭＯＳＦＥＴ３０のゲートに接続されると共にコレクタがドライブ回路３１に接続され、ＭＯＳＦＥＴ３０にたまった電荷をドライブ回路３１側に引き抜くためのバイポーラトランジスタ１２とを備える。
【００１３】
また、保護回路１０は、ドレインがバイポーラトランジスタ１２のベースに抵抗１３を介して接続されると共にゲートが抵抗１４を介して制御回路１５に接続されるＦＥＴ１６と、ドレインが抵抗１４を介して制御回路１５と接続されると共にＦＥＴ１６のゲートと接続され、ゲートが抵抗１７と抵抗１８との間に接続されるＦＥＴ１９（スイッチ制御手段）とを備える。また、抵抗１７の一端は、図１のＡ点と接続されると共に他端が抵抗１８の一端に接続され、抵抗１８の他端は、グランドに接続されている。また、ＦＥＴ１６のソースとＦＥＴ１９のソースとが接続されると共にグランドに接続されている。なお、ダイオード１１とバイポーラトランジスタ１２と抵抗１３とＦＥＴ１６とにより特許請求の範囲に記載されるスイッチ手段（図１の破線枠Ｂ）を構成している。また、抵抗１７と抵抗１８とにより特許請求の範囲に記載される電圧検出手段（図１の破線枠Ｃ）を構成している。
【００１４】
また、上記ＭＯＳＦＥＴ３０は、例えば、三相交流モータに交流電力を供給するためのインバータ回路の各相を構成するために使用される。また、上記制御回路１５は、例えば、ドライブ回路３１に入力される駆動制御指令信号Ｓ０の信号レベルを反転させる論理回路としてのインバータが１個で構成されてもよい。
【００１５】
例えば、駆動制御指令信号Ｓ０がハイレベルのとき、駆動制御信号Ｓ１はダイオード１１を介してＭＯＳＦＥＴ３０のゲート電圧を上昇させ、ＭＯＳＦＥＴ３０をオンさせる。一方、駆動制御指令信号Ｓ０がローレベルのとき、バイポーラトランジスタ１２がオンとなりＭＯＳＦＥＴ３０からドライブ回路３１に所定の電流を流してゲート電圧を下降させる。このバイポーラトランジスタ１２のオン、オフを制御する制御信号Ｓ２は、制御回路１５から出力される。まず、この制御信号Ｓ２に基づいてＦＥＴ１６のオン、オフが制御されることにより、バイポーラトランジスタ１２のベースに流れる電流が制御され、バイポーラトランジスタ１２がオン、オフする。
【００１６】
また、保護回路１０は、ＭＯＳＦＥＴ３０とバイポーラトランジスタ１２との間のＡ点の電圧を抵抗１７を介して検出すると共に、抵抗１７及び抵抗１８により分圧し、その分圧された電圧がＦＥＴ１９のゲートに印加され、その印加される電圧の電圧値（Ｄ点の電圧値）がＦＥＴ１９のスレッショルド電圧値よりも大きいか否かに基づいて、ＦＥＴ１９がオン、オフする。
【００１７】
また、抵抗１７及び抵抗１８のそれぞれの抵抗値は、例えば、ＭＯＳＦＥＴ３０のゲートとグランドとの間の電圧（ゲート−ソース間電圧）が、その許容しうる最大電圧（それを超えると過電圧と言えるような電圧）となった時のＤ点の電圧がＦＥＴ１９のスレッショルド電圧と等しくなるように設定されている。
【００１８】
図２（ａ）は、駆動制御信号Ｓ１の信号波形を、図２（ｂ）は、制御信号Ｓ２の信号波形を、図２（ｃ）は、ＦＥＴ１６のタイミングチャートを、図２（ｄ）は、バイポーラトランジスタ１２のタイミングチャートを、図２（ｅ）は、Ｄ点の電圧値とＦＥＴ１９のスレッショルド電圧値（閾値）との関係を、図２（ｆ）は、ＦＥＴ１９のタイミングチャートを、それぞれ示している。なお、図２（ａ）〜（ｆ）の横軸は、同一のタイムスケールとなっている。
【００１９】
図２（ａ）及び（ｂ）に示すように、例えば、制御信号Ｓ２は、駆動制御指令信号Ｓ０を反転したものと同じになるように生成される。すなわち、駆動制御指令信号Ｓ０がハイレベルのときは、ローレベルとなるように、また、駆動制御指令信号Ｓ０がローレベルのときは、ハイレベルとなるように、駆動制御指令信号Ｓ０のハイレベル又はローレベルに同期して制御信号２のハイレベル又はローレベルが制御される。
【００２０】
また、図２（ｃ）に示すように、ＦＥＴ１６は、正常時は図２（ｂ）に示す制御信号Ｓ２に基づいて、オン、オフする。すなわち、例えば、ＦＥＴ１６は、制御信号Ｓ２がハイレベルのとき、オンし、制御信号Ｓ２がローレベルのとき、オフする。
【００２１】
また、図２（ｄ）に示すように、バイポーラトランジスタ１２は、図２（ｃ）に示すＦＥＴ１６のオン、オフに基づいてオン、オフする。すなわち、例えば、バイポーラトランジスタ１２は、ＦＥＴ１６がオンするとき、オンし、ＦＥＴ１６がオフするとき、オフする。
【００２２】
そして、図２（ｅ）に示すように、例えば、ある時点でＭＯＳＦＥＴ３０のドレインとゲートがショートし、Ｄ点の電圧値がＦＥＴ１９のスレッショルド電圧値よりも大きくなると、図２（ｆ）に示すように、ＦＥＴ１９がオンになる。すると、ＦＥＴ１６には制御信号Ｓ２が入力されなくなるので、図２（ｃ）に示すように、ＦＥＴ１６がオフすると共に、図２（ｄ）に示すように、バイポーラトランジスタ１２もオフする。
【００２３】
このように、Ｄ点の電圧値がＦＥＴ１９のスレッショルド電圧値よりも大きくなると、強制的にバイポーラトランジスタ１２をオフさせるので、ＭＯＳＦＥＴ３０のゲートとドライブ回路３１との間の電流経路が遮断される。これより、ＭＯＳＦＥＴ３０のドレインとゲートとが短絡した場合であっても、ＭＯＳＦＥＴ３０のゲートからドライブ回路３１に過電流が流れることを防止することができる。
【００２４】
そして、このように、ＭＯＳＦＥＴ３０のゲートからドライブ回路３１に過電流が流れなくなるので、ドライブ回路３１に過電圧が印加されることを防止することができ、ＭＯＳＦＥＴ３０のみならず、ドライブ回路３１も破損させてしまうことを防止することが可能となる。
【００２５】
また、ドライブ回路３１が搭載される基板上の他の素子などに過電圧が印加されることも防止することができる。
＜その他の実施形態＞
本発明は、上記実施の形態に限定されるものではなく、請求項に記載した範囲において、種々の構成を採用可能である。例えば、以下のような構成変更も可能である。
【００２６】
（１）上記実施形態では、ドライブ回路３１が生成する駆動制御信号Ｓ１により駆動が制御されるスイッチング素子として、ＭＯＳＦＥＴ３０が使用されているが、そのスイッチング素子は、例えば、ＩＧＢＴやＧＴＯ（Ｇａｔｅ Ｔｕｒｎ Ｏｆｆ ｔｈｙｒｉｓｔｏｒ）など、特に限定されない。
【００２７】
（２）また、上記実施形態では、Ｄ点の電圧値がＦＥＴ１９のスレッショルド電圧値（閾値）も大きくなった場合に、ＦＥＴ１６に制御信号Ｓ２を入力させないようにするためＦＥＴ１９が使用されているが、Ｄ点の電圧値と所定の閾値とを比較し、その比較結果に基づいてＦＥＴ１６に制御信号Ｓ２が入力されないようにすることが可能であれば、特にＦＥＴ１９に限定されない。
【００２８】
（３）また、上記実施形態では、ＭＯＳＦＥＴ３０からドライブ回路３１に流れる電流を制御するためのスイッチ手段として、ダイオード１１とバイポーラトランジスタ１２と抵抗１３とＦＥＴ１６とが組み合わされて構成されているが、そのスイッチ手段の構成は、Ｄ点の電圧値と所定の閾値との比較結果に基づいてＭＯＳＦＥＴ３０のゲートとドライブ回路３１との間の電流経路の接続と遮断を切り換えることが可能な構成であれば、ダイオード１１とバイポーラトランジスタ１２と抵抗１３とＦＥＴ１６との組み合わせ以外の素子で構成されてもよい。
【００２９】
（４）また、上記実施形態では、図２（ｂ）の制御信号Ｓ２は、図２（ａ）の駆動制御指令信号Ｓ０と同期して、駆動制御指令信号Ｓ０がローレベルのときハイレベルとなるように制御されているが、正常時では制御信号Ｓ２が常にハイレベルとなるようにし、ＭＯＳＦＥＴ３０のゲートからドライブ回路３１へ過電圧が印加される場合のみローレベルとなるように制御してもよい。
【００３０】
（５）また、上記実施形態におけるダイオード１１とバイポーラトランジスタ１２とが並列に接続される回路の代わりに、例えば、トライアックを設け、ドライブ回路３１へ過電圧が印加される場合のみ、両方向の電流経路を強制的に遮断するように構成してもよい。
【００３１】
【発明の効果】
以上、本発明によれば、電圧検出手段においてスイッチング素子の制御端子からドライブ回路に印加される電圧が検出され、その電圧が過電圧である場合、スイッチ手段を強制的にオフしてスイッチング素子の制御端子からドライブ回路へかけての電流経路を遮断することができる。これより、たとえ、スイッチング素子が破損してもドライブ回路に過電流が流れることを防止させることができるので、ドライブ回路に過電圧が印加されることを防止することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施形態の保護回路を示す図である。
【図２】タイミングチャートを示す図である。
【図３】従来のスイッチング素子及びドライブ回路を示す図である。
【符号の説明】
１０ 保護回路
１１ ダイオード
１２ バイポーラトランジスタ
１３、１４ 抵抗
１５ 制御回路
１６ ＦＥＴ
１７、１８ 抵抗
１９ ＦＥＴ
３０ スイッチング素子
３１ ドライブ回路
【発明の属する技術分野】
本発明は、スイッチング素子をオン、オフ制御するドライブ回路に過電圧が印加されることを防止する保護回路に関する。
【０００２】
【従来の技術】
通常、例えば、図３に示すように、ＭＯＳＦＥＴ（Ｍｅｔａｌ‐Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）３０と、そのＭＯＳＦＥＴ３０をオン、オフ制御するドライブ回路３１とは直接接続されている。
【０００３】
また、このようなＭＯＳＦＥＴ３０などのスイッチング素子に過電圧が印加されることによって、そのスイッチング素子が破損しないように、スイッチング素子を保護するための保護回路を備える構成も従来より考えられている（例えば、特許文献１参照）。この保護回路（ゲート回路２）は、スイッチング素子（ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）１）のコレクタ−エミッタ間に印加される電圧の電圧値を検出し、その電圧値が過電圧の場合、ゲート抵抗値を大きくするものである。これより、スイッチング素子に過電圧が印加されスイッチング素子が破損してしまうということを防止することができる。
【０００４】
【特許文献１】
特開平５−３３６７３２号 （第２〜３頁、第１図）
【０００５】
【発明が解決しようとする課題】
しかしながら、図３に示すように、ＭＯＳＦＥＴ３０とドライブ回路３１とが直接接続されている場合で、例えば、ＭＯＳＦＥＴ３０のドレインＤとゲートＧとが短絡してしまった場合、ＭＯＳＦＥＴ３０からドライブ回路３１に過電流Ｉが流れることにより、ドライブ回路３１に過電圧が印加され、ドライブ回路３１が破損してしまうおそれがあるという問題がある。すなわち、ＭＯＳＦＥＴ３０が破損してしまうことにより、ＭＯＳＦＥＴ３０のみならず、ドライブ回路３１も破損させてしまうおそれがあるという問題がある。
【０００６】
また、ＭＯＳＦＥＴ３０が破損し、ドライブ回路３１に過電流Ｉが流れた場合、そのドライブ回路３１が搭載される基板全体にまで悪影響を及ぼすおそれがあるという問題もある。
また、特許文献１に記載されるゲート回路２（保護回路）は、過電圧によりＩＧＢＴ１（スイッチング素子）が破損されることを防止することができるが、何らかの影響により、ＩＧＢＴ１が破損してしまった場合、やはり、ＩＧＢＴ１から抵抗２０１及び抵抗２００を介してゲートオフ用トランジスタ２３やそれ以外の素子などに過電流が流れるおそれがある。従って、ゲートオフ用トランジスタ２３やそれ以外の素子などに過電圧が印加され、ゲートオフ用トランジスタ２３やそれ以外の素子を破損させてしまうおそれがあるという問題がある。すなわち、ＩＧＢＴ１が破損してしまうことにより、ＩＧＢＴ１のみならず、ゲートオフ用トランジスタ２３やそれ以外の素子までも破損させてしまうおそれがあるという問題もある。
【０００７】
そこで、本発明では、このような問題点を考慮し、スイッチング素子が破損した場合においても、そのスイッチング素子の駆動を制御するドライブ回路側に過電圧が印加されることを防止することが可能な保護回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記の課題を解決するために本発明では、以下のような構成を採用した。
すなわち、本発明の保護回路は、スイッチング素子とそのスイッチング素子の駆動を制御するドライブ回路との間に設けられる保護回路であって、カソードが前記スイッチング素子の制御端子に接続されると共にアノードが前記ドライブ回路に接続され、前記スイッチング素子の駆動を制御する駆動制御信号を前記ドライブ回路から前記スイッチング素子に伝えるダイオードと、前記スイッチング素子の制御端子と前記ドライブ回路との間に設けられ、自身がオンすると前記スイッチング素子から前記ドライブ回路へ流れる電流の経路を接続し、自身がオフすると前記スイッチング素子から前記ドライブ回路へ流れる電流の経路を遮断する電流経路用トランジスタと、前記電流経路用トランジスタの制御端子とグランドとの間に設けられ、前記スイッチング素子がオフしているとき自身がオンし前記電流経路用トランジスタをオンさせ、前記スイッチング素子がオンしているとき自身がオフし前記電流経路用トランジスタをオフさせるトランジスタと、互いに直列接続され、前記スイッチング素子の制御端子と前記グランドとの間に設けられる第１及び第２の抵抗と、前記トランジスタの制御端子と前記グランドとの間に設けられ、前記第１及び第２の抵抗の接続点の電圧が過電圧であるとき自身がオンし前記トランジスタを強制的にオフさせる過電圧防止用トランジスタとを備える。
【０００９】
これにより、スイッチング素子が破損した場合においてもドライブ回路に過電流が流れることを防止させることができるので、ドライブ回路に過電圧が印加されることを防止することが可能となる。
【００１０】
また、本発明の保護回路は、スイッチング素子とそのスイッチング素子の駆動を制御するドライブ回路との間に設けられる保護回路であって、前記スイッチング素子の制御端子と前記ドライブ回路との間に設けられ、自身がオンすると前記スイッチング素子と前記ドライブ回路との間の電流経路を接続し、自身がオフすると前記電流経路を遮断するトライアックと、前記トライアックの制御端子とグランドとの間に設けられ、前記スイッチング素子がオンまたはオフしているとき自身がオンし前記トライアックをオンさせ、自身がオフすると前記トライアックをオフさせるトランジスタと、互いに直列接続され、前記スイッチング素子の制御端子と前記グランドとの間に設けられる第１及び第２の抵抗と、前記トランジスタの制御端子と前記グランドとの間に設けられ、前記第１及び第２の抵抗の接続点の電圧が過電圧であるとき自身がオンし前記トランジスタを強制的にオフさせる過電圧防止用トランジスタとを備える。
また、上記第１及び第２の抵抗のそれぞれの抵抗値は、前記スイッチング素子のゲート−ソース間電圧が最大許容電圧となったときに前記第１及び第２の抵抗の接続点にかかる電圧と前記過電圧防止用トランジスタのスレッショルド電圧が等しくなるように設定されていることが望ましい。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態を図面を用いて説明する。
図１は、本発明の実施形態の保護回路１０を示す図である。なお、図３と同様な構成については、同様な符号を付けている。
【００１２】
図１に示すように、保護回路１０は、カソードがＭＯＳＦＥＴ３０（スイッチング素子）のゲート（制御端子）に接続されると共にアノードがドライブ回路３１に接続され、ＭＯＳＦＥＴ３０の駆動を制御する駆動制御信号Ｓ１をドライブ回路３１からＭＯＳＦＥＴ３０に伝えるダイオード１１と、エミッタがＭＯＳＦＥＴ３０のゲートに接続されると共にコレクタがドライブ回路３１に接続され、ＭＯＳＦＥＴ３０にたまった電荷をドライブ回路３１側に引き抜くためのバイポーラトランジスタ１２とを備える。
【００１３】
また、保護回路１０は、ドレインがバイポーラトランジスタ１２のベースに抵抗１３を介して接続されると共にゲートが抵抗１４を介して制御回路１５に接続されるＦＥＴ１６と、ドレインが抵抗１４を介して制御回路１５と接続されると共にＦＥＴ１６のゲートと接続され、ゲートが抵抗１７と抵抗１８との間に接続されるＦＥＴ１９（スイッチ制御手段）とを備える。また、抵抗１７の一端は、図１のＡ点と接続されると共に他端が抵抗１８の一端に接続され、抵抗１８の他端は、グランドに接続されている。また、ＦＥＴ１６のソースとＦＥＴ１９のソースとが接続されると共にグランドに接続されている。なお、ダイオード１１とバイポーラトランジスタ１２と抵抗１３とＦＥＴ１６とにより特許請求の範囲に記載されるスイッチ手段（図１の破線枠Ｂ）を構成している。また、抵抗１７と抵抗１８とにより特許請求の範囲に記載される電圧検出手段（図１の破線枠Ｃ）を構成している。
【００１４】
また、上記ＭＯＳＦＥＴ３０は、例えば、三相交流モータに交流電力を供給するためのインバータ回路の各相を構成するために使用される。また、上記制御回路１５は、例えば、ドライブ回路３１に入力される駆動制御指令信号Ｓ０の信号レベルを反転させる論理回路としてのインバータが１個で構成されてもよい。
【００１５】
例えば、駆動制御指令信号Ｓ０がハイレベルのとき、駆動制御信号Ｓ１はダイオード１１を介してＭＯＳＦＥＴ３０のゲート電圧を上昇させ、ＭＯＳＦＥＴ３０をオンさせる。一方、駆動制御指令信号Ｓ０がローレベルのとき、バイポーラトランジスタ１２がオンとなりＭＯＳＦＥＴ３０からドライブ回路３１に所定の電流を流してゲート電圧を下降させる。このバイポーラトランジスタ１２のオン、オフを制御する制御信号Ｓ２は、制御回路１５から出力される。まず、この制御信号Ｓ２に基づいてＦＥＴ１６のオン、オフが制御されることにより、バイポーラトランジスタ１２のベースに流れる電流が制御され、バイポーラトランジスタ１２がオン、オフする。
【００１６】
また、保護回路１０は、ＭＯＳＦＥＴ３０とバイポーラトランジスタ１２との間のＡ点の電圧を抵抗１７を介して検出すると共に、抵抗１７及び抵抗１８により分圧し、その分圧された電圧がＦＥＴ１９のゲートに印加され、その印加される電圧の電圧値（Ｄ点の電圧値）がＦＥＴ１９のスレッショルド電圧値よりも大きいか否かに基づいて、ＦＥＴ１９がオン、オフする。
【００１７】
また、抵抗１７及び抵抗１８のそれぞれの抵抗値は、例えば、ＭＯＳＦＥＴ３０のゲートとグランドとの間の電圧（ゲート−ソース間電圧）が、その許容しうる最大電圧（それを超えると過電圧と言えるような電圧）となった時のＤ点の電圧がＦＥＴ１９のスレッショルド電圧と等しくなるように設定されている。
【００１８】
図２（ａ）は、駆動制御信号Ｓ１の信号波形を、図２（ｂ）は、制御信号Ｓ２の信号波形を、図２（ｃ）は、ＦＥＴ１６のタイミングチャートを、図２（ｄ）は、バイポーラトランジスタ１２のタイミングチャートを、図２（ｅ）は、Ｄ点の電圧値とＦＥＴ１９のスレッショルド電圧値（閾値）との関係を、図２（ｆ）は、ＦＥＴ１９のタイミングチャートを、それぞれ示している。なお、図２（ａ）〜（ｆ）の横軸は、同一のタイムスケールとなっている。
【００１９】
図２（ａ）及び（ｂ）に示すように、例えば、制御信号Ｓ２は、駆動制御指令信号Ｓ０を反転したものと同じになるように生成される。すなわち、駆動制御指令信号Ｓ０がハイレベルのときは、ローレベルとなるように、また、駆動制御指令信号Ｓ０がローレベルのときは、ハイレベルとなるように、駆動制御指令信号Ｓ０のハイレベル又はローレベルに同期して制御信号２のハイレベル又はローレベルが制御される。
【００２０】
また、図２（ｃ）に示すように、ＦＥＴ１６は、正常時は図２（ｂ）に示す制御信号Ｓ２に基づいて、オン、オフする。すなわち、例えば、ＦＥＴ１６は、制御信号Ｓ２がハイレベルのとき、オンし、制御信号Ｓ２がローレベルのとき、オフする。
【００２１】
また、図２（ｄ）に示すように、バイポーラトランジスタ１２は、図２（ｃ）に示すＦＥＴ１６のオン、オフに基づいてオン、オフする。すなわち、例えば、バイポーラトランジスタ１２は、ＦＥＴ１６がオンするとき、オンし、ＦＥＴ１６がオフするとき、オフする。
【００２２】
そして、図２（ｅ）に示すように、例えば、ある時点でＭＯＳＦＥＴ３０のドレインとゲートがショートし、Ｄ点の電圧値がＦＥＴ１９のスレッショルド電圧値よりも大きくなると、図２（ｆ）に示すように、ＦＥＴ１９がオンになる。すると、ＦＥＴ１６には制御信号Ｓ２が入力されなくなるので、図２（ｃ）に示すように、ＦＥＴ１６がオフすると共に、図２（ｄ）に示すように、バイポーラトランジスタ１２もオフする。
【００２３】
このように、Ｄ点の電圧値がＦＥＴ１９のスレッショルド電圧値よりも大きくなると、強制的にバイポーラトランジスタ１２をオフさせるので、ＭＯＳＦＥＴ３０のゲートとドライブ回路３１との間の電流経路が遮断される。これより、ＭＯＳＦＥＴ３０のドレインとゲートとが短絡した場合であっても、ＭＯＳＦＥＴ３０のゲートからドライブ回路３１に過電流が流れることを防止することができる。
【００２４】
そして、このように、ＭＯＳＦＥＴ３０のゲートからドライブ回路３１に過電流が流れなくなるので、ドライブ回路３１に過電圧が印加されることを防止することができ、ＭＯＳＦＥＴ３０のみならず、ドライブ回路３１も破損させてしまうことを防止することが可能となる。
【００２５】
また、ドライブ回路３１が搭載される基板上の他の素子などに過電圧が印加されることも防止することができる。
＜その他の実施形態＞
本発明は、上記実施の形態に限定されるものではなく、請求項に記載した範囲において、種々の構成を採用可能である。例えば、以下のような構成変更も可能である。
【００２６】
（１）上記実施形態では、ドライブ回路３１が生成する駆動制御信号Ｓ１により駆動が制御されるスイッチング素子として、ＭＯＳＦＥＴ３０が使用されているが、そのスイッチング素子は、例えば、ＩＧＢＴやＧＴＯ（Ｇａｔｅ Ｔｕｒｎ Ｏｆｆ ｔｈｙｒｉｓｔｏｒ）など、特に限定されない。
【００２７】
（２）また、上記実施形態では、Ｄ点の電圧値がＦＥＴ１９のスレッショルド電圧値（閾値）も大きくなった場合に、ＦＥＴ１６に制御信号Ｓ２を入力させないようにするためＦＥＴ１９が使用されているが、Ｄ点の電圧値と所定の閾値とを比較し、その比較結果に基づいてＦＥＴ１６に制御信号Ｓ２が入力されないようにすることが可能であれば、特にＦＥＴ１９に限定されない。
【００２８】
（３）また、上記実施形態では、ＭＯＳＦＥＴ３０からドライブ回路３１に流れる電流を制御するためのスイッチ手段として、ダイオード１１とバイポーラトランジスタ１２と抵抗１３とＦＥＴ１６とが組み合わされて構成されているが、そのスイッチ手段の構成は、Ｄ点の電圧値と所定の閾値との比較結果に基づいてＭＯＳＦＥＴ３０のゲートとドライブ回路３１との間の電流経路の接続と遮断を切り換えることが可能な構成であれば、ダイオード１１とバイポーラトランジスタ１２と抵抗１３とＦＥＴ１６との組み合わせ以外の素子で構成されてもよい。
【００２９】
（４）また、上記実施形態では、図２（ｂ）の制御信号Ｓ２は、図２（ａ）の駆動制御指令信号Ｓ０と同期して、駆動制御指令信号Ｓ０がローレベルのときハイレベルとなるように制御されているが、正常時では制御信号Ｓ２が常にハイレベルとなるようにし、ＭＯＳＦＥＴ３０のゲートからドライブ回路３１へ過電圧が印加される場合のみローレベルとなるように制御してもよい。
【００３０】
（５）また、上記実施形態におけるダイオード１１とバイポーラトランジスタ１２とが並列に接続される回路の代わりに、例えば、トライアックを設け、ドライブ回路３１へ過電圧が印加される場合のみ、両方向の電流経路を強制的に遮断するように構成してもよい。
【００３１】
【発明の効果】
以上、本発明によれば、電圧検出手段においてスイッチング素子の制御端子からドライブ回路に印加される電圧が検出され、その電圧が過電圧である場合、スイッチ手段を強制的にオフしてスイッチング素子の制御端子からドライブ回路へかけての電流経路を遮断することができる。これより、たとえ、スイッチング素子が破損してもドライブ回路に過電流が流れることを防止させることができるので、ドライブ回路に過電圧が印加されることを防止することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施形態の保護回路を示す図である。
【図２】タイミングチャートを示す図である。
【図３】従来のスイッチング素子及びドライブ回路を示す図である。
【符号の説明】
１０ 保護回路
１１ ダイオード
１２ バイポーラトランジスタ
１３、１４ 抵抗
１５ 制御回路
１６ ＦＥＴ
１７、１８ 抵抗
１９ ＦＥＴ
３０ スイッチング素子
３１ ドライブ回路
Claims (3)
- スイッチング素子とそのスイッチング素子の駆動を制御するドライブ回路との間に設けられる保護回路であって、
カソードが前記スイッチング素子の制御端子に接続されると共にアノードが前記ドライブ回路に接続され、前記スイッチング素子の駆動を制御する駆動制御信号を前記ドライブ回路から前記スイッチング素子に伝えるダイオードと、
前記スイッチング素子の制御端子と前記ドライブ回路との間に設けられ、自身がオンすると前記スイッチング素子から前記ドライブ回路へ流れる電流の経路を接続し、自身がオフすると前記スイッチング素子から前記ドライブ回路へ流れる電流の経路を遮断する電流経路用トランジスタと、
前記電流経路用トランジスタの制御端子とグランドとの間に設けられ、前記スイッチング素子がオフしているとき自身がオンし前記電流経路用トランジスタをオンさせ、前記スイッチング素子がオンしているとき自身がオフし前記電流経路用トランジスタをオフさせるトランジスタと、
互いに直列接続され、前記スイッチング素子の制御端子と前記グランドとの間に設けられる第１及び第２の抵抗と、
前記トランジスタの制御端子と前記グランドとの間に設けられ、前記第１及び第２の抵抗の接続点の電圧が過電圧であるとき自身がオンし前記トランジスタを強制的にオフさせる過電圧防止用トランジスタと、
を備えることを特徴とする保護回路。 - スイッチング素子とそのスイッチング素子の駆動を制御するドライブ回路との間に設けられる保護回路であって、
前記スイッチング素子の制御端子と前記ドライブ回路との間に設けられ、自身がオンすると前記スイッチング素子と前記ドライブ回路との間の電流経路を接続し、自身がオフすると前記電流経路を遮断するトライアックと、
前記トライアックの制御端子とグランドとの間に設けられ、前記スイッチング素子がオンまたはオフしているとき自身がオンし前記トライアックをオンさせ、自身がオフすると前記トライアックをオフさせるトランジスタと、
互いに直列接続され、前記スイッチング素子の制御端子と前記グランドとの間に設けられる第１及び第２の抵抗と、
前記トランジスタの制御端子と前記グランドとの間に設けられ、前記第１及び第２の抵抗の接続点の電圧が過電圧であるとき自身がオンし前記トランジスタを強制的にオフさせる過電圧防止用トランジスタと、
を備えることを特徴とする保護回路。 - 請求項１または請求項２に記載の保護回路であって、
前記第１及び第２の抵抗のそれぞれの抵抗値は、前記スイッチング素子のゲート−ソース間電圧が最大許容電圧となったときに前記第１及び第２の抵抗の接続点にかかる電圧と前記過電圧防止用トランジスタのスレッショルド電圧が等しくなるように設定されている、
ことを特徴とする保護回路。
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