JP7205636B2 - 過電流保護回路及びスイッチング回路 - Google Patents

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Description

本発明は、過電流保護回路及びスイッチング回路に関する。ここで、スイッチング回路とは、例えば昇圧チョッパ回路、ハーフブリッジインバータ回路、フルブリッジインバータ回路等のスイッチング回路である。
半導体デバイスは一般に短絡耐量を持ち、短絡耐量を超える電流が流れると破壊に至るおそれがある。短絡により半導体デバイスに過電流が流れるのを高速に検知し、半導体デバイスに流れる電流を停止させることで、半導体デバイスの過電流保護を行うことができる。
例えば特許文献１は、直流電圧が高い場合、低い場合、一定の場合においても任意のタイミングでコレクタ短絡検出の検知電圧の設定レベルを変えることができ、電圧駆動素子を過電流から確実に保護することができる電力変換装置の過電流保護装置を提供する。
特許文献１に係る過電流保護装置は、電圧駆動形の電力用スイッチング素子を有する電力変換装置と、上記電力用スイッチング素子の入力側主端子の電圧を検出し、上記電圧が所定値を超えた時、上記電力用スイッチング素子にオフ信号を与える過電流検知部と、上記過電流検知部に任意のタイミングで並列関係に接続し得るようにされ、上記所定値を変更し得るようにした過電流設定部とを備える。
ＧａＮデバイスは、窒化ガリウムＧａＮを用いた半導体デバイスであり、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）及びＳｉＣデバイス等の従来の半導体デバイスに比較して高周波で駆動され得るという特徴を持つ。
特開２００６－１４４０２号公報
しかしながら、ＧａＮデバイスは従来の半導体デバイスに比較して過電流に弱く、例えば１００ナノ秒程度の過電流で破壊に至ることもある。従って、ＤＥＳＡＴ、ＣＴ検出又は特許文献１の技術などの従来の過電流保護技術は、ＧａＮデバイスを十分に保護することができない。
本発明の目的は以上の問題点を解決し、半導体スイッチを過電流から、従来技術に比較して高速に保護することが可能な過電流保護回路及びスイッチング回路を提供することにある。
本発明の一態様に係る過電流保護回路は、
駆動信号に基づいてオンオフ制御されるスイッチング素子に流れる過電流を保護するための過電流保護回路において、
前記スイッチング素子の制御端子に接続されたドレインと、接地されたソースとを有するＮチャネルＦＥＴである第１のトランジスタと、
前記スイッチング素子の制御端子に接続されたエミッタと、前記第１のトランジスタのゲートに接続されかつ第１のキャパシタを介して接地されたコレクタと、所定のプルアップ電圧にプルアップされたベースとを有するＰＮＰ型バイポーラトランジスタである第２のトランジスタと、
前記第１のキャパシタと並列に接続された接地回路とを備える。
本発明に係る過電流保護回路によれば、半導体デバイスを過電流から、従来技術に比較して高速に保護することが可能である。
実施形態１に係る昇圧チョッパ回路１の構成例を示すブロック図である。 図１の電流駆動型スイッチング回路１０の詳細構成例を示すブロック図である。 実施形態１の変形例に係る電流駆動型スイッチング回路１０ａの詳細構成例を示すブロック図である。 図１の電流駆動型スイッチング回路１０における信号等の動作波形を示すタイミングチャートである。 図１の電流駆動型スイッチング回路１０のシミュレーション結果であって、電流及び電圧の動作波形を示すタイミングチャートである。 実施形態２に係る電流駆動型スイッチング回路１０Ａの構成例を示すブロック図である。 図４の電流駆動型スイッチング回路１０Ａのシミュレーション結果であって、電流及び電圧の動作波形を示すタイミングチャートである。 実施形態３に係る電流駆動型スイッチング回路１０Ｂの構成例を示すブロック図である。 図６の電流駆動型スイッチング回路１０Ｂにおける信号等の動作波形を示すタイミングチャートである。 実施形態４に係る電流駆動型スイッチング回路１０Ｃの構成例を示すブロック図である。 変形例１に係るハーフブリッジインバータ回路１Ａの構成例を示すブロック図である。 変形例２に係るフルブリッジインバータ回路１Ｂの構成例を示すブロック図である。
以下、本発明に係る実施形態を、図面に基づいて説明する。ただし、以下で説明する各実施形態は、あらゆる点において本発明の例示に過ぎない。本発明の範囲を逸脱することなく種々の改良や変形を行うことができることは言うまでもない。つまり、本発明の実施にあたって、実施形態に応じた具体的構成が適宜採用されてもよい。
（実施形態１）
図１は、実施形態１に係る昇圧チョッパ回路１の構成例を示すブロック図である。図１において、昇圧チョッパ回路１は、スイッチング素子である半導体スイッチ１４を有する電流駆動型スイッチング回路１０と、インダクタＬ１と、ダイオードＤ１と、キャパシタＣ１とを備える。
図１において、入力電圧ＶｉはインダクタＬ１を介してダイオードＤ１のアノード及び半導体スイッチ１４のドレインの接続点に印加される。半導体スイッチ１４のソースは接地される。ダイオードＤ１のカソードは出力電圧Ｖｏを出力するキャパシタＣ１の一端に接続され、その他端は接地される。半導体スイッチ１４のゲートには、昇圧チョッパのためのスイッチング駆動信号（以下、駆動信号という。）が入力されて、半導体スイッチ１４がオン又はオフとなるようにスイッチングされる。
以上のように構成された昇圧チョッパ回路１において、インダクタＬ１は電流の変化を妨げる向きに起電力を生じる。従って、半導体スイッチ１４がオンからオフに切り替わるとき、インダクタＬ１はダイオードＤ１の抵抗により電流が低下するのを妨げるように、入力電圧Ｖｉと同じ向きの起電力を生じる。これにより入力電圧Ｖｉよりも高い電圧が生じ、当該電圧はキャパシタＣ１により平滑化され、出力電圧Ｖｏに変換される。従って、半導体スイッチ１４のオンオフを周期的に選択的に切り替えることで、昇圧チョッパ回路１は、入力電圧Ｖｉを、入力電圧Ｖｉよりも高圧の直流出力電圧Ｖｏに変換して出力する。
当該昇圧チョッパ回路１の電流駆動型スイッチング回路１０は、図２を参照して詳細後述するように、半導体スイッチ１４のドレイン・ソース間において、所定値以上の過電流のドレイン電流Ｉｄが流れて半導体スイッチ１４が破壊されることを保護するために、半導体スイッチ１４のゲートを接地することで、半導体スイッチ１４をオフにし、過電流を遮断する過電流保護回路１１を設けたことを特徴としている。
図２Ａは、図１の電流駆動型スイッチング回路１０の詳細構成例を示すブロック図である。図２Ａにおいて、電流駆動型スイッチング回路１０は、過電流保護回路１１と、制御部１２と、駆動部１３と、半導体スイッチ１４と、抵抗Ｒ１とを備える。過電流保護回路１１は、トランジスタＱ１，Ｑ２と、プルアップ抵抗Ｒ２と、電圧検出回路１５と、キャパシタＣ１１と、抵抗Ｒ１１とを備える。ここで、過電流保護回路１１は、半導体スイッチ１４のドレイン・ソース間において、所定値以上の過電流のドレイン電流Ｉｄが流れて半導体スイッチ１４が破壊されることを保護するために、半導体スイッチ１４のゲートを接地することで、半導体スイッチ１４をオフにし、過電流を遮断することである。
図２Ａにおいて、制御部１２は、パルス信号である駆動信号Ｓｄｒｖで駆動部１３を制御する。また、電圧検出回路１５は、入力される検出電圧Ｖｇｓ１を監視し、検出電圧Ｖｇｓ１が所定のしきい値以上となったとき、ハイレベルの異常検出信号Ｓａを制御部１２に出力する。これに応答して、制御部１２は、駆動信号Ｓｄｒｖをローレベルに固定して、駆動部１３を停止させる。なお、トランジスタＱ２のベース電圧をＶｏｃｐとする。
駆動部１３は、制御部１２からの駆動信号Ｓｄｒｖに基づいて、抵抗Ｒ１を介して半導体スイッチ１４のゲートにゲート・ソース間電圧Ｖｇｓ１４を印加し、半導体スイッチ１４をオンオフ制御する。半導体スイッチ１４は例えばＧａＮデバイス等のスイッチング素子であり、駆動部１３によりオンオフ制御されてドレイン電流Ｉｄを導通するか否かを選択的に切り替える。
過電流保護回路１１において、トランジスタＱ１は、例えばＮチャネルＦＥＴである。トランジスタＱ１のドレインはゲート・ソース間電圧Ｖｇｓ１４に接続され、トランジスタＱ１のソースは接地され、トランジスタＱ１のゲートはトランジスタＱ２のコレクタに接続される。また、トランジスタＱ２は、例えばＰＮＰ型バイポーラトランジスタであり、トランジスタＱ２のエミッタはゲート・ソース間電圧Ｖｇｓ１４に接続され、トランジスタＱ２のコレクタは、キャパシタＣ１１及び抵抗Ｒ１１の並列回路である時定数回路１９を介して接地され、トランジスタＱ２のベースは、プルアップ抵抗Ｒ２を介してしきい値電圧ＶＴＨにプルアップされる。ここで、時定数回路１９は、駆動信号Ｓｄｒｖの停止後に当該過電流保護回路１１を保護動作から定常動作に復帰されるために、その時定数によりトランジスタＱ１のゲート・ソース間電圧Ｖｇｓを放電するために設けられる。なお、しきい値電圧ＶＴＨは、本発明の「プルアップ電圧」の一例であり、抵抗Ｒ１１は、本発明の「接地回路」の一例である。
ここで、定常動作期間において、トランジスタＱ１，Ｑ２はともにオフされ、ここで、検出電圧Ｖｇｓ１は所定の電圧で保持されている。次いで、短絡発生でゲート・ソース間電圧Ｖｇｓ１４がしきい値電圧ＶＴＨになると、トランジスタＱ２はオンされ、さらに、短絡継続でゲート・ソース間電圧Ｖｇｓ１４がしきい値電圧ＶＴＨを超えると、トランジスタＱ１もオンされ、保護動作が開始する。ここで、電圧検出回路１５は、トランジスタＱ１のゲート・ソース間電圧である検出電圧Ｖｇｓ１を検出して、検出電圧Ｖｇｓ１を示す信号を制御部１２に出力する。次いで、保護動作が開始され検出電圧Ｖｇｓがしきい値電圧ＶＴＨを下回ると、トランジスタＱ２がオフされる。
図３Ａは、図１の電流駆動型スイッチング回路１０における信号等の動作波形を示すタイミングチャートである。
図３Ａにおいて、時刻ｔ０において電流駆動型スイッチング回路１０が動作を開始し、時刻ｔ１において半導体スイッチ１４に短絡が発生した後、時刻ｔ３において制御部１２が短絡を検出する。ここで、時刻ｔ０～ｔ１の期間を定常動作期間といい、時刻ｔ１～ｔ２の期間を保護動作期間といい、時刻ｔ２～ｔ３の期間を保護保持期間といい、時刻ｔ３～ｔ５の期間をＶｇｓ１オフ期間といい、時刻ｔ６から定常動作期間に戻る。
定常動作期間において、検出電圧Ｖｇｓ１がオーバーシュートする期間（詳細後述）を除いて、プルアップ抵抗Ｒ２に電流は流れないため、検出電圧Ｖｇｓ１はしきい値電圧ＶＴＨである。このしきい値電圧ＶＴＨは、駆動信号Ｓｄｒｖがハイレベルの時に駆動部１３が供給するゲート・ソース間電圧Ｖｇｓ１４よりも高く設定されているため、トランジスタＱ１及びＱ２の両方は定常動作期間において常にオフである。
一般に半導体デバイスを過電流が流れる場合、半導体デバイスに含まれる半導体スイッチのゲート・ソース間電圧がオーバーシュート（瞬間的に上昇）する。本実施形態においても、図３Ａの時刻ｔ１において、半導体スイッチ１４に流れるドレイン電流Ｉｄが過剰に上昇するとともに、半導体スイッチ１４のゲート・ソース間電圧Ｖｇｓ１４は急激に上昇し、しきい値電圧ＶＴＨよりも高い値になる。これにより、トランジスタＱ２がオンになり、従ってトランジスタＱ１もオンになる。
従って、ゲート・ソース間電圧Ｖｇｓ１４はトランジスタＱ１により放電され０となる。これにより半導体スイッチ１４はオフになるため、半導体スイッチ１４に流れる過電流を停止させ、過電流保護回路１１は保護動作を開始することができる。時刻ｔ１で短絡が発生してから、過電流保護回路１１が保護動作を開始するまでの時間は、トランジスタＱ１，Ｑ２のスイッチングにおける遅延を含み、例えば２０～１００ナノ秒程度に短い。
また、本実施形態に係る保護保持機能はトランジスタＱ１のゲート端子に接続された時定数回路１９で行われる。
電圧検出回路１５は、検出電圧Ｖｇｓ１に基づくＨレベルの異常検出信号Ｓａを制御部１２に出力する。これに応答して、制御部１２は保護動作が行われたと判断して、駆動信号Ｓｄｒｖの出力を停止させる（時刻ｔ３）。停止期間Ｐｈでは、駆動信号Ｓｄｒｖは常にローレベルであり、半導体スイッチ１４は常にオフのままである。
なお、検出電圧Ｖｇｓ１が時定数回路１９により放電しきるまでは保護動作が保持されるので、繰り返しの過電流は発生しない。
保護状態のときに異常状態が解消すると（時刻ｔ４）、駆動信号の停止後において、時定数回路１９は、当該過電流保護回路１１を保護動作から定常動作に復帰されるために、その時定数によりトランジスタＱ１のゲート／ソース間電圧Ｖｇｓを放電することで、トランジスタＱ１がオフとなり（時刻ｔ５）、定常動作に復帰する。
図３Ｂは図１の電流駆動型スイッチング回路１０のシミュレーション結果であって、電流及び電圧の動作波形を示すタイミングチャートである。図３Ｂから明らかなように、ゲート・ソース間電圧Ｖｇｓ１４は大きなオーバーシュートを伴わず、制御できる。
以上のように、本実施形態に係る過電流保護回路１１は、プルアップ抵抗Ｒ２と、ＮチャネルＦＥＴであるトランジスタＱ１と、ＰＮＰ型バイポーラトランジスタであるトランジスタＱ２と、電圧検出回路１５と、キャパシタＣ１１及び抵抗Ｒ１１からなる時定数回路１９とを備える。半導体スイッチ１４のゲート・ソース間電圧Ｖｇｓ１４がしきい値電圧ＶＴＨを上回ると、トランジスタＱ２，Ｑ１は順次オンになる。これにより、トランジスタＱ１により、ゲート・ソース間電圧Ｖｇｓ１４を瞬時に０Ｖまで低下させて、半導体スイッチをオフする保護動作を開始する。また、制御部１２は電圧検出回路１５からの異常検出信号Ｓａに基づいて、駆動部１３を停止させて半導体スイッチ１４をオフする。従って、本実施形態によれば、半導体スイッチ１４に流れる過電流を、従来技術に比較して高速に停止させ、半導体スイッチ１４を保護することができる。
図２Ｂは実施形態１の変形例に係る電流駆動型スイッチング回路１０ａの詳細構成例を示すブロック図である。図２Ｂの電流駆動型スイッチング回路１０ａは、図２Ａの過電流保護回路１１に代えて、過電流保護回路１１ａを備え、その相違点は、抵抗Ｒ２にノイズ除去用ダイオードＤ２を備えたことにある。なお、この変形例は実施形態１の他の実施形態にも適用できる。
（実施形態２）
実施形態１では、半導体スイッチ１４のゲート・ソース間電圧Ｖｇｓ１４が立ち上がる時、図３Ｂに示したようにしきい値電圧Ｖｏｃｐが一時的に上昇する。このとき、しきい値電圧Ｖｏｃｐの変動により遅延が発生し、保護動作の開始を遅延させる原因となる。
図４は、実施形態２に係る電流駆動型スイッチング回路１０Ａの構成例を示すブロック図である。図４において、電流駆動型スイッチング回路１０Ａは、電流駆動型スイッチング回路１０と比較して以下の点で異なる。
（１）過電流保護回路１１Ａはさらに、トランジスタＱ２のベースに接続されたキャパシタＣａを備える。
（２）しきい値電圧ＶＴＨの電源はプルアップ抵抗Ｒ２を介して、キャパシタＣａをしきい値電圧ＶＴＨまで充電する。
実施形態２において、半導体スイッチ１４に短絡が発生し、ゲート・ソース間電圧Ｖｇｓ１４が急激に立ち上がる。この時、ゲート・ソース間電圧Ｖｇｓ１４の立ち上がりによりしきい値電圧Ｖｏｃｐが一時的に上昇するが、この変化はキャパシタＣａにより軽減される。従って、保護動作の開始の遅延を抑えることができる。
図５は図４の電流駆動型スイッチング回路１０Ａのシミュレーション結果であって、電流及び電圧の動作波形を示すタイミングチャートである。図５から明らかなように、しきい値電圧Ｖｏｃｐは大きな一時的な上昇を伴わず、制御できる。
以上のように、本実施形態に係る過電流保護回路１１Ａは、過電流保護回路１１に加えてさらにキャパシタＣａを備える。これにより、ゲート・ソース間電圧Ｖｇｓ１４の立ち上がりによるしきい値電圧Ｖｏｃｐの一時的な上昇を図２Ａの過電流保護回路１１よりも小さくし、保護動作の開始における遅延を過電流保護回路１１よりも低減することができる。
（実施形態３）
図６は、実施形態３に係る電流駆動型スイッチング回路１０Ｂの構成例を示すブロック図である。
図６において、電流駆動型スイッチング回路１０Ｂは、図４の電流駆動型スイッチング回路１０Ａと比較して以下の点で異なる。
（１）電流駆動型スイッチング回路１０Ｂは、抵抗Ｒ１１に代えて、例えばＮチャネルＭＯＳＦＥＴであり接地回路として動作するトランジスタ１７を備える。
図６において、トランジスタ１７のゲートには制御部１２からの復帰信号Ｓｍが入力され、トランジスタ１７のドレインはトランジスタＱ１のゲートに接続され、トランジスタ１７のソースは接地される。制御部１２は、駆動信号の停止後において、過電流保護回路１１を保護動作から定常動作に復帰されるために、復帰信号Ｓｍをトランジスタ１７のゲートに出力する。これにより、トランジスタ１７をオンすることでトランジスタＱ１のゲート・ソース間電圧Ｖｇｓ１を放電する。
図７は図６の電流駆動型スイッチング回路１０Ｂにおける信号等の動作波形の例を示すタイミングチャートである。
図７において、電流駆動型スイッチング回路１０Ｂは、図４の電流駆動型スイッチング回路１０Ａの動作と比較すると、以下のことが異なる。
（１）時刻ｔ１の短絡発生時において、トランジスタQ１のゲート電圧が上昇し、保護動作が開始される。
（２）時刻ｔ３において、制御部１２が電圧検出回路１５から異常検出信号Ｓａに基づいて異常状態を検知した後、異常検出信号Ｓａがローレベルに低下したとき異常状態が解消したと判断し（時刻ｔ１１）、その後所定の時間期間の後（時刻ｔ４）、復帰信号Ｓｍをトランジスタ１７のゲートに出力する。これにより、トランジスタ１７がオンとなり、トランジスタＱ１のゲート・ソース間電圧Ｖｇｓを放電することで、トランジスタＱ１がオフとなり、半導体スイッチ１４が保護状態より定常状態へ復帰する（時刻ｔ６）。
以上のように、実施形態３に係る電流駆動型スイッチング回路１０Ｂは、トランジスタ１７を備える。制御部１２は異常状態が解消したと判断（時刻ｔ１１）した後所定の時間期間の後（時刻ｔ４）、復帰信号Ｓｍをトランジスタ１７のゲートに出力する。これにより、トランジスタ１７がオンとなり、トランジスタＱ１のゲート・ソース間電圧Ｖｇｓを放電することで、トランジスタＱ１がオフとなり、半導体スイッチ１４が保護状態より定常状態へ復帰する（時刻ｔ６）。
（実施形態４）
図８は、実施形態４に係る電流駆動型スイッチング回路１０Ｃの構成例を示すブロック図である。図８において、電流駆動型スイッチング回路１０Ｃは図６の電流駆動型スイッチング回路１０Ｂと比較して、以下の点が異なる。
（１）ＮチャネルＭＯＳＦＥＴであるトランジスタ１７に代えて、例えばＮＰＮ型バイポーラトランジスタであるトランジスタ１７ａを備える。
（２）制御部１２とトランジスタ１７ａのゲートとの間に、トランジスタ駆動部１６を備える。
図８において、制御部１２は、トランジスタ駆動部１６を介してトランジスタ１７ａのベース電流Ｉｔｒを制御することで、トランジスタ１７ａをオンオフ制御する。これにより、実施形態３と同様の作用効果が得られる。
（変形例）
以上、本発明の実施形態を詳細に説明したが、前述までの説明はあらゆる点において本発明の例示に過ぎない。本発明の範囲を逸脱することなく種々の改良や変形を行うことができることは言うまでもない。例えば、以下のような変更が可能である。なお、以下では、上記実施形態と同様の構成要素に関しては同様の符号を用い、上記実施形態と同様の点については、適宜説明を省略した。以下の変形例は適宜組み合わせ可能である。
実施形態１～４では、本発明に係る電流駆動型スイッチング回路１０，１０Ａ～１０Ｃを備える半導体デバイスとして、昇圧チョッパ回路１を説明した。しかしながら、本発明はこれに限らず、半導体スイッチで電流をスイッチング制御する回路及び装置等に利用可能である。
例えば、図９は、変形例１に係るハーフブリッジインバータ回路１Ａの構成例を示すブロック図である。図９において、ハーフブリッジインバータ回路１Ａは、インダクタＬ２と、２個の電流駆動型スイッチング回路１０と、キャパシタＣ２とを備える。
図９において、２個の電流駆動型スイッチング回路１０の半導体スイッチ１４は、周期的に交互にオンするよう制御される。これにより入力電圧Ｖｉはスイッチングされ、キャパシタＣ２により平滑化されて、交流出力電圧Ｖｏに変換される。これによりハーフブリッジインバータ回路１Ａは、直流の入力電圧Ｖｉをスイッチングし、交流の出力電圧Ｖｏに変換して出力する。２個の電流駆動型スイッチング回路１０は、それぞれ電流駆動型スイッチング回路１０Ａ～１０Ｃのいずれか１つで置き換えられてもよい。
また、図１０は、変形例２に係るフルブリッジインバータ回路１Ｂの構成例を示すブロック図である。図１０において、フルブリッジインバータ回路１Ｂは、キャパシタＣ３と、４個の電流駆動型スイッチング回路１０と、インダクタＬ３，Ｌ４とを備える。
図１０において、４個の電流駆動型スイッチング回路１０は、第１及び第４の電流駆動型スイッチング回路１０（図左上及び右下）がオンであり、かつ第２及び第３の電流駆動型スイッチング回路１０（図左下及び右上）がオフである期間と、これらのオンオフを逆転させた期間とが、周期的に交互に現れるよう制御される。これにより入力電圧Ｖｉはスイッチングされ、スイッチングされた入力電圧Ｖｉは、キャパシタＣ３及びインダクタＬ３，Ｌ４により平滑化される。これによりフルブリッジインバータ回路１Ｂは、直流の入力電圧Ｖｉをスイッチングし、交流の出力電圧Ｖｏに変換して出力する。４個の電流駆動型スイッチング回路１０は、それぞれ電流駆動型スイッチング回路１０Ａ～１０Ｃのいずれか１つで置き換えられてもよい。
このように、本発明に係る電流駆動型スイッチング回路及び過電流保護回路は、半導体デバイスで電流をスイッチング制御する回路及び装置に利用可能である。
また、実施形態１～４では、しきい値電圧ＶＴＨの電源からの電流を制限する手段としてプルアップ抵抗Ｒ２を用いた。しかしながら、本発明はこれに限らず、プルアップ抵抗Ｒ２に代えてダイオード等を用いてもよい。さらに、実施形態１～４では、スイッチング回路として電流駆動型スイッチング回路１０，１０Ａ～１０Ｃを用いた。しかしながら、本発明はこれに限らず、電流駆動型スイッチング回路に代えて電圧駆動型スイッチング回路を用いてもよい。
１ 昇圧チョッパ回路
１Ａ ハーフブリッジインバータ回路
１Ｂ フルブリッジインバータ回路
１０，１０ａ，１０Ａ～１０Ｃ 電流駆動型スイッチング回路
１１，１１ａ，１１Ａ～１１Ｃ 過電流保護回路
１２ 制御部
１３ 駆動部
１４ 半導体スイッチ
１５ 電圧検出回路
１６ トランジスタ駆動部
１７，１７ａ トランジスタ
１８，１９ 時定数回路
Ｃ１～Ｃ１１ キャパシタ
Ｄ１，Ｄ２ ダイオード
Ｌ１，Ｌ２ リアクトル
Ｑ１，Ｑ２ トランジスタ
Ｒ１～Ｒ１１ 抵抗

Claims (12)

  1. 駆動信号に基づいてオンオフ制御されるスイッチング素子に流れる過電流を保護するための過電流保護回路において、
    前記スイッチング素子の制御端子に接続されたドレインと、接地されたソースとを有するＮチャネルＦＥＴである第１のトランジスタと、
    前記スイッチング素子の制御端子に接続されたエミッタと、前記第１のトランジスタのゲートに接続されかつ第１のキャパシタを介して接地されたコレクタと、所定のプルアップ電圧にプルアップされたベースとを有するＰＮＰ型バイポーラトランジスタである第２のトランジスタと、
    前記第１のキャパシタと並列に接続された接地回路とを備え、
    前記接地回路は、前記第１のキャパシタの電荷を放電することを可能にする回路である、
    過電流保護回路。
  2. 前記接地回路は、第１の抵抗であり、
    前記第１のキャパシタと前記第１の抵抗とにより時定数回路を構成した
    請求項１に記載の過電流保護回路。
  3. 前記接地回路は、前記第１のキャパシタと並列に接続されたドレイン及びソースと、前記過電流保護回路の保護動作から定常動作に復帰させるための復帰信号が印加されるゲートとを有するＦＥＴである第３のトランジスタである
    請求項１に記載の過電流保護回路。
  4. 前記接地回路は、前記第１のキャパシタと並列に接続されたコレクタ及びエミッタと、前記過電流保護回路の保護動作から定常動作に復帰させるための復帰信号が印加されるベースとを有するバイポーラトランジスタである第４のトランジスタである
    請求項１に記載の過電流保護回路。
  5. 前記第２のトランジスタのベースと前記プルアップ電圧との間に接続された第２の抵抗と、
    前記第２の抵抗に並列に接続された第１のダイオードとを備える
    請求項１又は２に記載の過電流保護回路。
  6. 前記第２のトランジスタのベース及び接地に接続された第２のキャパシタをさらに備える、
    請求項１又は２に記載の過電流保護回路。
  7. 前記第２のトランジスタのベースと前記プルアップ電圧との間に接続された第３の抵抗と、前記第３の抵抗と前記第２のトランジスタのベースとの接続点と接地との間に接続された第３のキャパシタとを含む回路をさらに備える
    請求項１又は２に記載の過電流保護回路。
  8. 前記第３の抵抗に並列に接続された第３のダイオードとを備える
    請求項７に記載の過電流保護回路。
  9. 前記駆動信号を発生する制御部と、
    前記第１のトランジスタのゲートの電圧に基づいて、前記スイッチング素子をオフするための異常検出信号を発生して前記制御部に出力する電圧検出回路とをさらに備える、
    請求項１～８のうちのいずれか１つに記載の過電流保護回路。
  10. 前記制御部は、前記異常検出信号が消滅したときから所定時間後に、前記復帰信号を発生して、前記第３のトランジスタのゲートに印加する
    請求項３に従属する請求項９に記載の過電流保護回路。
  11. 前記制御部は、前記異常検出信号が消滅したときから所定時間後に、前記復帰信号を発生して、前記第４のトランジスタのベースに印加する
    請求項４に従属する請求項９に記載の過電流保護回路。
  12. 請求項１～１１のうちのいずれか１つに記載の過電流保護回路と、
    前記スイッチング素子とを備える、
    スイッチング回路。
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