JP2014187543A - 半導体装置 - Google Patents

Abstract

【課題】スイッチング素子のゲート電圧が急上昇した場合であっても、ゲート電圧を素早く低下させる半導体装置を提供する。
【解決手段】
本発明における半導体装置は、第１の駆動電極を有し、第１の駆動電極にて動作される第１のスイッチング部と、第１の駆動電極側に接続されて、第１の駆動電極の電圧が第１の電圧以上で導通して第１の電圧より低い第２の電圧で導通を保持するスナップバック特性を有する第２のスイッチング部と、第２のスイッチング部が導通することにより動作して、第１の駆動電極の電荷を吸引する第３のスイッチング部と、を備える。
【選択図】図１

Description

本発明は、半導体装置に関する。

最近、ハイブリッド自動車（Hybrid Vehicle）や電気自動車（Electric Vehicle）では、モータを駆動するのに、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などのスイッチング素子が広く利用されている。

スイッチング素子でモータを駆動するには、通常、上アームと呼ばれるスイッチング素子と、上アームと対向する下アームと呼ばれるスイッチング素子とを上下直列に接続して、上下アームの接続点に負荷となるモータの巻き線を接続し、対向するアームを交互にＯＮさせて巻き線に流す電流を制御している。

しかし、上下アームのいずれかがスイッチングＯＮのときに、対向するアームが短絡故障を起こした場合、ＯＮになっている素子のゲート電極の電圧が上昇し、過電流が流れて素子を損傷させてしまうことがあった。

例えば、特許文献１には、ＩＧＢＴのゲート端子の電圧に基づいてＩＧＢＴの短絡を検知してＩＧＢＴに流れる電流を遮断する技術が記載されている。

また、特許文献２には、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）のゲート電極にサイリスタを接続して、短絡電流からＭＯＳＦＥＴを保護する技術が記載されている。

特開２０１１−２９８１８号公報 特開平０１−３１８４３０号公報

しかし、上記特許文献１に記載された従来の技術では、短絡を検知してから電流を遮断するまでに時間が掛かってしまい、スイッチング素子を損傷させてしまう場合があった。

また、特許文献２に記載された従来の技術では、サイリスタをそのままゲートに接続するため、保護対象となるＭＯＳＦＥＴの耐圧、電流特性にサイリスタ素子の特性を合わせるのが困難であった。

そこで、本発明は、上記従来技術における問題点に鑑みてなされたものであり、スイッチング素子のゲート電圧が急上昇した場合であっても、ゲート電圧を素早く低下させる半導体装置を提供することを目的とする。

上記課題に鑑み、本発明における半導体装置は、第１の駆動電極を有し、前記第１の駆動電極にて動作される第１のスイッチング部と、前記第１の駆動電極側に接続されて、前記第１の駆動電極の電圧が第１の電圧以上で導通して前記第１の電圧より低い第２の電圧で前記導通を保持するスナップバック特性を有する第２のスイッチング部と、前記第２のスイッチング部が導通することにより動作して、前記第１の駆動電極の電荷を吸引する第３のスイッチング部と、を備える。

本発明の実施形態によれば、スイッチング素子のゲート電圧が急上昇した場合であっても、ゲート電圧を素早く低下させる半導体装置を提供することができる。

第１の実施形態における回路図 第１の実施形態における、Ｖceのグラフ（ａ）、Ｖgeのグラフ（ｂ）、Ｉcのグラフ（ｃ） 第２の実施形態における回路図 第３の実施形態における回路図 第３の実施形態における、Ｖceのグラフ（ａ）、Ｖgeのグラフ（ｂ）、Ｉcのグラフ（ｃ） 第３の実施形態におけるＶgeをシミュレーションしたグラフ

以下、図面に基づいて本発明の実施の形態を、実施形態１〜実施形態３の３つの態様により説明する。
［第１の実施形態］
図１は、第１の実施形態における回路図の一例である。

図１において、半導体装置１は、「第１のスイッチング部」として、ＩＧＢＴ素子Ｑ１（以下、「Ｑ１」と略す。）を備えている。本実施形態ではスイッチング素子としてＩＧＢＴを例示して説明するが、スイッチング素子は例えばＭＯＳＦＥＴであっても良い。

Ｑ１は、コレクタ、エミッタ及び「第１の駆動電極」としてゲートを備えている。また、Ｑ１は、コレクタから流入するコレクタ電流Ｉｃの一部を分流させて電流を流すセンスエミッタ端子ＳＥを備えており、センスエミッタ端子ＳＥに接続されたセンス抵抗Ｒ１に流れる電流によって電圧に変換されて、過電流検知部１２にて過電流を検出する。

Ｑ１のコレクタとエミッタ間にはダイオードＤ１が接続されている。ダイオードＤ１は、Ｑ１のエミッタからコレクタに向かう方向が順方向となるように接続されており、駆動するモータのコイルが電流遮断時に発生する逆起電力を逃してＱ１の破損を防止している。なお、ダイオードＤ１は、スイッチング素子にＭＯＳＦＥＴを使用する場合は不要である。

Ｑ１のコレクタとゲートとの間には、容量性インピーダンスＣgcが存在しており、コレクタの電圧の変動を、容量性インピーダンスＣgcを通じてゲートＧに伝達する。従って、Ｑ１のコレクタの電圧が急上昇した場合、ゲートの電圧も急上昇しさせる。

Ｑ１のコレクタには、Ｑ１と対向する図示しないＩＧＢＴ素子（上アーム）のエミッタが直列に接続されており、上下アームの組を形成している。図示しているＱ１は、下アームである。半導体装置によるモータ駆動は、モータが３相の巻き線で構成される場合には、通常３組の上下アームの組によって順次巻き線が駆動される。

Ｑ１を含む上下アームを形成するＩＧＢＴは、ゲートＧに接続された駆動制御回路１１によって順次駆動される。Ｑ１は、駆動制御回路１１によってゲート電極Ｇに電圧が加わることによりＯＮとなり、ゲート電極Ｇに負の電圧が加わることによりＯＦＦとなる。

第１の実施形態では、点線で囲ったダイナミッククランプ回路Ａが「第１の駆動電極側」に接続されている。「ダイナミッククランプ回路」とは、サージなどにより発生した異常電圧を所定の電圧に戻して安定化させる回路であり、アクティブクランプと同じ意味である。本実施形態においては、Ｑ１のゲート電圧を安定化させる。

ダイナミッククランプ回路Ａにおいて、Ｑ１のゲートには、Ｑ１のゲートからＧＮＤ（グランド）に向かう方向が逆方向となるように、ツェナーダイオードＺ１（以下、「Ｚ１」と略す。）のカソードを接続する。Ｚ１のアノードには、Ｑ１のゲートＧからＧＮＤに向かう方向が順方向になるように、「第２のスイッチング部」としてのサイリスタＴ１（以下、「Ｔ１」と略す。）のアノードを接続する。さらにＴ１のカソードには、抵抗Ｒ２（以下、「Ｒ２」と略す。）の一端を接続し、Ｒ２の他端はＧＮＤに接続する。つまり、Ｑ１のゲートからＧＮＤの間に、逆方向のＺ１、順方向のＴ１及びＲ２が直列に接続される。

Ｑ１のゲートとＧＮＤの間には、「第３のスイッチング部」としてｎチャンネルのＭＯＳＦＥＴ素子Ｍ１（以下、「Ｍ１」と略す。）を、Ｍ１のドレインがＱ１のゲートに、Ｍ１のソースがＧＮＤに接続されるように接続する。Ｍ１のゲートは、Ｔ１のカソードと抵抗Ｒ２の間に接続する。Ｔ１は、Ｒ２に生じる電圧によって駆動される。

なお、スイッチング素子が導通（ＯＮ）状態になる動作をターンオン、非導通（ＯＦＦ）状態になる動作をターンオフという。

ここで、Ｑ１がＯＮのときに、上アームが短絡故障を起こした場合の動作を、図２を用いて説明する。図２は、第１の実施形態における、Ｖceのグラフの一例（ａ）、Ｖgeのグラフの一例（ｂ）、及びＩcのグラフの一例（ｃ）である。ここで、Ｖceは、Ｑ１のコレクタ−エミッタ間の電圧である。Ｖgeは、Ｑ１のゲート−エミッタ間の電圧である。Ｉcは、Ｑ１のコレクタ電流である。

図２（ａ）において、時刻ｔ＜ｔ１でＶgeはターンオン電圧Ｖg_onが印加され、Ｑ１がＯＮ状態になっている。

時刻ｔ＝ｔ１にて、上アームに短絡故障が発生したとすると、Ｑ１のＶceは、短絡電圧まで急上昇し一定値となる。Ｖceの上昇に対応して、Ｖgeは、図２（ｂ）に示すとおり、容量性インピーダンスＣgcの時定数によって上昇する。また、Ｖgeが上昇することにより、図２（ｃ）に示すとおり、コレクタ電流Ｉcも上昇する。

図２（ｂ）及び（ｃ）の点線で示した部分は、第１の実施形態による動作が行われなかった場合のグラフである。ＶgeはＱ１のターンオン電圧Ｖg_onを大きく超え、Ｉcには大きな電流が流れ、Ｑ１には電流量に応じた熱が発生し、Ｑ１を損傷させてしまう場合がある。容量性インピーダンスＣgcによる発生する電圧は、Ｖceの交流成分に応じて上昇し、直流成分に対しては電圧を発生しないため、Ｖceの値が一定値になることによりＶgeの値は所定の上限値まで達し、その後はターンオン電圧までゆっくり戻される。また、Ｉcの値もＶgeの値の低下とともに徐々に低下していく。ＩcはＱ１がＯＮの時の内部抵抗値により熱となるため、例えば、Ｉcの定格値の大きいスイッチング素子を使えば熱による損傷を防ぐことができる。しかし、定格電流が増えると素子が大型化してしまい、また大きな放熱部等を必要とするため、例えば車両などでの使用は難しい。本実施の形態においては、図２（ｂ）及び（ｃ）の点線で示したグラフから、実線で示したグラフにＶge及びＩcを低減させる。

ここで、Ｚ１の降伏電圧をＶｚ1、「第１の電圧」としてのＴ１のトリガ電圧をＶtrig、さらに、「第２の電圧」としてのＴ１のホールド電圧をＶholdとする。サイリスタのトリガ電圧とは、サイリスタのアノード−カソード間の電圧がこれ以上の値になるとサイリスタがターンオンする電圧であり、ホールド電圧とは、ターンオンしたサイリスタのオン状態を保持する保持電流Ｉholdにおけるアノード−カソード間の電圧である。サイリスタは、トリガ電圧でターンオンし、トリガ電圧より低い電圧であるホールド電圧にて導通状態を保持するスナップバック特性を備えている。Ｒ２を流れるＩholdによって生じる電圧はＭ１のゲートに印加される。

第１の実施形態では、Ｑ１のゲートの電荷の引き抜きはＭ１によって行う。Ｍ１のゲート閾値電圧を、Ｒ２・Ｉholdとなるように設定する。

図２（ｂ）において、検出閾値Ｖg_hiは、Ｑ１のゲート電圧がこれ以上となった場合に異常を検出する電圧である。また、クランプ電圧Ｖg_lowは、Ｑ１のゲートの電荷を引き抜くためのクランプ電圧である。クランプ電圧Ｖg_lowは、Ｑ１のターンオン電圧より低くすることにより、Ｉcの流入を制限させることができる。検出閾値Ｖg_hi及びクランプ電圧Ｖg_lowは以下の式で表される。
Ｖg_hi＝Ｖtrig＋Ｖｚ1・・・（イ）
Ｖg_low＝Ｖhold＋Ｖｚ1＋Ｒ２・Ｉhold・・・（ロ）
第１の実施形態では、上記式（イ）及び（ロ）によって、Ｖtrig、Ｖhold及びＩholdの特性を有するＴ１、降伏電圧がＶｚのＺ１、及びゲート閾値がＲ２・ＩholdのＭ１を選択することにより、所望するＶg_hi及びＶg_lowの特性を有する半導体装置を提供することができる。

図２（ｂ）のｔ２にて、ＶgeがＶg_hiとなると、Ｔ１がターンオンすることにより、Ｒ２に電流が流れてＭ１がＯＮとなり、ＶgeはＴ１のホールド電圧Ｖhold及びホールド電流Ｉholdによって、ｔ３にて、Ｖg_lowにクランプされる。また、図２（ｃ）のｔ２にて、Ｍ１がＯＮとなると、Ｑ１のＩｃは、ｔ３より、Ｔ１のホールド電流Ｉholdに応じてバランスすることになり安定してＱ１のゲートに溜まった電荷を引き抜くことができる。これにより、単位時間あたりの発熱量を抑えてＱ１の損傷を防止することができる。

また、本実施形態においては、対向アームの短絡によるゲート電極Ｇの電圧の上昇を、例えばコンパレータや制御回路などを用いることなく検知できるので、ゲート電極Ｇの電圧を素早く低下させることができる。

また、Ｍ１を駆動するホールド電流Ｉholdは小さい電流で良いため、ツェナーダイオードＺ１やサイリスタＴ１等を小型化することが可能となる。
［第２の実施形態］
次に、図３を用いて第２の実施形態を説明する。図３は、第２の実施形態における回路図の一例である。

図３において、点線部のダイナミッククランプ回路Ｂは、図１におけるダイナミッククランプ回路Ａと等価な動作を行う。また、サイリスタ動作部Ｃは、図１におけるサイリスタＴ１と等価な動作を行う。図３で示す第２の実施形態の回路は、第１の実施形態における図１の回路をより実装に近い回路で例示したものである、第１の実施形態におけるサイリスタＴ１の特性を選択することに変えて、回路Ｃにおけるトランジスタ等の特性にてサイリスタＴ１と同等の特性を得ることができる。従って、図３の回路による第２の実施形態においても、動作は図２で説明した動作と同じである。なお、図１と重複する点線Ｂ以外の回路部分は記載を省略している。

図３において、Ｑ１のゲートには、ダイナミッククランプ回路Ｂが接続される。ダイナミッククランプ回路Ｂには、第１の実施形態と同じＭ１が使用される。一方、第２の実施形態では、トランジスタＱ３及びトランジスタＱ４（以下、「Ｑ３」及び「Ｑ４」と略す。）を備える。また、ダイオードＤ２及びダイオードＤ３（以下、「Ｄ２」及び「Ｄ３」と略す。）を備える。また、ツェナーダイオードＺ２、ツェナーダイオードＺ３及びツェナーダイオードＺ４（以下、「Ｚ２」、「Ｚ３」及び「Ｚ４」と略す。）を備える。また、抵抗Ｒ２に加えて、抵抗Ｒ４及び抵抗Ｒ５（以下、「Ｒ４」及び「Ｒ５」と略す。）を備える。
さらに、コンデンサＣ２及びコンデンサＣ３（以下、「Ｃ２」及び「Ｃ３」と略す。）を備えている。Ｑ１のゲートには、順方向のＤ２、逆方向のＺ２及びＺ３が直列に接続されて、Ｚ３のアノードにはＺ４のカソード、Ｑ３のコレクタ及びＲ４一端が並列に接続される。Ｑ３のエミッタとＺ４のアノードは、Ｒ５の一端に接続される。また、Ｑ４のベースは、Ｚ４のアノードとＲ５の間に接続される。Ｑ４のコレクタは、Ｒ４の他端とＱ３のベースに接続される。Ｑ４のエミッタは、Ｒ５の他端とともにＲ２の一端に接続されて、さらにＲ２の他端はＧＮＤに接続される。

ここで、Ｚ２、Ｚ３及びＺ４の降伏電圧を、それぞれＶｚ2、Ｖｚ3及びＶｚ4とする。また、サイリスタ動作部Ｃのトリガ電圧をＶtrig、トリガ電流をＩtrig、ホールド電圧をＶholdとする。また、Ｄ２の順方向電圧をＶd2とする。

第２の実施形態において、Ｑ１のゲートの電圧検出閾値Ｖg_hi及びクランプ電圧Ｖg_lowは以下の式で表される。
Ｖg_hi＝Ｖtrig＋Ｖd2＋Ｖｚ2＋Ｖｚ3＋Ｖｚ4・・・（ハ）
（ただし、Ｖtrig＝（Ｒ５＋Ｒ２）・Ｉtrig）
Ｖg_low＝Ｖhold＋Ｖd2＋Ｖｚ2＋Ｖｚ3＋Ｒ２・Ｉhold・・・（ニ）
ここで、Ｑ３オン時のコレクタ−エミッタ間の順方向電圧降下をＶceQ3on、トランジスタＱ４のベース−エミッタ間の電圧降下をＶbeQ4とすると、
Ｖhold＝ＶceQ3on＋ＶbeQ4・・・（ホ）
である（ただし、Ｒ４、Ｒ５による分流は無視する。）。

ここで、トリガ電圧をＶtrigは、Ｑ４のベースがオンとなる電圧であり、Ｄ２、Ｚ２、Ｚ３及びＺ４、Ｒ５及びＲ２に流れるトリガ電流をＩtrigにより、Ｒ５及びＲ２に生じる電圧である。また、Ｍ１ゲート閾値は、第１の実施形態同様に、Ｒ２・Ｉholdとなるようにする。

一般的に、サイリスタを用いた回路設計を行う場合には、所望する特性に近いサイリスタを選定し、そのサイリスタの特性に合わせるように回路設計を行う。一方、第２の実施形態では、サイリスタ動作を等価回路にて設計できるので、回路設計の自由度を大きくすることができる。また、サイリスタの特性の個体差の影響を受けにくくすることが可能となる。
［第３の実施形態］
次に、図５を用いて、第３の実施形態を説明する。図５は、第３の実施形態における回路図の一例である。

第３の実施形態は、第２の実施形態に対して点線で囲った補償回路Ｄに追加したものである。一般的に、閾値電圧Ｖthのバラツキは、例えば、ゲート酸化膜内の固定電荷やトラップ電荷により生じる。Ｍ１ゲート閾値電圧（スレッシュホールド電圧）ＶM1thも温度によって変動することになる。例えば、温度が低下した場合、ゲート閾値電圧が降下し、Ｒ２を流れる電流が小さい場合であってもＭ１がオンになりクランプ状態となる。従って、温度が低下すると、クランプされるＱ１のゲート電圧も低下することになる。

補償回路Ｄは、Ｚ２のアノードとＺ３のカソードの間に、Ｍ１と同等の素子であるＭＯＳＦＥＴ素子Ｍ２（以下、「Ｍ２」と略す。）を、Ｍ２のソースをＺ２のアノードに、Ｍ２のドレインをＺ３のカソードに接続するように接続する。このとき、Ｍ２は、Ｑ１のゲートに向かって順方向バイアスとなる。なお、「同等の素子」とは、スイッチング素子の特性値が同等である素子である。例えば、同じ型式の素子を選択することにより同等の素子を利用することができる。また、製造時期や製造ロットを合わすことにより、さらに互いの特性値の個体差が少ない素子の利用が期待できる。

Ｍ１のゲート電圧は、サイリスタが動作する前において、Ｒ２に流れる電流をＩ、Ｑ１のゲート電圧をＶQ1g、Ｍ２オン時の順方向バイアス電圧をＶM2onとすると、
ＶQ1g＝（Ｒ５＋Ｒ２）・Ｉ＋Ｖd2＋Ｖｚ2−ＶM2on＋Ｖｚ3＋Ｖｚ4・・・（ヘ）
となる。ここでＶQ1gが電圧検出閾値ＶQ1g_hiに達すると、サイリスタ動作部Ｃが動作し、Ｍ１のゲート電圧ＶgM1は、
ＶQ1g_hi＝ＶgM1＋Ｖd2＋Ｖｚ2−ＶM2on＋Ｖｚ3＋ＶceQ3on＋ＶbeQ4・・・（ト）
の関係となる。

式（ト）で、ＶM2onは、Ｍ２がダイオード接続されているため、Ｍ２の閾値電圧をＶM2thとすると、ＶM2on＝ＶM2thである。

ここで、Ｍ１のオーバードライブ電圧は、ＶM1g−ＶM1thであるが、ＭＯＳＦＥＴ素子Ｍ１とＭ２は同じ温度特性を有するため、ＶM1th＝ＶM2thである。従って、ダイオード接続されたＭ２によって、Ｍ１のオーバードライブ電圧はＶthM1の影響を相殺できる。つまり、第３の実施形態においては、温度変化によってＭ１の閾値電圧が変化してＲ２に発生する電圧が変化する場合であっても、Ｍ２の閾値電圧（負の電圧）も低下するため、Ｑ１のゲートのクランプ電圧の変動を補償することが可能となる。

なお、補償回路ＤのＲ７は、Ｍ２のソース電圧を、ＶQ1g−Ｖd2−Ｖz1にクランプする。また、Ｒ６は、ダイオード接続したＭ２のドレイン電圧をＶQ1g−Ｖd2−Ｖz1＋ＶM2onにして、Ｚ３より図４図示下側の回路に電流を提供する。

また、Ｍ１とＭ２を同じ部品とすることに、温度特性のみならず、製造プロセスによる特性のバラツキも低減させることが期待できる。

次に、第３の実施形態による効果を、図５を用いて説明する。図５は、第３の実施形態における、Ｖceのグラフの一例（ａ）、Ｖgeのグラフの一例（ｂ）、及びＩcのグラフの一例（ｃ）である。ここで、図５（ａ）のグラフは、図２（ａ）と同じであるので説明を省略する。

図５（ｂ）は、Ｍ１の閾値電圧ＶM1thのバラツキによるＱ１のＶgeの推移を説明している。Ｍ１の閾値電圧ＶM1thにバラツキが生じることにより、先ず、電圧検出閾値Ｖg_hiにバラツキが発生する。Ｖgeの上昇は、図１で説明したＣgcの時定数によって決まるため、Ｖg_hiにバラツキが発生すると、Ｖg_hiに達する時間もｔ21〜ｔ22の間でばらつくことになる。また、Ｍ１の閾値電圧ＶM1thにバラツキが生じると、クランプ電圧Ｖg_lowにもバラツキが生じる。また、図４（ｂ）及び図４（ｃ）に示すとおり、クランプ電圧になるまでの時間もｔ３１〜ｔ３２の間でバラツキが生じることになる。

以上のバラツキは、全てＱ１内部における発熱量の差となる。第３の実施形態では、補償回路Ｄによって、温度変化などの変動を補償することが可能となる。

次に、第３の実施形態におけるシミュレーション結果を、図６を用いて説明する、図６は、第３の実施形態におけるＶgeをシミュレーションしたグラフの一例である。

図６において、Ｑ１はゲート電圧Ｖg＝約１５Ｖがターンオン電圧である。約０．４０μsecに対向アームの短絡が発生すると、ゲート電圧Ｖgが急上昇してターンオン電圧を超える。約０．５５μsecにてサイリスタのトリガ電圧１７Ｖに達すると急激にゲート電圧Ｖgが低下して、約１２Ｖのホールド電圧を維持する。ホールド電圧はターンオン電圧より低い値にクランプされていることがわかる。

以上、本発明を実施するための形態について詳述したが、本発明は斯かる特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

例えば、スイッチング素子を他の素子に変更することができる。

Claims (6)

1. 第１の駆動電極を有し、前記第１の駆動電極にて動作される第１のスイッチング部と、
   前記第１の駆動電極側に接続されて、前記第１の駆動電極の電圧が第１の電圧以上で導通して前記第１の電圧より低い第２の電圧で前記導通を保持するスナップバック特性を有する第２のスイッチング部と、
   前記第２のスイッチング部が導通することにより導通して、前記第１の駆動電極の電荷を吸引する第３のスイッチング部と、を備えた半導体装置。
2. 前記第２のスイッチング部と前記第３のスイッチング部は、前記第１の駆動電極の電圧を、前記第１のスイッチング部が動作する第３の電圧にクランプする、ダイナミッククランプ回路を形成する請求項１に記載の半導体装置。
3. 前記第１の駆動電極側には、前記第１の駆動電極から前記第２のスイッチング部の方向に対して逆方向になるように接続されたツェナーダイオードをさらに備え、
   前記第２のスイッチング部は、前記ツェナーダイオードと直列接続される請求項１又は２に記載の半導体装置。
4. 前記第１の駆動電極側には、前記第１の駆動電極から前記第２のスイッチング部の方向に対して順方向バイアスになるように接続された、前記第３のスイッチング部と同等の第４のスイッチング部をさらに備え、
   前記第２のスイッチング部は、前記第４のスイッチング部と直列接続される請求項１乃至３のいずれか一項に記載の半導体装置。
5. 前記第２のスイッチング部は、サイリスタ動作回路である請求項１乃至４のいずれか一項に記載の半導体装置。
6. 前記第３のスイッチング部は、前記第２のスイッチング部が第２の電圧で前記導通を保持しているときに前記第２のスイッチング部に流れる保持電流により導通する請求項１乃至５のいずれか一項に記載の半導体装置。

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