JP5151235B2 - 絶縁トランスの駆動装置および電力変換装置 - Google Patents
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Description
図8は、従来の昇降圧コンバータを用いた車両駆動システムの概略構成を示すブロック図である。
図8において、車両駆動システムには、昇降圧コンバータ1102に電力を供給する電源1101、電圧の昇降圧を行う昇降圧コンバータ1102、昇降圧コンバータ1102から出力された電圧を3相電圧に変換するインバータ1103および車両を駆動する電動機1104が設けられている。なお、電源1101は、架線からの給電電圧または直列接続されたバッテリーから構成することができる。
図9において、昇降圧コンバータ1102には、エネルギーの蓄積を行うリアクトルL、電荷の蓄積を行うコンデンサC、インバータ1103に流入する電流を通電および遮断するスイッチング素子SW1、SW2、スイッチング素子SW1、SW2の導通および非導通を指示する制御信号をそれぞれ生成する制御回路1111、1112が設けられている。
図10において、昇圧動作では、スイッチング素子SW1のIGBT1105がオン(導通)すると、IGBT1105を介してリアクトルLに電流Iが流れ、LI2/2のエネルギーがリアクトルLに蓄積される。
次に、スイッチング素子SW1のIGBT1105がオフ(非導通)すると、スイッチング素子SW2のフライホイールダイオードD2に電流が流れ、リアクトルLに蓄えられたエネルギーがコンデンサCに送られる。
次に、スイッチング素子SW2のIGBT1106がオフ(非導通)すると、スイッチング素子SW1のフライホイールダイオードD1に電流が流れ、リアクトルLに蓄えられたエネルギーが電源1101へ回生される。
VL/VH=ON Duty(%) (1)
ただし、VLは電源電圧、VHは昇降圧後の電圧、ON Dutyはスイッチング素子SW1、SW2のスイッチング周期に対する導通期間の割合である。
また、車体筐体に接地される制御回路1111、1112側は低圧であり、スイッチング素子SW1、SW2に接続されるアーム側は高圧となる。このため、スイッチング素子SW1、SW2の破壊などの事故が発生しても、人体が危険に晒されることがないようにするために、アーム側とは、絶縁トランスを用いて制御回路1111、1112と電気的に絶縁しながら信号の授受が行われる。
図11において、排他的論理和回路202の一方の入力端子には制御信号S11が遅延素子201を介して入力されるとともに、排他的論理和回路202の他方の入力端子には制御信号S11が直接入力される。また、否定論理積回路204の一方の入力端子には、排他的論理和回路202からの出力が入力されるとともに、否定論理積回路204の他方の入力端子には、制御信号S11が直接入力される。さらに、論理積回路205の一方の入力端子には、排他的論理和回路202からの出力が入力されるとともに、否定論理積回路204の他方の入力端子には、制御信号S11がインバータ203を介して入力される。
そこで、本発明の目的は、ノイズに起因して巻線に励磁電流が流れるのを阻止しつつ、低圧側と高圧側とを電気的に絶縁しながら信号の授受を行うことが可能な絶縁トランスの駆動装置および電力変換装置を提供することである。
また、請求項2記載の絶縁トランスの駆動回路によれば、前記励磁手段は、前記制御信号に基づいて前記絶縁トランスの1次巻線に励磁電流を流すトランジスタを有し、前記励磁制限手段は、前記制御信号を遅延させる遅延素子と、前記遅延素子にて遅延された立ち上がりエッジまたは立ち下がりエッジに基づいて状態反転を行うフリップフロップと、前記フリップフロップからの出力を積分する積分回路と、前記積分回路の積分値がしきい値に達した時に状態反転を行う論理回路と、前記論理回路が状態反転するまでの間は前記制御信号にて前記トランジスタがオンするのを阻止するゲート回路とを備えることを特徴とする。
また、請求項4記載の絶縁トランスの駆動回路によれば、前記励磁手段は、前記制御信号に基づいて前記絶縁トランスの1次巻線に励磁電流を流すトランジスタを有し、前記励磁制限手段は、前記制御信号が入力されてから所定期間内における計時動作を行うタイマと、前記タイマがタイムアップするまでの間は前記制御信号にて前記トランジスタがオンするのを阻止するゲート回路とを備えることを特徴とする。
図1は、本発明の一実施形態に係る絶縁トランスの駆動装置が適用される昇降圧コンバータ用インテリジェントパワーモジュール(IPM:Inteligent Power Module)の概略構成を示すブロック図である。
図1において、昇降圧コンバータ用インテリジェントパワーモジュールには、負荷へ流入する電流を通電および遮断するスイッチング素子SWU、SWDおよびスイッチング素子SWU、SWDの導通および非導通を指示する制御信号をそれぞれ生成する制御回路1が設けられている。ここで、制御回路1は、CPU4または論理IC、あるいは論理ICとCPUが搭載されたシステムLSIなどで構成することができる。
さらに、細かい監視を行う場合には、温度センサから出力された過熱検知信号SD6、SU6がアナログPWM変換器CD、CUにそれぞれ入力される。そして、アナログPWM変換器CD、CUは、過熱検知信号SD6、SU6のアナログ値をデジタル信号にそれぞれ変換することにより、IGBTチップ温度PWM信号SD3、SU3をそれぞれ生成し、空芯型絶縁トランスTD3、TU3をそれぞれ介してCPU4にIGBTチップ温度PWM信号SD3、SU3を伝送する。そして、CPU4は、IGBTチップ温度PWM信号SD3、SU3からIGBT5、6のチップ温度をそれぞれ算出し、予め設けられた数段階の閾値に応じて、IGBT5、6のスイッチング周波数の段階的な低下を行ったり、スイッチング停止を行ったりすることができる。
図2において、基板11には引き出し配線層12が埋め込まれるとともに、基板11上には1次巻線のパターン14が形成されている。そして、1次巻線のパターン14は引き出し部13を介して引き出し配線層12に接続されている。そして、1次巻線のパターン14上には平坦化膜15が形成され、平坦化膜15上には、2次巻線のパターン17が形成され、2次巻線のパターン17は保護膜18にて覆われている。そして、保護膜18には、2次巻線のパターン17の中心を露出させる開口部19が形成され、開口部19を介して2次巻線のパターン17の中心にボンディングワイヤを接続することにより、2次巻線のパターン17からの引き出しを行うことができる。
これにより、半導体プロセス技術によって1次巻線のパターン14と2次巻線のパターン17とを形成することができる。このため、1次巻線のパターン14と2次巻線のパターン17の巻径を小さくすることが可能となるとともに、1次巻線のパターン14と2次巻線のパターン17との間隔を小さくすることができ、1次巻線のパターン14と2次巻線のパターン17との結合係数を高めつつ、1次巻線のパターン14と2次巻線のパターン17に磁束が鎖交する面積を小さくすることができ、外部磁束に起因するノイズとしての影響を軽減することが可能となる。
図3(a)において、As、P、Bなどの不純物を半導体基板51内に選択的に注入することにより、1次巻線のパターン55aの中心からの引き出しを行うための引き出し拡散層52を半導体基板51に形成する。なお、半導体基板51の材質としては、例えば、Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaNまたはZnSeなどの中から選択することができる。
次に、図3(c)に示すように、フォトリソグラフィー技術を用いることにより、1次巻線のパターン55aの中心からの引き出し部分に対応して開口部54aが設けられたレジストパターン54を絶縁層53上に形成する。
次に、図3(e)に示すように、レジストパターン54を薬品により絶縁層53から剥離する。
次に、図3(f)に示すように、スパッタや蒸着などの方法により、導電膜55を絶縁層53上に形成する。なお、導電膜55の材質としては、AlやCuなどの金属を用いることができる。
次に、図3(h)に示すように、レジストパターン56をマスクとして導電膜55をエッチングすることにより、1次巻線のパターン55aを絶縁層53上に形成する。
次に、図3(i)に示すように、レジストパターン56を薬品により1次巻線のパターン55aから剥離する。
次に、図3(k)に示すように、斜めエッチングあるいはCMP(Chemical Mechanical Polishing)などの方法により、平坦化膜57を平坦化し、平坦化層57の表面の凹凸を除去する。
次に、図3(l)に示すように、フォトリソグラフィー技術を用いることにより、1次巻線のパターン55aの外端の配線取出し部分に対応して開口部58aが設けられたレジストパターン58を平坦化膜57上に形成する。
次に、図4(b)に示すように、レジストパターン58を薬品により平坦化膜57から剥離する。
次に、図4(c)に示すように、1次巻線のパターン55aと1次巻線のパターン55aとの分離層59を平坦化膜57上に形成する。なお、分離層59の形成方法としては、ポリイミド層を平坦化膜57上に塗布する方法などを用いることができる。
次に、図4(e)に示すように、フォトリソグラフィー技術を用いることにより、2次巻線のパターン60aに対応したレジストパターン61を形成する。
次に、図4(f)に示すように、レジストパターン61をマスクとして導電膜60をエッチングすることにより、2次巻線のパターン60aを分離層59上に形成する。
次に、図4(g)に示すように、レジストパターン61を薬品により2次巻線のパターン60aから剥離する。
これにより、微細加工技術によって1次巻線のパターン55a上に2次巻線のパターン60aを積層することができ、1次巻線のパターン55aおよび2次巻線のパターン60aの巻径を小さくすることが可能となるとともに、1次巻線のパターン55aと2次巻線のパターン60aとの間隔を小さくすることができる。
図5は、図1の駆動回路KD1、KU1が適用される信号伝送回路の概略構成の一例を示すブロック図である。
図5において、抵抗R3の一端はコンデンサC3を介して接地されるとともに、バッファIC1の一方の入力端子に接続されている。そして、排他的論理和回路IC2の一方の入力端子には制御信号S1が抵抗R3およびバッファIC1を順次介して入力されるとともに、排他的論理和回路IC2の他方の入力端子には制御信号S1が直接入力される。なお、抵抗R3およびコンデンサC3は、制御信号S1を遅延させる遅延素子を構成することができる。
すなわち、抵抗R4の一端は、コンデンサC4を介して接地され、バッファIC4およびインバータIC5を順次介してフリップフロップIC11のクロック端子に接続されるとともに、バッファIC4を介してフリップフロップIC21のクロック端子に接続されている。また、フリップフロップIC11、IC21のJ端子は電源電圧Vcc1に接続されるとともに、フリップフロップIC11、IC21のK端子は接地されている。
なお、図6の例では、フリップフロップIC11、Nチャンネル電界効果型トランジスタTR11、排他的論理和回路IC13、否定論理積回路IC14、抵抗R11、R12、コンデンサC11、C12、バッファIC12、排他的論理和回路IC13、インバータIC15、IC16にて、制御信号S1の“0”から“1”へのエッジに同期したエッジ信号S2が否定論理積回路IC6を介してNチャンネル電界効果型トランジスタTR2に伝送されるのを阻止するための信号を生成する方法を例にとって示した。
そして、否定論理積回路IC14、IC24の出力レベルがハイレベルに維持された状態において、排他的論理和回路IC2にて生成されたエッジ信号S2、S2´が否定論理積回路IC6、IC7に入力されると、否定論理積回路IC6にて制御信号S1との論理積がとられることにより、立ち上がりエッジパルスS3が生成されるとともに(図6(m))、論理積回路IC7にて制御信号S1の反転信号との論理積がとられることにより、論理積回路IC7にて立ち下がりエッジパルスS4が生成される。
そして、時刻t2において、この制御信号S1を遅延させた信号がインバータIC5を介してフリップフロップIC11のクロック端子に入力され(図6(e))、フリップフロップIC11の出力の状態反転が行われる(図6(f))。そして、フリップフロップIC11の出力の状態反転が行われると、フリップフロップIC11の出力レベルが抵抗R11およびコンデンサC11からなるCR積分回路にて積分され、バッファIC12の出力レベルが徐々に増大する(図6(g))。
また、その否定論理積回路IC14からの出力が抵抗R12およびコンデンサC12からなる微分回路にて微分され(図6(j))、その微分回路からの出力がインバータ15に入力されることで、インバータIC15、IC16の出力レベルがそのまま維持される(図6(k)、図6(l))。
このため、ノイズN1の“0”から“1”へのエッジに同期したエッジ信号N2は、否定論理積回路IC6にてPチャンネル電界効果型トランジスタTR2への伝送が阻止され(図6(m))、ノイズN1に起因して絶縁トランスTLの1次巻線側に励磁電流が流れるのを阻止することができる(図6(n))。
そして、時刻t9において、フリップフロップIC11の出力レベルがロウレベルで、かつコンデンサC11に蓄積されていた電荷が放電された状態で、制御信号S1が出力されると(図6(a))、制御信号S1の“0”から“1”へのエッジに同期したエッジ信号S2は、否定論理積回路IC6を介してNチャンネル電界効果型トランジスタTR2へ伝送され(図6(m))、絶縁トランスTLの1次巻線側に励磁電流を流すことができる(図6(n))。
図7において、この信号伝送回路には、図5の励磁阻止信号発生回路71の代わりにタイマTMが設けられている。
そして、図1のスイッチング素子SWD、SWUの導通および非導通をそれぞれ指示する制御信号S1がタイマTMに入力されると、タイマTMは一定の時間の経過後にセットアップされ計時動作を開始するとともに、絶縁トランスTLの1次巻線に励磁電流が流れるのを阻止するための阻止信号を否定論理積回路IC6、IC7に出力する。そして、タイマTMが計時動作を開始してから、所定時間だけ経過すると、タイマTMがタイムアップし、否定論理積回路IC6、IC7に出力していた阻止信号を停止する。
なお、タイマTMが計時動作を開始してからタイムアップするまでの時間は、制御信号S1が所定期間内に繰り返し入力された場合においても、絶縁トランスTLの1次巻線が溶断しないように設定することが好ましい。
2 上アーム
3 下アーム
4 CPU
5、6 IGBT
7、8 保護機能付きゲートドライバIC
TU1〜TU3、TD1〜TD3、TL 絶縁トランス
DU1、DU2、DD1、DD2 ダイオード
RU1、RU2、RD1、RD2、R1〜R8、R11、R12、R21、R22 抵抗
CU、CD アナログPWM変換器
KU1、KU2 駆動回路
11 基板
12 引き出し配線層
13 引き出し部
14、55a 1次巻線のパターン
15、57 平坦化膜
53 絶縁層
17、60a 2次巻線のパターン
18、62 保護膜
51 半導体基板
52 引き出し拡散層
54、56、58、61 レジストパターン
54a、57a、58a 開口部
55、60 導電膜
59 分離層
71 励磁阻止信号発生回路
C3、C4、C11、C12、C21、C22 コンデンサ
IC1、IC4 バッファ
IC3、IC5、IC15、IC16 インバータ
IC2 排他的論理和回路
IC13、IC23 排他的論理和回路
IC7 論理積回路
IC14、IC24 否定論理積回路
TR1、TR2、TR11、TR21 電界効果型トランジスタ
OP1、OP2 コンパレータ
IC8、IC11、IC21 フリップフロップ
TM タイマ
Claims (5)
- 制御信号に基づいて絶縁トランスの1次巻線に励磁電流を流す励磁手段と、
前記制御信号が入力されてから所定期間内において前記励磁電流が前記絶縁トランスの1次巻線に流れるのを阻止する励磁制限手段とを備える絶縁トランスの駆動回路であって、
該駆動回路は、前記励磁手段が制御信号のエッジに同期したエッジ信号に基づいて励磁電流を流した後、前記励磁制限手段が所定期間、励磁電流が前記エッジ信号によって流れることを阻止し、
前記絶縁トランスは、半導体基板上に形成された積層構造であることを特徴とする絶縁トランスの駆動回路。 - 前記励磁手段は、前記制御信号に基づいて前記絶縁トランスの1次巻線に励磁電流を流すトランジスタを有し、
前記励磁制限手段は、前記制御信号を遅延させる遅延素子と、
前記遅延素子にて遅延された立ち上がりエッジまたは立ち下がりエッジに基づいて状態反転を行うフリップフロップと、
前記フリップフロップからの出力を積分する積分回路と、
前記積分回路の積分値がしきい値に達した時に状態反転を行う論理回路と、
前記論理回路が状態反転するまでの間は前記制御信号にて前記トランジスタがオンするのを阻止するゲート回路とを備えることを特徴とする請求項1記載の絶縁トランスの駆動回路。 - 前記論理回路の状態反転を検出する微分回路と、
前記微分回路からの出力信号に基づいて、前記積分回路の積分値を放電させる放電手段とをさらに備えることを特徴とする請求項2記載の絶縁トランスの駆動回路。 - 前記励磁手段は、前記制御信号に基づいて前記絶縁トランスの1次巻線に励磁電流を流すトランジスタを有し、
前記励磁制限手段は、前記制御信号が入力されてから所定期間内における計時動作を行うタイマと、
前記タイマがタイムアップするまでの間は前記制御信号にて前記トランジスタがオンするのを阻止するゲート回路とを備えることを特徴とする請求項1記載の絶縁トランスの駆動回路。 - 上アーム用および下アーム用としてそれぞれ作動するように互いに直列に接続され、負荷へ流入する電流を通電および遮断する1対のスイッチング素子を含む高圧側回路群と、
前記スイッチング素子の導通および非導通を指示する制御信号を生成する制御回路と、 前記制御回路と前記高圧側回路群との間を絶縁する絶縁トランスと、
を有する電力変換装置において、
前記制御回路は、
前記制御信号に基づいて前記絶縁トランスの1次巻線に励磁電流を流す励磁手段と、
前記制御信号が入力されてから所定期間内において前記励磁電流が前記絶縁トランスの1次巻線に流れるのを阻止する励磁制限手段とを備え、
前記制御回路は、前記励磁手段が制御信号のエッジに同期したエッジ信号に基づいて励磁電流を流した後、前記励磁制限手段が所定期間、励磁電流が前記エッジ信号によって流れることを阻止し、
前記絶縁トランスは、半導体基板上に形成された積層構造であることを特徴とする電力変換装置
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