JP2002084181A

JP2002084181A - 差動出力回路

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Publication number: JP2002084181A
Application number: JP2000271364A
Authority: JP
Inventors: Hideo Nagano; 英生長野
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2000-09-07
Filing date: 2000-09-07
Publication date: 2002-03-22
Anticipated expiration: 2020-09-07
Also published as: US6370066B1; US20020027808A1; JP4573413B2

Abstract

(57)【要約】【課題】分圧電圧Ｖｚのばらつきを制御し、出力振幅
のオフセットレベルＶＯＳを精度よくコントロールでき
る差動出力回路を得ることである。【解決手段】基準電圧回路２とアンプ回路３と抵抗Ｒ
１とＮチャネルＭＯＳトランジスタＭ１とＰチャネルＭ
ＯＳトランジスタＭ２からなる定電流回路部と、Ｐチャ
ネルＭＯＳトランジスタＭ３，Ｍ４，Ｍ５からなるミラ
ー回路部と、データ入力端子とインバータ回路５と出力
端子Ｖｏ＋，Ｖｏ−とＰチャネルＭＯＳトランジスタＭ
４，Ｍ５とＮチャネルＭＯＳトランジスタＭ６，Ｍ７か
らなるデータ転送スイッチ回路部と、ＮチャネルＭＯＳ
トランジスタＭ６，Ｍ７と抵抗Ｒ２からなるオフセット
レベル調整回路部とで構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は差動出力回路に係
り、特に高速、低電圧、低ノイズ伝送を特徴とするＬＶ
ＤＳ（ＬｏｗＶｏｌｔａｇｅＤｉｆｆｒｅｎｔｉａ
ｌＳｉｇｎａｌｉｎｇ、以下、ＬＶＤＳと示す。）等
の差動出力回路に関するものである。

【０００２】

【従来の技術】図７は、従来の差動出力回路である。図
７を参照して、この差動出力回路は、一方がＧＮＤに接
続される抵抗Ｒ１´と、ソースが抵抗Ｒ１｀の他方に接
続されるＮチャネルＭＯＳトランジスタＭ３｀，Ｍ４｀
を設ける。

【０００３】また、データ入力端子からのデータＶＩを
反転するインバータ回路５｀と、ゲートがインバータ回
路５｀の出力側に接続され、ソースがＮチャネルＭＯＳ
トランジスタＭ４｀のドレインに接続されるＮチャネル
ＭＯＳトランジスタＭ１｀と、ゲートがデータ入力端子
に接続され、ソースがＮチャネルＭＯＳトランジスタＭ
３｀のドレインに接続されるＮチャネルＭＯＳトランジ
スタＭ２｀とを設ける。

【０００４】また、ＮチャネルＭＯＳトランジスタＭ３
｀のゲートにもインバータ回路５｀の出力側が接続さ
れ、ＮチャネルＭＯＳトランジスタＭ４｀のゲートにも
データ入力端子が接続される。

【０００５】また、ＮチャネルＭＯＳトランジスタＭ３
｀のドレインには出力端子ＶＯ＋が接続され、Ｎチャネ
ルＭＯＳトランジスタＭ４｀のドレインには出力端子Ｖ
Ｏ−が接続される。

【０００６】また、ＮチャネルＭＯＳトランジスタＭ１
｀，Ｍ２｀のドレインには電源電位Ｖｃｃが接続され
る。

【０００７】さらに出力端子ＶＯ＋，ＶＯ−の間には外
部負荷抵抗ＲＴが接続されるような構成になっている。

【０００８】

【発明が解決しようとする課題】上記のような従来の差
動出力回路は、定電流源Ｉ１｀がＮチャネルＭＯＳトラ
ンジスタＭ１｀，Ｍ３｀あるいはＮチャネルＭＯＳトラ
ンジスタＭ２｀，Ｍ４｀のどちらかのペアトランジスタ
をオンすることで、常に一定電流を外部負荷抵抗ＲＴに
駆動している。

【０００９】また、図８は従来のＬＶＤＳの出力波形図
である。図８を参照して、出力振幅のオフセットレベル
ＶＯＳ（以下、ＶＯＳと示す。）は定電流源Ｉ１｀及び
抵抗Ｒ１｀との積により決定される。しかし、この従来
の差動出力回路を用いる半導体において定電流源Ｉ１｀
あるいは抵抗Ｒ１｀のばらつきにより、精度を良好にＶ
ＯＳを制御することが困難となる問題があった。

【００１０】

【課題を解決するための手段】この発明に係る差動出力
回路は、高速、低電圧、低ノイズ伝送を図るためのＬＶ
ＤＳを用いる差動出力回路において、温度、電源電圧、
半導体製造プロセスのばらつきに対して一定の電圧を出
力する基準電圧回路を設ける。

【００１１】また、一方がＧＮＤに接続される第１の抵
抗と、ソースが第１の抵抗の他方に接続される第１の第
２導電型ＭＯＳトランジスタと、ソースが電源電位に接
続され、ドレインが第１の第２導電型ＭＯＳトランジス
タのドレインに接続される第１の第１導電型ＭＯＳトラ
ンジスタと、基準電圧回路の出力側が正の入力端子に接
続され、負の入力端子が第１の第２導電型ＭＯＳトラン
ジスタのソースに接続され、出力側が第１の第２導電型
ＭＯＳトランジスタのゲートに接続されるアンプ回路と
からなる定電流回路部を設ける。

【００１２】また、ソースが電源電位に接続され、ゲー
トが第１の第１導電型ＭＯＳトランジスタのゲートに接
続される第２の第１導電型ＭＯＳトランジスタと、ソー
スが第２の第１導電型ＭＯＳトランジスタのドレインに
接続される第３の第１導電型ＭＯＳトランジスタ及び第
４の第１導電型とからなるミラー回路部を設ける。

【００１３】また、データ入力端子からのデータを反転
するインバータ回路と、ゲートがインバータ回路の出力
側に接続され、ドレインが第３の第１導電型ＭＯＳトラ
ンジスタのドレインに接続される第２の第２導電型ＭＯ
Ｓトランジスタと、ゲートがデータ入力端子に接続さ
れ、ドレインが第４の第１導電型ＭＯＳトランジスタの
ドレインに接続される第３の第２導電型ＭＯＳトランジ
スタとからなるデータ転送スイッチ回路部を設ける。

【００１４】さらに、第３の第１導電型ＭＯＳトランジ
スタのゲートにデータ入力端子が接続され、第４の第１
導電型ＭＯＳトランジスタのゲートにもインバータ回路
の出力側が接続され、第３の第１導電型ＭＯＳトランジ
スタのドレインには負の出力端子が接続され、第４の第
１導電型ＭＯＳトランジスタのドレインには正の出力端
子が接続され、一方がＧＮＤに接続され、他方が第２の
第２導電型ＭＯＳトランジスタ及び第３の第２導電型Ｍ
ＯＳトランジスタのソースに接続される第２の抵抗から
なるオフセットレベル調整回路部とを備えるものであ
る。

【００１５】また、請求項１記載の差動出力回路におい
て、基準電圧回路は、出力端子が第１の抵抗及び第２の
抵抗の一方に接続され、負の入力端子が第２の抵抗の他
方に接続され、第３の抵抗及び第１の寄生容量とが接続
され、正の入力端子が第１の抵抗の他方に接続され、第
４の抵抗及び第２の寄生容量とが接続されるアンプ回路
を設ける。

【００１６】また、第３の抵抗及び第１の寄生容量と、
第４の抵抗及び第２の寄生容量とからなるノイズ低減回
路を設け、一方が第２の抵抗の他方に接続される第５の
抵抗と、第５の抵抗の他方にシリアルに接続される第１
のバイポーラトランジスタとからなる第１の電流駆動回
路部を設ける。

【００１７】さらに、第１の抵抗の他方にシリアルに接
続される第２のバイポーラトランジスタからなる第２の
電流駆動回路部とを備えるものである。

【００１８】また、請求項１記載の差動出力回路におい
て、基準電圧回路は、一方がＧＮＤに接続される第１の
抵抗と、一方が第１の抵抗の他方にシリアルに接続さ
れ、他方が電源電位に接続される第２の抵抗とからなる
基準電圧回路部を備えるものである。

【００１９】また、請求項１記載の差動出力回路におい
て、ミラー回路部は、第１の第１導電型ＭＯＳトランジ
スタ及び第２の第１導電型ＭＯＳトランジスタとのトラ
ンジスタサイズ比を１対１／ｎに設定するものである。
但し、ｎは正の整数である。

【００２０】また、高速、低電圧、低ノイズ伝送を図る
ためのＬＶＤＳを用いる差動出力回路において、温度、
電源電圧、半導体製造プロセスのばらつきに対して一定
の電圧を出力する基準電圧回路を設ける。

【００２１】また、ソースがＧＮＤに接続される第１の
第２導電型ＭＯＳトランジスタと、ソースが第１の第２
導電型ＭＯＳトランジスタのドレインに接続される第２
の第２導電型ＭＯＳトランジスタと、ソースが電源電位
に接続され、ドレイン及びゲートが第２の第２導電型Ｍ
ＯＳトランジスタのドレインに接続される第１の第１導
電型ＭＯＳトランジスタと、基準電圧回路２の出力側が
正の入力端子に接続され、負の入力端子が第２の第２導
電型ＭＯＳトランジスタのソースに接続され、出力側が
第２の第２導電型ＭＯＳトランジスタのゲートに接続さ
れるアンプ回路とからなる定電流回路部を設ける。

【００２２】また、ソースが電源電位に接続され、ゲー
トが第１の第１導電型ＭＯＳトランジスタのゲートに接
続される第２の第１導電型ＭＯＳトランジスタと、ソー
スが第２の第１導電型ＭＯＳトランジスタのドレインに
接続される第３の第１導電型ＭＯＳトランジスタ及び第
４の第１導電型とからなるミラー回路部を設ける。

【００２３】また、データ入力端子からのデータを反転
するインバータ回路と、ゲートがインバータ回路の出力
側に接続され、ドレインが第３の第１導電型ＭＯＳトラ
ンジスタのドレインに接続される第３の第２導電型ＭＯ
Ｓトランジスタと、ゲートがデータ入力端子に接続さ
れ、ドレインが第４の第１導電型ＭＯＳトランジスタの
ドレインに接続される第４の第２導電型ＭＯＳトランジ
スタとからなるデータ転送スイッチ回路部を設ける。

【００２４】また、第３の第１導電型ＭＯＳトランジス
タのゲートにデータ入力端子が接続され、第４の第１導
電型ＭＯＳトランジスタのゲートにもインバータ回路の
出力側が接続され、第３の第１導電型ＭＯＳトランジス
タのドレインには負の出力端子が接続され、第４の第１
導電型ＭＯＳトランジスタのドレインには正の出力端子
が接続され、ソースがＧＮＤに接続され、ドレインが第
３の第２導電型ＭＯＳトランジスタ及び第４の第２導電
型ＭＯＳトランジスタのソースに接続される第５の第２
導電型ＭＯＳトランジスタからなるオフセットレベル調
整回路部を設ける。

【００２５】さらに、一方がＧＮＤに接続される抵抗
と、ソースが電源電位に接続され、ゲート及びドレイン
が抵抗の他方に接続される第５の第１導電型ＭＯＳトラ
ンジスタとがシリアルに接続されてなる抵抗バイアス電
圧発生回路部とを備えるものである。

【００２６】また、高速、低電圧、低ノイズ伝送を図る
ためのＬＶＤＳを用いる差動出力回路において、温度、
電源電圧、半導体製造プロセスのばらつきに対して一定
の電圧を出力する基準電圧回路を設ける。

【００２７】また、ソースがＧＮＤに接続される第１の
第２導電型ＭＯＳトランジスタと、ドレインが第１の第
２導電型ＭＯＳトランジスタのドレインに接続される第
１の第１ＭＯＳトランジスタと、一方が電源電位に接続
され、他方が第１の第１導電型ＭＯＳトランジスタのソ
ースに接続される第１の抵抗と、基準電圧回路の出力が
負の入力端子に接続され、正の入力端子が第１の第１導
電型ＭＯＳトランジスタのソースに接続され、出力側が
第１の第１導電型ＭＯＳトランジスタのゲートに接続さ
れるアンプ回路とからなる定電流回路部を設ける。

【００２８】また、第１の第２導電型ＭＯＳトランジス
タのゲートも第１の第１導電型ＭＯＳトランジスタのド
レインに接続され、ソースがＧＮＤに接続され、ゲート
が第１の第２導電型ＭＯＳトランジスタのゲートに接続
される第２の第２導電型ＭＯＳトランジスタと、ソース
が第２の第２導電型ＭＯＳトランジスタのドレインに接
続される第３の第２導電型ＭＯＳトランジスタ及び第４
の第２導電型ＭＯＳトランジスタとからなるミラー回路
部を設ける。

【００２９】また、データ入力端子からのデータを反転
するインバータ回路と、ゲートがインバータ回路の出力
側に接続され、ドレインが第４の第２導電型ＭＯＳトラ
ンジスタのドレインに接続される第２の第１導電型ＭＯ
Ｓトランジスタと、ゲートがデータ入力端子に接続さ
れ、ドレインが第３の第２導電型ＭＯＳトランジスタの
ドレインに接続される第３の第１導電型ＭＯＳトランジ
スタとからなるデータ転送スイッチ回路部を設ける。

【００３０】さらに、第４の第２導電型ＭＯＳトランジ
スタのゲートにもデータ入力端子が接続され、第３の第
２導電型ＭＯＳトランジスタのゲートにもインバータ回
路の出力側が接続され、第３の第２導電型ＭＯＳトラン
ジスタのドレインには負の出力端子が接続され、第４の
第２導電型ＭＯＳトランジスタのドレインには正の出力
端子が接続され、一方が電源電位に接続され、他方が第
２の第１導電型ＭＯＳトランジスタ及び第３の第１導電
型ＭＯＳトランジスタのソースに接続される第２の抵抗
からなるオフセットレベル調整回路部とを備えるもので
ある。

【００３１】また、請求項６記載の差動出力回路におい
て、基準電圧回路は、出力端子が第１の抵抗及び第２の
抵抗の一方に接続され、負の入力端子が第２の抵抗の他
方に接続され、第３の抵抗及び第１の寄生容量とが接続
され、正の入力端子が第１の抵抗の他方に接続され、第
４の抵抗及び第２の寄生容量とが接続されるアンプ回路
を設ける。

【００３２】また、第３の抵抗及び第１の寄生容量と、
第４の抵抗及び第２の寄生容量とからなるノイズ低減回
路を設け、一方が第２の抵抗の他方に接続される第５の
抵抗と、第５の抵抗の他方にシリアルに接続される第１
のバイポーラトランジスタとからなる第１の電流駆動回
路部を設ける。

【００３３】さらに、第１の抵抗の他方にシリアルに接
続される第２のバイポーラトランジスタからなる第２の
電流駆動回路部とを備えるものである。

【００３４】また、請求項６記載の差動出力回路におい
て、基準電圧回路は、一方がＧＮＤに接続される第１の
抵抗と、一方が第１の抵抗の他方にシリアルに接続さ
れ、他方が電源電位に接続される第２の抵抗とからなる
基準電圧回路部を備えるものである。

【００３５】また、請求項６記載の差動出力回路におい
て、ミラー回路部は、第１の第１導電型ＭＯＳトランジ
スタ及び第２の第１導電型ＭＯＳトランジスタとのトラ
ンジスタサイズ比を１対１／ｎに設定するものである。
但し、ｎは正の整数である。

【００３６】さらに請求項６記載の差動出力回路におい
て、第１の抵抗及び第２の抵抗を線形領域にバイアスさ
れた第５及び第６の第２導電型ＭＯＳトランジスタに置
き換え、第５及び第６の第２導電型ＭＯＳトランジスタ
のゲート電圧を供給し、一方がＧＮＤに接続される第３
の抵抗と、ソースが電源電位に接続され、ゲート及びド
レインが第３の抵抗の他方に接続される第４の第１導電
型ＭＯＳトランジスタとがシリアルに接続されてなる抵
抗バイアス電圧発生回路部を備えるものである。

【００３７】

【発明の実施の形態】実施の形態１．以下、この発明に
ついて説明する。図１は実施の形態１による差動出力回
路図である。図１を参照して、この差動出力回路１は温
度、電源電圧、半導体製造プロセスのばらつきに対して
一定の電圧を出力する基準電圧回路２を設ける。

【００３８】また、一方がＧＮＤに接続される抵抗Ｒ１
と、ソースが抵抗Ｒ１の他方に接続されるＮチャネルＭ
ＯＳトランジスタＭ１と、ソースが電源電位Ｖｃｃに接
続され、ドレインがＮチャネルＭＯＳトランジスタＭ１
のドレインに接続されるＰチャネルＭＯＳトランジスタ
Ｍ２と、基準電圧回路２の出力側が＋入力端子に接続さ
れ、−入力端子がＮチャネルＭＯＳトランジスタＭ１の
ソースに接続され、出力側がＮチャネルＭＯＳトランジ
スタＭ１のゲートに接続されるアンプ回路３とからなる
定電流回路部を設ける。

【００３９】また、ソースが電源電位Ｖｃｃに接続さ
れ、ゲートがＰチャネルＭＯＳトランジスタＭ２のゲー
トに接続されるＰチャネルＭＯＳトランジスタＭ３と、
ソースがＰチャネルＭＯＳトランジスタＭ３のドレイン
に接続されるＰチャネルＭＯＳトランジスタＭ４，Ｍ５
とからなるミラー回路部を設ける。

【００４０】また、データ入力端子からのデータＶＩを
反転するインバータ回路５と、ゲートがインバータ回路
５の出力側に接続され、ドレインがＰチャネルＭＯＳト
ランジスタＭ４のドレインに接続されるＮチャネルＭＯ
ＳトランジスタＭ６と、ゲートがデータ入力端子に接続
され、ドレインがＰチャネルＭＯＳトランジスタＭ５の
ドレインに接続されるＮチャネルＭＯＳトランジスタＭ
７とからなるデータ転送スイッチ回路部を設ける。

【００４１】また、ＰチャネルＭＯＳトランジスタＭ４
のゲートにもデータ入力端子が接続され、ＰチャネルＭ
ＯＳトランジスタＭ５のゲートにもインバータ回路５の
出力側が接続される。

【００４２】また、ＰチャネルＭＯＳトランジスタＭ４
のドレインには出力端子ＶＯ−が接続され、Ｐチャネル
ＭＯＳトランジスタＭ５のドレインには出力端子ＶＯ＋
が接続される。

【００４３】また、一方がＧＮＤに接続され、他方がＮ
チャネルＭＯＳトランジスタＭ６，Ｍ７のソースに接続
される抵抗Ｒ２からなるオフセットレベル調整回路部等
で構成される。

【００４４】次にこの差動出力回路１の動作について説
明する。まず、基準電圧回路２の出力Ｖｚを用いる。Ｎ
チャネルＭＯＳトランジスタＭ１のドレイン電流Ｉ１は
アンプ回路３の負帰還の原理により、Ｉ１＝Ｖｚ／Ｒ１で与えられる。

【００４５】次にＩ１をミラー回路部によってＩ２に移
す。ここでＩ１＝Ｉ２になるようにＰチャネルＭＯＳト
ランジスタＭ２，Ｍ３のトランジスタサイズを等しく設
計する。

【００４６】従って、差動出力回路１における出力振幅
のオフセットレベルＶＯＳは、ＶＯＳ＝Ｉ１×Ｒ２＝Ｉ２×Ｒ２＝（Ｖｚ／Ｒ１）×Ｒ
２で与えられる。

【００４７】即ち、ＶＯＳの精度はＶｚ、Ｒ１、Ｒ２の
ばらつきで決定される。半導体で製造される抵抗につい
ては、温度、電圧、製造プロセスの３種類のパラメータ
に対して、ある程度のばらつき（ΔＶｚ、ΔＲ１、ΔＲ
２）が存在する。

【００４８】また、Ｒ１とＲ２に関しては同材質にし、
かつマッチングが取れるレイアウト設計をすることによ
り容易に、ΔＲ１＝ΔＲ２とすることが可能である。

【００４９】即ち、Ｖｚ、Ｒ１、Ｒ２のばらつきΔＶ
ｚ、ΔＲ１、ΔＲ２が発生するとΔＶＯＳは、 ΔＶＯＳ＝（ΔＶｚ／ΔＲ１）×ΔＲ２＝ΔＶｚで与えられる。

【００５０】従って、Ｖｚのばらつきを温度、電圧、製
造プロセスの３種類のばらつきに対して、精度良くコン
トロールすることができれば、はぼΔＶＯＳを０にする
ことが可能となる。

【００５１】実施の形態２．図２は実施の形態２による
差動出力回路の基準電圧回路図である。図２を参照し
て、この基準電圧回路３０は出力端子が抵抗Ｒ３１，Ｒ
３２の一方に接続され、−入力端子が抵抗Ｒ３２の他方
に接続され、抵抗ＲＡ３と寄生容量Ｃ１３とが接続さ
れ、＋入力端子が抵抗Ｒ３１の他方に接続され、抵抗Ｒ
Ｂ３と寄生容量Ｃ２３とが接続されるアンプ回路３３を
設ける。

【００５２】また、抵抗ＲＡ３と寄生容量Ｃ１３、抵抗
ＲＢ３と寄生容量Ｃ２３とでノイズ低減回路を構成す
る。

【００５３】また、一方が抵抗Ｒ３２の他方に接続され
る抵抗Ｒ３３と、抵抗Ｒ３３の他方にシリアルに接続さ
れるバイポーラトランジスタＭＡ３とからなる第１の電
流駆動回路部を設ける。

【００５４】また、抵抗Ｒ３１の他方にシリアルに接続
されるバイポーラトランジスタＭＢ３からなる第２の電
流駆動回路部等で構成される。

【００５５】差動出力回路に電源ノイズが発生した場
合、閉ループ回路を構成しているためノイズが伝搬して
しまうが、抵抗ＲＡ３，ＲＢ３と寄生容量Ｃ１３，Ｃ２
３によりフィルタが構成され、電位変動を抑えて、同時
に閉ループ回路におけるＶｚのノイズを低減することが
できる。

【００５６】この実施の形態２による差動出力回路の基
準電圧回路を適用することで、電源ノイズによるＶｚの
変動を小さくし、Ｖｚの精度を向上することで、ＶＯＳ
の変動を小さくコントロールすることが可能となる。

【００５７】実施の形態３．図３は実施の形態３による
差動出力回路図である。図３を参照して、この差動出力
回路５０は一方がＧＮＤに接続される抵抗Ｒ５３と、一
方が抵抗Ｒ５３の他方にシリアルに接続され、他方が電
源電位Ｖｃｃに接続される抵抗Ｒ５４とからなる基準電
圧回路部を設ける。

【００５８】また、一方がＧＮＤに接続される抵抗Ｒ５
１と、ソースが抵抗Ｒ５１の他方に接続されるＮチャネ
ルＭＯＳトランジスタＭ５１と、ソースが電源電位Ｖｃ
ｃに接続され、ドレイン及びゲートがＮチャネルＭＯＳ
トランジスタＭ５１のドレインに接続されるＰチャネル
ＭＯＳトランジスタＭ５２と、＋入力端子が抵抗Ｒ５３
及び抵抗Ｒ５４のシリアルな接続点に接続され、−入力
端子がＮチャネルＭＯＳトランジスタＭ５１のソースに
接続され、出力側がＮチャネルＭＯＳトランジスタＭ５
１のゲートに接続されるアンプ回路５３とからなる定電
流回路部を設ける。

【００５９】また、ソースが電源電位Ｖｃｃに接続さ
れ、ゲートがＰチャネルＭＯＳトランジスタＭ５２のゲ
ートに接続されるＰチャネルＭＯＳトランジスタＭ５３
と、ソースがＰチャネルＭＯＳトランジスタＭ５３のド
レインに接続されるＰチャネルＭＯＳトランジスタＭ５
４，Ｍ５５とからなるミラー回路部を設ける。

【００６０】また、データ入力端子からのデータＶＩを
反転するインバータ回路５５と、ゲートがインバータ回
路５５の出力側に接続され、ドレインがＰチャネルＭＯ
ＳトランジスタＭ５４のドレインに接続されるＮチャネ
ルＭＯＳトランジスタＭ５６と、ゲートがデータ入力端
子に接続され、ドレインがＰチャネルＭＯＳトランジス
タＭ５５のドレインに接続されるＮチャネルＭＯＳトラ
ンジスタＭ５７とからなるデータ転送スイッチ回路部を
設ける。

【００６１】また、ＰチャネルＭＯＳトランジスタＭ５
４のゲートにもデータ入力端子が接続され、Ｐチャネル
ＭＯＳトランジスタＭ５５のゲートにもインバータ回路
５５の出力側が接続される。

【００６２】また、ＰチャネルＭＯＳトランジスタＭ５
４のドレインには出力端子ＶＯ−が接続され、Ｐチャネ
ルＭＯＳトランジスタＭ５５のドレインには出力端子Ｖ
Ｏ＋が接続される。

【００６３】また、一方がＧＮＤに接続され、他方がＮ
チャネルＭＯＳトランジスタＭ５６，Ｍ５７のソースに
接続され抵抗Ｒ５２からなるオフセットレベル調整回路
部等で構成される。

【００６４】この差動出力回路５０は電源電位Ｖｃｃに
対して、抵抗の比による分圧電圧を得る回路であり、温
度、製造プロセスのばらつきが発生しても抵抗Ｒ５３，
５４ともほぼ等しいため、分圧電圧Ｖｚは一定となる。

【００６５】また、温度、製造プロセスの２種類のばら
つきに対してＶｚを精度良くコントロールすることがで
きる。

【００６６】従って、この実施の形態３によると、実施
の形態２に比べ、チップサイズを小さくすることが可能
である。

【００６７】実施の形態４．図４は実施の形態４による
差動出力回路図である。図４を参照して、この差動出力
回路７０は温度、電源電圧、半導体製造プロセスのばら
つきに対して一定の電圧を出力する基準電圧回路７２を
設ける。

【００６８】また、一方がＧＮＤに接続される抵抗Ｒ７
１と、ソースが抵抗Ｒ７１の他方に接続されるＮチャネ
ルＭＯＳトランジスタＭ７１と、ソースが電源電位Ｖｃ
ｃに接続され、ドレイン及びゲートがＮチャネルＭＯＳ
トランジスタＭ７１のドレインに接続されるＰチャネル
ＭＯＳトランジスタＭ７２と、基準電圧回路７２の出力
が＋入力端子に接続され、−入力端子がＮチャネルＭＯ
ＳトランジスタＭ７１のソースに接続され、出力側がＮ
チャネルＭＯＳトランジスタＭ７１のゲートに接続され
るアンプ回路７３とからなる定電流回路部を設ける。

【００６９】また、ソースが電源電位Ｖｃｃに接続さ
れ、ゲートがＰチャネルＭＯＳトランジスタＭ７２のゲ
ートに接続されるＰチャネルＭＯＳトランジスタＭ７３
と、ソースがＰチャネルＭＯＳトランジスタＭ７３のド
レインに接続されるＰチャネルＭＯＳトランジスタＭ７
４，Ｍ７５とからなるミラー回路部を設ける。

【００７０】また、ＰチャネルＭＯＳトランジスタＭ７
２とＭ７３のトランジスタサイズ比をＭ３：Ｍ２＝１：
１／ｎに設定している。

【００７１】また、データ入力端子からのデータＶＩを
反転するインバータ回路７５と、ゲートがインバータ回
路７５の出力側に接続され、ドレインがＰチャネルＭＯ
ＳトランジスタＭ７４のドレインに接続されるＮチャネ
ルＭＯＳトランジスタＭ７６と、ゲートがデータ入力端
子に接続され、ドレインがＰチャネルＭＯＳトランジス
タＭ７５のドレインに接続されるＮチャネルＭＯＳトラ
ンジスタＭ７７とからなるデータ転送スイッチ回路部を
設ける。

【００７２】また、ＰチャネルＭＯＳトランジスタＭ７
４のゲートにもデータ入力端子が接続され、Ｐチャネル
ＭＯＳトランジスタＭ７５のゲートにもインバータ回路
７５の出力側が接続される。

【００７３】また、ＰチャネルＭＯＳトランジスタＭ７
４のドレインには出力端子ＶＯ−が接続され、Ｐチャネ
ルＭＯＳトランジスタＭ７５のドレインには出力端子Ｖ
Ｏ＋が接続される。

【００７４】また、一方がＧＮＤに接続され、他方がＮ
チャネルＭＯＳトランジスタＭ７６，Ｍ７７のソースに
接続され抵抗Ｒ７２からなるオフセットレベル調整回路
部等で構成される。

【００７５】即ち、ドレイン電流Ｉ１，Ｉ２はＰチャネ
ルＭＯＳトランジスタＭ７２，Ｍ７３のトランジスタサ
イズに比例する。Ｉ２＝Ｉ１×Ｍ７３／Ｍ７２で表され
る。

【００７６】例えば、Ｉ２にαｍＡの駆動電流を要する
場合のＰチャネルＭＯＳトランジスタＭ７３のトランジ
スタサイズをＷ３とすると、ＰチャネルＭＯＳトランジ
スタＭ７２のトランジスタサイズはＷ３の１／ｎにすれ
ば、Ｉ１も１／ｎになるためＩ２の駆動電流を一定のま
ま定電流回路部のチップサイズを１／ｎだけ小さくする
ことが可能となる。

【００７７】この実施の形態４によると、定電流回路部
のドレイン電流比に差異を持たせることで、定電流回路
部のチップサイズを小さくすることが可能となる。

【００７８】実施の形態５．図５は実施の形態５による
差動出力回路図である。図５を参照して、この差動出力
回路８０は温度、電源電圧、半導体製造プロセスのばら
つきに対して一定の電圧を出力する基準電圧回路８２を
設ける。

【００７９】また、ソースがＧＮＤに接続されるＮチャ
ネルＭＯＳトランジスタＭ８８と、ソースがＮチャネル
ＭＯＳトランジスタＭ８８のドレインに接続されるＮチ
ャネルＭＯＳトランジスタＭ８１と、ソースが電源電位
Ｖｃｃに接続され、ドレイン及びゲートがＮチャネルＭ
ＯＳトランジスタＭ８１のドレインに接続されるＰチャ
ネルＭＯＳトランジスタＭ８２と、基準電圧回路８２の
出力が＋入力端子に接続され、−入力端子がＮチャネル
ＭＯＳトランジスタＭ８１のソースに接続され、出力側
がＮチャネルＭＯＳトランジスタＭ８１のゲートに接続
されるアンプ回路８３とからなる定電流回路部を設け
る。

【００８０】また、ソースが電源電位Ｖｃｃに接続さ
れ、ゲートがＰチャネルＭＯＳトランジスタＭ８２のゲ
ートに接続されるＰチャネルＭＯＳトランジスタＭ８３
と、ソースがＰチャネルＭＯＳトランジスタＭ８３のド
レインに接続されるＰチャネルＭＯＳトランジスタＭ８
４，Ｍ８５とからなるミラー回路部を設ける。

【００８１】また、データ入力端子からのデータＶＩを
反転するインバータ回路８５と、ゲートがインバータ回
路８５の出力側に接続され、ドレインがＰチャネルＭＯ
ＳトランジスタＭ８４のドレインに接続されるＮチャネ
ルＭＯＳトランジスタＭ８６と、ゲートがデータ入力端
子に接続され、ドレインがＰチャネルＭＯＳトランジス
タＭ８５のドレインに接続されるＮチャネルＭＯＳトラ
ンジスタＭ８７とからなるデータ転送スイッチ回路部を
設ける。

【００８２】また、ＰチャネルＭＯＳトランジスタＭ８
４のゲートにもデータ入力端子が接続され、Ｐチャネル
ＭＯＳトランジスタＭ８５のゲートにもインバータ回路
８５の出力側が接続される。

【００８３】また、ＰチャネルＭＯＳトランジスタＭ８
４のドレインには出力端子ＶＯ−が接続され、Ｐチャネ
ルＭＯＳトランジスタＭ８５のドレインには出力端子Ｖ
Ｏ＋が接続される。

【００８４】また、ソースがＧＮＤに接続され、ドレイ
ンがＮチャネルＭＯＳトランジスタＭ８６，Ｍ８７のソ
ースに接続されるＮチャネルＭＯＳトランジスタＭ８９
からなるオフセットレベル調整回路部を設ける。

【００８５】また、一方がＧＮＤに接続される抵抗Ｒ８
３と、ソースが電源電位Ｖｃｃに接続され、ゲート及び
ドレインが抵抗Ｒ８３の他方に接続されるＰチャネルＭ
ＯＳトランジスタＭ９０とがシリアルに接続されてなる
抵抗バイアス電圧発生回路部を設ける。

【００８６】また、線形領域にバイアスされたＮチャネ
ルＭＯＳトランジスタＭ８８，Ｍ８９のゲート電圧ＶＡ
は抵抗バイアス電圧発生回路部から与えられるように構
成する。

【００８７】半導体で抵抗を構成するにはＭＯＳトラン
ジスタのオン抵抗を利用することができるので、Ｎチャ
ネルＭＯＳトランジスタＭ８８，Ｍ８９のオン抵抗を用
いる。

【００８８】即ち、ＭＯＳトランジスタのオン抵抗ｒｄ
ｓは下式で与えられる。１／ｒｄｓ＝ｄＩｄｓ／ｄＶｄｓ＝β（Ｖｇｓ−Ｖｔｈ−Ｖｄｓ）・・・・・（１）

【００８９】（１）式より、ｒｄｓ＝１／β（Ｖｇｓ−Ｖｔｈ−Ｖｄｓ）となる。

【００９０】従って、ＭＯＳトランジスタのオン抵抗ｒ
ｄｓはＶＯＳのばらつきに影響を与えないため、製造上
のばらつきが発生してもＶＯＳの精度に影響しない。

【００９１】この実施の形態５によると、バイアスの抵
抗の構成を工夫することで、さらにチップサイズを小さ
くすることが可能となる。

【００９２】実施の形態６．図６は実施の形態６による
差動出力回路図である。図６を参照して、この差動出力
回路１００は温度、電源電圧、半導体製造プロセスのば
らつきに対して一定の電圧を出力する基準電圧回路１０
２を設ける。

【００９３】また、ソースがＧＮＤに接続されるＮチャ
ネルＭＯＳトランジスタＭ１０２と、ドレインがＮチャ
ネルＭＯＳトランジスタＭ１０２のドレインに接続され
るＰチャネルＭＯＳトランジスタＭ１０１と、一方が電
源電位Ｖｃｃに接続され、他方がＰチャネルＭＯＳトラ
ンジスタＭ１０１のソースに接続される抵抗１０１と、
基準電圧回路１０２の出力が−入力端子に接続され、＋
入力端子がＰチャネルＭＯＳトランジスタＭ１０１のソ
ースに接続され、出力側がＰチャネルＭＯＳトランジス
タＭ１０１のゲートに接続されるアンプ回路１０３とか
らなる定電流回路部を設ける。

【００９４】また、ＮチャネルＭＯＳトランジスタＭ１
０２のゲートもＰチャネルＭＯＳトランジスタＭ１０１
のドレインに接続されている。

【００９５】また、ソースがＧＮＤに接続され、ゲート
がＮチャネルＭＯＳトランジスタＭ１０２のゲートに接
続されるＮチャネルＭＯＳトランジスタＭ１０３と、ソ
ースがＮチャネルＭＯＳトランジスタＭ１０３のドレイ
ンに接続されるＮチャネルＭＯＳトランジスタＭ１０
６，Ｍ１０７とからなるミラー回路部を設ける。

【００９６】また、データ入力端子からのデータＶＩを
反転するインバータ回路１０５と、ゲートがインバータ
回路１０５の出力側に接続され、ドレインがＮチャネル
ＭＯＳトランジスタＭ１０７のドレインに接続されるＰ
チャネルＭＯＳトランジスタＭ１０５と、ゲートがデー
タ入力端子に接続され、ドレインがＮチャネルＭＯＳト
ランジスタＭ１０６のドレインに接続されるＰチャネル
ＭＯＳトランジスタＭ１０４とからなるデータ転送スイ
ッチ回路部を設ける。

【００９７】また、ＮチャネルＭＯＳトランジスタＭ１
０７のゲートにもデータ入力端子が接続され、Ｎチャネ
ルＭＯＳトランジスタＭ１０６のゲートにもインバータ
回路１０５の出力側が接続される。

【００９８】また、ＮチャネルＭＯＳトランジスタＭ１
０６のドレインには出力端子ＶＯ−が接続され、Ｎチャ
ネルＭＯＳトランジスタＭ１０７のドレインには出力端
子ＶＯ＋が接続される。

【００９９】また、一方が電源電位Ｖｃｃに接続され、
他方がＰチャネルＭＯＳトランジスタＭ１０４，Ｍ１０
５のソースに接続される抵抗Ｒ１０２からなるオフセッ
トレベル調整回路部等で構成される。

【０１００】次にこの差動出力回路１００の動作につい
て説明する。まず、基準電圧回路１０２の出力Ｖｚを用
いる。ＰチャネルＭＯＳトランジスタＭ１０１のドレイ
ン電流Ｉ１０１はアンプ回路１０３の負帰還の原理によ
り、Ｉ１０１＝Ｖｚ／Ｒ１０１で与えられる。

【０１０１】次にＩ１０１をミラー回路部によってＩ１
０２に移す。ここでＩ１０１＝Ｉ１０２になるようにＮ
チャネルＭＯＳトランジスタＭ１０２，Ｍ１０３のトラ
ンジスタサイズを等しく設計する。

【０１０２】従って、差動出力回路１００における出力
振幅のオフセットレベルＶＯＳは、ＶＯＳ＝Ｉ１０１×Ｒ１０２＝Ｉ１０２×Ｒ１０２＝
（Ｖｚ／Ｒ１０１）×Ｒ１０２で与えられる。

【０１０３】即ち、ＶＯＳの精度はＶｚ、Ｒ１０１、Ｒ
１０２のばらつきで決定される。半導体で製造される抵
抗については、温度、電圧、製造プロセスの３種類のパ
ラメータに対して、ある程度のばらつき（ΔＶｚ、ΔＲ
１０１、ΔＲ１０２）が存在する。

【０１０４】また、Ｒ１０１とＲ１０２に関しては同材
質にし、かつマッチングが取れるレイアウト設計をする
ことにより容易に、ΔＲ１０１＝ΔＲ１０２とすること
が可能である。

【０１０５】即ち、Ｖｚ、Ｒ１０１、Ｒ１０２のばらつ
きΔＶｚ、ΔＲ１０１、ΔＲ１０２が発生するとΔＶＯ
Ｓは、 ΔＶＯＳ＝（ΔＶｚ／ΔＲ１０１）×ΔＲ１０２＝ΔＶ
ｚで与えられる。

【０１０６】従って、Ｖｚのばらつきを温度、電圧、製
造プロセスの３種類のばらつきに対して、精度良くコン
トロールすることができれば、はぼΔＶＯＳを０にする
ことが可能となる。

【０１０７】従って、この実施の形態６によると、実施
の形態１に比べ、さらに良好な精度でＶＯＳを制御する
ことができる。

【０１０８】実施の形態７．また、実施の形態６の差動
出力回路１００に実施の形態２で用いる基準電圧回路３
０を適用しても実施の形態６と同様の効果を得ることが
できる。

【０１０９】実施の形態８．また、実施の形態６の差動
出力回路１００に実施の形態３で用いる基準電圧回路部
を適用しても実施の形態３と同様の効果を得ることがで
きる。

【０１１０】実施の形態９．また、実施の形態６の差動
出力回路１００に実施の形態４で用いる基準電圧回路７
２を適用しても実施の形態４と同様の効果を得ることが
できる。

【０１１１】実施の形態１０．また、実施の形態６の差
動出力回路１００に実施の形態５で用いるＭＯＳトラン
ジスタのオン抵抗を適用しても実施の形態５と同様の効
果を得ることができる。

【０１１２】即ち、一方がＧＮＤに接続される抵抗と、
ソースが電源電位Ｖｃｃに接続され、ゲート及びドレイ
ンが抵抗の他方に接続されるＰチャネルＭＯＳトランジ
スタとがシリアルに接続されてなる抵抗バイアス電圧発
生回路部を設ける。

【０１１３】また、抵抗Ｒ１０１，Ｒ１０２を線形領域
にバイアスされたＮチャネルＭＯＳトランジスタＭ１０
８，Ｍ１０９に置き換え、これらのゲート電圧ＶＡは抵
抗バイアス電圧発生回路部から与えられるように構成す
る（図示せず）。

【０１１４】

【発明の効果】この発明に係る差動出力回路は、高速、
低電圧、低ノイズ伝送を図るためのＬＶＤＳを用いる差
動出力回路において、温度、電源電圧、半導体製造プロ
セスのばらつきに対して一定の電圧を出力する基準電圧
回路を設ける。

【０１１５】また、一方がＧＮＤに接続される第１の抵
抗と、ソースが第１の抵抗の他方に接続される第１の第
２導電型ＭＯＳトランジスタと、ソースが電源電位に接
続され、ドレインが第１の第２導電型ＭＯＳトランジス
タのドレインに接続される第１の第１導電型ＭＯＳトラ
ンジスタと、基準電圧回路の出力側が正の入力端子に接
続され、負の入力端子が第１の第２導電型ＭＯＳトラン
ジスタのソースに接続され、出力側が第１の第２導電型
ＭＯＳトランジスタのゲートに接続されるアンプ回路と
からなる定電流回路部を設ける。

【０１１６】また、ソースが電源電位に接続され、ゲー
トが第１の第１導電型ＭＯＳトランジスタのゲートに接
続される第２の第１導電型ＭＯＳトランジスタと、ソー
スが第２の第１導電型ＭＯＳトランジスタのドレインに
接続される第３の第１導電型ＭＯＳトランジスタ及び第
４の第１導電型とからなるミラー回路部を設ける。

【０１１７】また、データ入力端子からのデータを反転
するインバータ回路と、ゲートがインバータ回路の出力
側に接続され、ドレインが第３の第１導電型ＭＯＳトラ
ンジスタのドレインに接続される第２の第２導電型ＭＯ
Ｓトランジスタと、ゲートがデータ入力端子に接続さ
れ、ドレインが第４の第１導電型ＭＯＳトランジスタの
ドレインに接続される第３の第２導電型ＭＯＳトランジ
スタとからなるデータ転送スイッチ回路部を設ける。

【０１１８】さらに、第３の第１導電型ＭＯＳトランジ
スタのゲートにデータ入力端子が接続され、第４の第１
導電型ＭＯＳトランジスタのゲートにもインバータ回路
の出力側が接続され、第３の第１導電型ＭＯＳトランジ
スタのドレインには負の出力端子が接続され、第４の第
１導電型ＭＯＳトランジスタのドレインには正の出力端
子が接続され、一方がＧＮＤに接続され、他方が第２の
第２導電型ＭＯＳトランジスタ及び第３の第２導電型Ｍ
ＯＳトランジスタのソースに接続される第２の抵抗から
なるオフセットレベル調整回路部とを備えることによ
り、分圧電圧Ｖｚのばらつきを温度、電圧、製造プロセ
スの３種類のばらつきに対して、精度良くコントロール
することができ、はぼΔＶＯＳを０にすることが可能と
なる。

【０１１９】また、請求項１記載の差動出力回路におい
て、基準電圧回路は、出力端子が第１の抵抗及び第２の
抵抗の一方に接続され、負の入力端子が第２の抵抗の他
方に接続され、第３の抵抗及び第１の寄生容量とが接続
され、正の入力端子が第１の抵抗の他方に接続され、第
４の抵抗及び第２の寄生容量とが接続されるアンプ回路
を設ける。

【０１２０】また、第３の抵抗及び第１の寄生容量と、
第４の抵抗及び第２の寄生容量とからなるノイズ低減回
路を設け、一方が第２の抵抗の他方に接続される第５の
抵抗と、第５の抵抗の他方にシリアルに接続される第１
のバイポーラトランジスタとからなる第１の電流駆動回
路部を設ける。

【０１２１】さらに、第１の抵抗の他方にシリアルに接
続される第２のバイポーラトランジスタからなる第２の
電流駆動回路部とを備えることにより、電源ノイズによ
るＶｚの変動を小さくし、Ｖｚの精度を向上すること
で、ＶＯＳの変動を小さくコントロールすることが可能
となる。

【０１２２】また、請求項１記載の差動出力回路におい
て、基準電圧回路は、一方がＧＮＤに接続される第１の
抵抗と、一方が第１の抵抗の他方にシリアルに接続さ
れ、他方が電源電位に接続される第２の抵抗とからなる
基準電圧回路部を備えることにより、チップサイズを小
さくすることが可能である。

【０１２３】また、請求項１記載の差動出力回路におい
て、ミラー回路部は、第１の第１導電型ＭＯＳトランジ
スタ及び第２の第１導電型ＭＯＳトランジスタとのトラ
ンジスタサイズ比を１対１／ｎ（但し、ｎは正の整数で
ある。）に設定することにより、定電流回路部のドレイ
ン電流比に差異を持たせることで、定電流回路部のチッ
プサイズを小さくすることが可能となる。

【０１２４】また、高速、低電圧、低ノイズ伝送を図る
ためのＬＶＤＳを用いる差動出力回路において、温度、
電源電圧、半導体製造プロセスのばらつきに対して一定
の電圧を出力する基準電圧回路を設ける。

【０１２５】また、ソースがＧＮＤに接続される第１の
第２導電型ＭＯＳトランジスタと、ソースが第１の第２
導電型ＭＯＳトランジスタのドレインに接続される第２
の第２導電型ＭＯＳトランジスタと、ソースが電源電位
に接続され、ドレイン及びゲートが第２の第２導電型Ｍ
ＯＳトランジスタのドレインに接続される第１の第１導
電型ＭＯＳトランジスタと、基準電圧回路２の出力側が
正の入力端子に接続され、負の入力端子が第２の第２導
電型ＭＯＳトランジスタのソースに接続され、出力側が
第２の第２導電型ＭＯＳトランジスタのゲートに接続さ
れるアンプ回路とからなる定電流回路部を設ける。

【０１２６】また、ソースが電源電位に接続され、ゲー
トが第１の第１導電型ＭＯＳトランジスタのゲートに接
続される第２の第１導電型ＭＯＳトランジスタと、ソー
スが第２の第１導電型ＭＯＳトランジスタのドレインに
接続される第３の第１導電型ＭＯＳトランジスタ及び第
４の第１導電型とからなるミラー回路部を設ける。

【０１２７】また、データ入力端子からのデータを反転
するインバータ回路と、ゲートがインバータ回路の出力
側に接続され、ドレインが第３の第１導電型ＭＯＳトラ
ンジスタのドレインに接続される第３の第２導電型ＭＯ
Ｓトランジスタと、ゲートがデータ入力端子に接続さ
れ、ドレインが第４の第１導電型ＭＯＳトランジスタの
ドレインに接続される第４の第２導電型ＭＯＳトランジ
スタとからなるデータ転送スイッチ回路部を設ける。

【０１２８】また、第３の第１導電型ＭＯＳトランジス
タのゲートにデータ入力端子が接続され、第４の第１導
電型ＭＯＳトランジスタのゲートにもインバータ回路の
出力側が接続され、第３の第１導電型ＭＯＳトランジス
タのドレインには負の出力端子が接続され、第４の第１
導電型ＭＯＳトランジスタのドレインには正の出力端子
が接続され、ソースがＧＮＤに接続され、ドレインが第
３の第２導電型ＭＯＳトランジスタ及び第４の第２導電
型ＭＯＳトランジスタのソースに接続される第５の第２
導電型ＭＯＳトランジスタからなるオフセットレベル調
整回路部を設ける。

【０１２９】さらに、一方がＧＮＤに接続される抵抗
と、ソースが電源電位に接続され、ゲート及びドレイン
が抵抗の他方に接続される第５の第１導電型ＭＯＳトラ
ンジスタとがシリアルに接続されてなる抵抗バイアス電
圧発生回路部とを備えることにより、バイアスの抵抗の
構成を工夫することで、さらにチップサイズを小さくす
ることが可能となる。

【０１３０】また、高速、低電圧、低ノイズ伝送を図る
ためのＬＶＤＳを用いる差動出力回路において、温度、
電源電圧、半導体製造プロセスのばらつきに対して一定
の電圧を出力する基準電圧回路を設ける。

【０１３１】また、ソースがＧＮＤに接続される第１の
第２導電型ＭＯＳトランジスタと、ドレインが第１の第
２導電型ＭＯＳトランジスタのドレインに接続される第
１の第１ＭＯＳトランジスタと、一方が電源電位に接続
され、他方が第１の第１導電型ＭＯＳトランジスタのソ
ースに接続される第１の抵抗と、基準電圧回路の出力が
負の入力端子に接続され、正の入力端子が第１の第１導
電型ＭＯＳトランジスタのソースに接続され、出力側が
第１の第１導電型ＭＯＳトランジスタのゲートに接続さ
れるアンプ回路とからなる定電流回路部を設ける。

【０１３２】また、第１の第２導電型ＭＯＳトランジス
タのゲートも第１の第１導電型ＭＯＳトランジスタのド
レインに接続され、ソースがＧＮＤに接続され、ゲート
が第１の第２導電型ＭＯＳトランジスタのゲートに接続
される第２の第２導電型ＭＯＳトランジスタと、ソース
が第２の第２導電型ＭＯＳトランジスタのドレインに接
続される第３の第２導電型ＭＯＳトランジスタ及び第４
の第２導電型ＭＯＳトランジスタとからなるミラー回路
部を設ける。

【０１３３】また、データ入力端子からのデータを反転
するインバータ回路と、ゲートがインバータ回路の出力
側に接続され、ドレインが第４の第２導電型ＭＯＳトラ
ンジスタのドレインに接続される第２の第１導電型ＭＯ
Ｓトランジスタと、ゲートがデータ入力端子に接続さ
れ、ドレインが第３の第２導電型ＭＯＳトランジスタの
ドレインに接続される第３の第１導電型ＭＯＳトランジ
スタとからなるデータ転送スイッチ回路部を設ける。

【０１３４】さらに、第４の第２導電型ＭＯＳトランジ
スタのゲートにもデータ入力端子が接続され、第３の第
２導電型ＭＯＳトランジスタのゲートにもインバータ回
路の出力側が接続され、第３の第２導電型ＭＯＳトラン
ジスタのドレインには負の出力端子が接続され、第４の
第２導電型ＭＯＳトランジスタのドレインには正の出力
端子が接続され、一方が電源電位に接続され、他方が第
２の第１導電型ＭＯＳトランジスタ及び第３の第１導電
型ＭＯＳトランジスタのソースに接続される第２の抵抗
からなるオフセットレベル調整回路部とを備えることに
より、さらに良好な精度でＶＯＳを制御することができ
る。

【０１３５】また、請求項６記載の差動出力回路におい
て、基準電圧回路は、出力端子が第１の抵抗及び第２の
抵抗の一方に接続され、負の入力端子が第２の抵抗の他
方に接続され、第３の抵抗及び第１の寄生容量とが接続
され、正の入力端子が第１の抵抗の他方に接続され、第
４の抵抗及び第２の寄生容量とが接続されるアンプ回路
を設ける。

【０１３６】また、第３の抵抗及び第１の寄生容量と、
第４の抵抗及び第２の寄生容量とからなるノイズ低減回
路を設け、一方が第２の抵抗の他方に接続される第５の
抵抗と、第５の抵抗の他方にシリアルに接続される第１
のバイポーラトランジスタとからなる第１の電流駆動回
路部を設ける。

【０１３７】さらに、第１の抵抗の他方にシリアルに接
続される第２のバイポーラトランジスタからなる第２の
電流駆動回路部とを備えることにより、電源ノイズによ
るＶｚの変動を小さくし、Ｖｚの精度を向上すること
で、ＶＯＳの変動を小さくコントロールすることが可能
となる。

【０１３８】また、請求項６記載の差動出力回路におい
て、基準電圧回路は、一方がＧＮＤに接続される第１の
抵抗と、一方が第１の抵抗の他方にシリアルに接続さ
れ、他方が電源電位に接続される第２の抵抗とからなる
基準電圧回路部を備えることにより、さらにチップサイ
ズを小さくすることが可能である。

【０１３９】また、請求項６記載の差動出力回路におい
て、ミラー回路部は、第１の第１導電型ＭＯＳトランジ
スタ及び第２の第１導電型ＭＯＳトランジスタとのトラ
ンジスタサイズ比を１対１／ｎ（但し、ｎは正の整数で
ある。）に設定することにより、定電流回路部のチップ
サイズを小さくすることが可能となる。

【０１４０】さらに請求項６記載の差動出力回路におい
て、第１の抵抗及び第２の抵抗を線形領域にバイアスさ
れた第５及び第６の第２導電型ＭＯＳトランジスタに置
き換え、第５及び第６の第２導電型ＭＯＳトランジスタ
のゲート電圧を供給し、一方がＧＮＤに接続される第３
の抵抗と、ソースが電源電位に接続され、ゲート及びド
レインが第３の抵抗の他方に接続される第４の第１導電
型ＭＯＳトランジスタとがシリアルに接続されてなる抵
抗バイアス電圧発生回路部を備えることにより、バイア
スの抵抗の構成を工夫することで、さらにチップサイズ
を小さくすることが可能となる。

【図面の簡単な説明】

【図１】この発明の実施の形態１による差動出力回路
図である。

【図２】この発明の実施の形態２による差動出力回路
の基準電圧回路図である。

【図３】この発明の実施の形態３による差動出力回路
図である。

【図４】この発明の実施の形態４による差動出力回路
図である。

【図５】この発明の実施の形態５による差動出力回路
図である。

【図６】この発明の実施の形態６による差動出力回路
図である。

【図７】従来の差動出力回路図である。

【図８】従来のＬＶＤＳの出力波形図である。

【符号の説明】

２基準電圧回路３アンプ回路５インバータ回路３３アンプ回路５３アンプ回路５５インバータ回
路７３アンプ回路７５インバータ回
路８３アンプ回路８５インバータ回
路１０３アンプ回路１０５インバータ
回路Ｍ１ＮチャネルＭＯＳトランジスタＭ２ＰチャネルＭＯＳトランジスタＭ３ＰチャネルＭＯＳトランジスタＭ４ＰチャネルＭＯＳトランジスタＭ５ＰチャネルＭＯＳトランジスタＭ６ＮチャネルＭＯＳトランジスタＭ７ＮチャネルＭＯＳトランジスタＭ５１ＮチャネルＭＯＳトランジスタＭ５２ＰチャネルＭＯＳトランジスタＭ５３ＰチャネルＭＯＳトランジスタＭ５４ＰチャネルＭＯＳトランジスタＭ５５ＰチャネルＭＯＳトランジスタＭ５６ＮチャネルＭＯＳトランジスタＭ５７ＮチャネルＭＯＳトランジスタＭ７１ＮチャネルＭＯＳトランジスタＭ７２ＰチャネルＭＯＳトランジスタＭ７３ＰチャネルＭＯＳトランジスタＭ７４ＰチャネルＭＯＳトランジスタＭ７５ＰチャネルＭＯＳトランジスタＭ７６ＮチャネルＭＯＳトランジスタＭ７７ＮチャネルＭＯＳトランジスタＭ８１ＮチャネルＭＯＳトランジスタＭ８２ＰチャネルＭＯＳトランジスタＭ８３ＰチャネルＭＯＳトランジスタＭ８４ＰチャネルＭＯＳトランジスタＭ８５ＰチャネルＭＯＳトランジスタＭ８６ＮチャネルＭＯＳトランジスタＭ８７ＮチャネルＭＯＳトランジスタＭ８８ＮチャネルＭＯＳトランジスタＭ８９ＮチャネルＭＯＳトランジスタＭ１０１ＰチャネルＭＯＳトランジスタＭ１０２ＮチャネルＭＯＳトランジスタＭ１０３ＮチャネルＭＯＳトランジスタＭ１０４ＰチャネルＭＯＳトランジスタＭ１０５ＰチャネルＭＯＳトランジスタＭ１０６ＮチャネルＭＯＳトランジスタＭ１０７ＮチャネルＭＯＳトランジスタＲ１抵抗Ｒ２抵抗Ｒ３１抵抗Ｒ３２抵抗Ｒ３３抵抗ＲＡ３抵抗ＲＢ３抵抗Ｒ５１抵抗Ｒ５２抵抗Ｒ５３抵抗Ｒ５４抵抗Ｒ７１抵抗Ｒ７２抵抗Ｒ８３抵抗Ｒ１０１抵抗Ｒ１０２抵抗ＭＡ３バイポーラトランジスタＭＢ３バイポーラトランジスタ

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Claims

【特許請求の範囲】

【請求項１】高速、低電圧、低ノイズ伝送を図るため
のＬＶＤＳを用いる差動出力回路において、温度、電源電圧、半導体製造プロセスのばらつきに対し
て一定の電圧を出力する基準電圧回路と、一方がＧＮＤに接続される第１の抵抗と、ソースが前記第１の抵抗の他方に接続される第１の第２
導電型ＭＯＳトランジスタと、ソースが電源電位に接続され、ドレインが前記第１の第
２導電型ＭＯＳトランジスタのドレインに接続される第
１の第１導電型ＭＯＳトランジスタと、前記基準電圧回路の出力側が正の入力端子に接続され、
負の入力端子が前記第１の第２導電型ＭＯＳトランジス
タのソースに接続され、出力側が前記第１の第２導電型
ＭＯＳトランジスタのゲートに接続されるアンプ回路と
からなる定電流回路部を設け、ソースが前記電源電位に接続され、ゲートが前記第１の
第１導電型ＭＯＳトランジスタのゲートに接続される第
２の第１導電型ＭＯＳトランジスタと、ソースが前記第２の第１導電型ＭＯＳトランジスタのド
レインに接続される第３の第１導電型ＭＯＳトランジス
タ及び第４の第１導電型とからなるミラー回路部を設
け、データ入力端子からのデータを反転するインバータ回路
と、ゲートが前記インバータ回路の出力側に接続され、ドレ
インが前記第３の第１導電型ＭＯＳトランジスタのドレ
インに接続される第２の第２導電型ＭＯＳトランジスタ
と、ゲートが前記データ入力端子に接続され、ドレインが前
記第４の第１導電型ＭＯＳトランジスタのドレインに接
続される第３の第２導電型ＭＯＳトランジスタとからな
るデータ転送スイッチ回路部を設け、前記第３の第１導電型ＭＯＳトランジスタのゲートにデ
ータ入力端子が接続され、前記第４の第１導電型ＭＯＳ
トランジスタのゲートにも前記インバータ回路の出力側
が接続され、前記第３の第１導電型ＭＯＳトランジスタのドレインに
は負の出力端子が接続され、前記第４の第１導電型ＭＯ
Ｓトランジスタのドレインには正の出力端子が接続さ
れ、一方が前記ＧＮＤに接続され、他方が前記第２の第２導
電型ＭＯＳトランジスタ及び前記第３の第２導電型ＭＯ
Ｓトランジスタのソースに接続される第２の抵抗からな
るオフセットレベル調整回路部とを備えることを特徴と
する差動出力回路。
【請求項２】請求項１記載の差動出力回路において、基準電圧回路は、出力端子が第１の抵抗及び第２の抵抗
の一方に接続され、負の入力端子が前記第２の抵抗の他
方に接続され、第３の抵抗及び第１の寄生容量とが接続
され、正の入力端子が前記第１の抵抗の他方に接続さ
れ、第４の抵抗及び第２の寄生容量とが接続されるアン
プ回路と、前記第３の抵抗及び前記第１の寄生容量と、前記第４の抵抗及び前記第２の寄生容量とからなるノイ
ズ低減回路を設け、一方が前記第２の抵抗の他方に接続される第５の抵抗
と、前記第５の抵抗の他方にシリアルに接続される第１のバ
イポーラトランジスタとからなる第１の電流駆動回路部
を設け、前記第１の抵抗の他方にシリアルに接続される第２のバ
イポーラトランジスタからなる第２の電流駆動回路部と
を備えることを特徴とする差動出力回路。
【請求項３】請求項１記載の差動出力回路において、基準電圧回路は、一方がＧＮＤに接続される第１の抵抗
と、一方が前記第１の抵抗の他方にシリアルに接続さ
れ、他方が電源電位に接続される第２の抵抗とからなる
基準電圧回路部を備えることを特徴とする差動出力回
路。
【請求項４】請求項１記載の差動出力回路において、ミラー回路部は、第１の第１導電型ＭＯＳトランジスタ
及び第２の第１導電型ＭＯＳトランジスタとのトランジ
スタサイズ比を１対１／ｎに設定することを特徴とする
差動出力回路。但し、ｎは正の整数である。
【請求項５】高速、低電圧、低ノイズ伝送を図るため
のＬＶＤＳを用いる差動出力回路において、温度、電源電圧、半導体製造プロセスのばらつきに対し
て一定の電圧を出力する基準電圧回路と、ソースがＧＮＤに接続される第１の第２導電型ＭＯＳト
ランジスタと、ソースが前記第１の第２導電型ＭＯＳト
ランジスタのドレインに接続される第２の第２導電型Ｍ
ＯＳトランジスタと、ソースが電源電位に接続され、ドレイン及びゲートが前
記第２の第２導電型ＭＯＳトランジスタのドレインに接
続される第１の第１導電型ＭＯＳトランジスタと、前記基準電圧回路２の出力側が正の入力端子に接続さ
れ、負の入力端子が前記第２の第２導電型ＭＯＳトラン
ジスタのソースに接続され、出力側が前記第２の第２導
電型ＭＯＳトランジスタのゲートに接続されるアンプ回
路とからなる定電流回路部を設け、ソースが前記電源電位に接続され、ゲートが前記第１の
第１導電型ＭＯＳトランジスタのゲートに接続される第
２の第１導電型ＭＯＳトランジスタと、ソースが前記第２の第１導電型ＭＯＳトランジスタのド
レインに接続される第３の第１導電型ＭＯＳトランジス
タ及び第４の第１導電型とからなるミラー回路部を設
け、データ入力端子からのデータを反転するインバータ回路
と、ゲートが前記インバータ回路の出力側に接続され、ドレ
インが前記第３の第１導電型ＭＯＳトランジスタのドレ
インに接続される第３の第２導電型ＭＯＳトランジスタ
と、ゲートが前記データ入力端子に接続され、ドレインが前
記第４の第１導電型ＭＯＳトランジスタのドレインに接
続される第４の第２導電型ＭＯＳトランジスタとからな
るデータ転送スイッチ回路部を設け、前記第３の第１導電型ＭＯＳトランジスタのゲートに前
記データ入力端子が接続され、前記第４の第１導電型Ｍ
ＯＳトランジスタのゲートにも前記インバータ回路の出
力側が接続され、前記第３の第１導電型ＭＯＳトランジスタのドレインに
は負の出力端子が接続され、前記第４の第１導電型ＭＯ
Ｓトランジスタのドレインには正の出力端子が接続さ
れ、ソースが前記ＧＮＤに接続され、ドレインが前記第３の
第２導電型ＭＯＳトランジスタ及び前記第４の第２導電
型ＭＯＳトランジスタのソースに接続される第５の第２
導電型ＭＯＳトランジスタからなるオフセットレベル調
整回路部を設け、一方が前記ＧＮＤに接続される抵抗と、ソースが前記電源電位に接続され、ゲート及びドレイン
が前記抵抗の他方に接続される第５の第１導電型ＭＯＳ
トランジスタとがシリアルに接続されてなる抵抗バイア
ス電圧発生回路部とを備えることを特徴とする差動出力
回路。
【請求項６】高速、低電圧、低ノイズ伝送を図るため
のＬＶＤＳを用いる差動出力回路において、温度、電源電圧、半導体製造プロセスのばらつきに対し
て一定の電圧を出力する基準電圧回路と、ソースがＧＮＤに接続される第１の第２導電型ＭＯＳト
ランジスタと、ドレインが前記第１の第２導電型ＭＯＳ
トランジスタのドレインに接続される第１の第１ＭＯＳ
トランジスタと、一方が電源電位に接続され、他方が前記第１の第１導電
型ＭＯＳトランジスタのソースに接続される第１の抵抗
と、前記基準電圧回路の出力が負の入力端子に接続され、正
の入力端子が前記第１の第１導電型ＭＯＳトランジスタ
のソースに接続され、出力側が前記第１の第１導電型Ｍ
ＯＳトランジスタのゲートに接続されるアンプ回路とか
らなる定電流回路部を設け、前記第１の第２導電型ＭＯＳトランジスタのゲートも前
記第１の第１導電型ＭＯＳトランジスタのドレインに接
続され、ソースが前記ＧＮＤに接続され、ゲートが前記第１の第
２導電型ＭＯＳトランジスタのゲートに接続される第２
の第２導電型ＭＯＳトランジスタと、ソースが前記第２の第２導電型ＭＯＳトランジスタのド
レインに接続される第３の第２導電型ＭＯＳトランジス
タ及び第４の第２導電型ＭＯＳトランジスタとからなる
ミラー回路部を設け、データ入力端子からのデータを反転するインバータ回路
と、ゲートが前記インバータ回路の出力側に接続され、ドレ
インが前記第４の第２導電型ＭＯＳトランジスタのドレ
インに接続される第２の第１導電型ＭＯＳトランジスタ
と、ゲートが前記データ入力端子に接続され、ドレインが前
記第３の第２導電型ＭＯＳトランジスタのドレインに接
続される第３の第１導電型ＭＯＳトランジスタとからな
るデータ転送スイッチ回路部を設け、前記第４の第２導電型ＭＯＳトランジスタのゲートにも
前記データ入力端子が接続され、前記第３の第２導電型
ＭＯＳトランジスタのゲートにも前記インバータ回路の
出力側が接続され、前記第３の第２導電型ＭＯＳトランジスタのドレインに
は負の出力端子が接続され、前記第４の第２導電型ＭＯ
Ｓトランジスタのドレインには正の出力端子が接続さ
れ、一方が前記電源電位に接続され、他方が前記第２の第１
導電型ＭＯＳトランジスタ及び前記第３の第１導電型Ｍ
ＯＳトランジスタのソースに接続される第２の抵抗から
なるオフセットレベル調整回路部とを備えることを特徴
とする差動出力回路。
【請求項７】請求項６記載の差動出力回路において、基準電圧回路は、出力端子が第１の抵抗及び第２の抵抗
の一方に接続され、負の入力端子が前記第２の抵抗の他
方に接続され、第３の抵抗及び第１の寄生容量とが接続
され、正の入力端子が前記第１の抵抗の他方に接続さ
れ、第４の抵抗及び第２の寄生容量とが接続されるアン
プ回路と、前記第３の抵抗及び前記第１の寄生容量と、前記第４の抵抗及び前記第２の寄生容量とからなるノイ
ズ低減回路を設け、一方が前記第２の抵抗の他方に接続される第５の抵抗
と、前記第５の抵抗の他方にシリアルに接続される第１のバ
イポーラトランジスタとからなる第１の電流駆動回路部
を設け、前記第１の抵抗の他方にシリアルに接続される第２のバ
イポーラトランジスタからなる第２の電流駆動回路部と
を備えることを特徴とする差動出力回路。
【請求項８】請求項６記載の差動出力回路において、基準電圧回路は、一方がＧＮＤに接続される第１の抵抗
と、一方が前記第１の抵抗の他方にシリアルに接続さ
れ、他方が電源電位に接続される第２の抵抗とからなる
基準電圧回路部を備えることを特徴とする差動出力回
路。
【請求項９】請求項６記載の差動出力回路において、ミラー回路部は、第１の第１導電型ＭＯＳトランジスタ
及び第２の第１導電型ＭＯＳトランジスタとのトランジ
スタサイズ比を１対１／ｎに設定することを特徴とする
差動出力回路。但し、ｎは正の整数である。
【請求項１０】請求項６記載の差動出力回路におい
て、第１の抵抗及び第２の抵抗を線形領域にバイアスされた
第５及び第６の第２導電型ＭＯＳトランジスタに置き換
え、前記第５及び第６の第２導電型ＭＯＳトランジスタ
のゲート電圧を供給し、一方がＧＮＤに接続される第３
の抵抗と、ソースが電源電位に接続され、ゲート及びド
レインが前記第３の抵抗の他方に接続される第４の第１
導電型ＭＯＳトランジスタとがシリアルに接続されてな
る抵抗バイアス電圧発生回路部を備えることを特徴とす
る差動出力回路。