CN114442716A - 一种精确高速电压跟随电路及集成电路 - Google Patents

Abstract

本申请提供了一种精确高速电压跟随电路及集成电路。电压跟随电路包括源极输出电路、第一偏置电路和第二偏置电路。源极输出电路包括源极连接一起的第一NMOS管和第一PMOS管；第一偏置电路中，第一差分对管精确跟随输入电压，第二NMOS管的栅源电压和第一差分对管的输出电压叠加构成第一偏置电压，第二NMOS管还和第一NMOS管构成第一比例电流镜；第二偏置电路中，第二差分对管精确跟随输入电压，第二PMOS管的栅源电压和第二差分对管的输出电压叠加构成第二偏置电压，第二PMOS管还和第一PMOS管构成第二比例电流镜。电流镜的电流和MOS管宽长比匹配设置，使输出电压精确跟随输入电压、且具有很强的上拉和下拉能力，适于高速驱动负载。集成电路包括上述电压跟随电路。

Description

一种精确高速电压跟随电路及集成电路

技术领域

本申请涉及电子电路技术领域，尤其涉及一种精确高速电压跟随电路及集成电路。

背景技术

如图1所示，在典型的传统电压跟随电路中，Ia和Ib分别为N0、N1和N2三个NMOS管的偏置电流，Ia流过N0产生栅源电压VGS0，流过N1产生栅源电压VGS1。Ib流过N2产生栅源电压VGS2，V1＝VGS0+VGS1，则输出的VREF＝V1-VGS2＝VGS0+VGS1-VGS2。图1中N0和N1一般为普通的NMOS管；N2一般为native的NMOS管，native的NMOS管的阈值电压Vth一般很小或为负值。栅源电压可根据公式1计算：

其中I为流过NMOS管的电流，W/L为NMOS管的宽长比，μ为电子迁移率，cox为NMOS管的栅极单位面积的电容值。μ和Vth受工艺角和温度的影响较大，并且当VREF驱动不同的负载时，流过N2的电流变化会根据负载的不同而发生很大的变化，因此VREF受电流和温度工艺角以及负载等的影响很大，输出VREF会有很大的变化，不能输出精确的电压值。

另外VREF驱动负载时只能提供很强的上拉能力，不能提供很强的下拉能力，因为Ib是固定的，为了静态功耗的需要，一般取值很小，不能用于高速驱动。因此图1中传统的电压跟随电路具有输出不准确且不能用于快速驱动电路的不足之处。

发明内容

针对现有技术存在的以上缺陷，本申请提供了一种输出电压准确跟随输入电压、且适用于高速驱动的精确高速电压跟随电路，及基于上述精确高速电压跟随电路的集成电路。

为了实现上述目的，本申请提供了以下技术方案。

一种精确高速电压跟随电路，包括：源极输出电路，包括源极连接的第一NMOS管和第一PMOS管，所述第一NMOS管的漏极连接至VDD，所述第一PMOS管的漏极接地；第一偏置电路，输入端连接至输入电压、输出端连接至所述第一NMOS管的栅极以提供随所述输入电压变化的第一偏置电压；第二偏置电路，输入端连接至所述输入电压、输出端连接至所述第一PMOS管的栅极以提供随所述输入电压变化的第二偏置电压；在正常工作状态，所述第一NMOS管的栅源电压补偿所述第一偏置电压和所述输入电压的差值，所述第一PMOS管的栅源电压补偿所述第二偏置电压和所述输入电压的差值，使所述源极输出电路的输出电压精确跟随所述输入电压。

源极输出电路用NMOS管作为上管、PMOS管作为下管，使输出级同时具有很强的上拉能力和下拉能力；第一偏置电压和第二偏置电压为源极输出电路的两个MOS管提供静态偏置，并随着输入电压的变化同升同降，经源极输出电路的两个MOS管的栅源电压补偿后使输出电压精确跟随输入电压。

在一些实施方式中，所述第一偏置电路包括第一差分对管和第二NMOS管，所述第一差分对管对所述输入电压实现精确跟随，所述第二NMOS管的栅源电压和所述第一差分对管的输出电压叠加构成所述第一偏置电压，所述第二NMOS管还和所述第一NMOS管构成第一比例电流镜；所述第二偏置电路包括第二差分对管和第二PMOS管，所述第二差分对管对所述输入电压实现精确跟随，所述第二PMOS管的栅源电压和所述第二差分对管的输出电压叠加构成所述第二偏置电压，所述第二PMOS管还和所述第一PMOS管构成第二比例电流镜。

由于源极输出电路的输出和输入之间有栅源电压差，因此第一偏置电路和第二偏置电路分别在输入电压上叠加一个MOS管的栅源电压，并通过电流镜结构实现输入电压上叠加的栅源电压补偿输出电路的输入和输出的栅源电压，实现精确的电压跟随。对于第一偏置电路，电压叠加指的是输入电压加上第二NMOS管的栅源电压，对于第二偏置电路，电压叠加指的是输入电压减去第二PMOS管的栅源电压。

在一些实施方式中，所述第一偏置电路包括第一电流源、第二电流源，所述第一差分对管包括第三NMOS管、第四NMOS管；其中所述第三NMOS管的源极和所述第四NMOS管的源极连接后通过所述第一电流源接地，所述第三NMOS管的栅极连接至所述输入电压、漏极连接至VDD，所述第四NMOS管栅漏短接后连接至所述第二NMOS管的源极；所述第二NMOS管的漏极通过所述第二电流源连接至VDD、栅漏极短接后连接至所述第一NMOS管的栅极；所述第三NMOS管和所述第四NMOS管的宽长比相等，所述第一电流源的电流为所述第二电流源电流的2倍。

上述技术方案为第一偏置电路的一种具体的实施方法。

在一些实施例中，所述第一偏置电路包括第五电流源、第六电流源、第七电流源，所述第一差分对管包括第五PMOS管、第六PMOS管；其中所述第五PMOS管的源极和所述第六PMOS管的源极连接后通过所述第五电流源连接至VDD，所述第五PMOS管的栅极连接至所述输入电压、漏极接地，所述第六PMOS管栅漏短接后连接至所述第二NMOS管的源极并通过所述第六电流源接地；所述第二NMOS管的漏极通过所述第七电流源连接至VDD、栅漏极短接后连接至所述第一NMOS管的栅极；所述第五PMOS管和所述第六PMOS管的宽长比相等，所述第六电流源的电流和所述第七电流源电流的差值等于所述第五电流源的电流的1/2。

上述技术方案为第一偏置电路的另一种具体的实施方法。

在一些实施方式中，所述第二偏置电路包括第三电流源、第四电流源，所述第二差分对管包括第三PMOS管、第四PMOS管；其中所述第三PMOS管的源极和所述第四PMOS管的源极连接后通过所述第三电流源连接至VDD，所述第三PMOS管的栅极连接至所述输入电压、漏极接地，所述第四PMOS管栅漏短接后连接至所述第二PMOS管的源极，所述第二PMOS管栅漏短接后通过所述第四电流源接地，所述第二PMOS管的栅极还连接至所述第一PMOS管的栅极；所述第三PMOS管和所述第四PMOS管的宽长比相等，所述第三电流源的电流为所述第四电流源的电流的2倍。

上述技术方案为第二偏置电路的一种具体的实施方法。

在一些实施方式中，所述第二偏置电路包括第八电流源、第九电流源、第十电流源，所述第二差分对管包括第五NMOS管、第六NMOS管；其中所述第五NMOS管的源极和所述第六NMOS管的源极连接后通过所述第八电流源接地，所述第五NMOS管的栅极连接至所述输入电压、漏极连接至VDD，所述第六NMOS管栅漏短接后连接至所述第二PMOS管的源极、并通过所述第九电流源连接至VDD，所述第二PMOS管栅漏短接后通过所述第十电流源接地，所述第二PMOS管的栅极还连接至所述第一PMOS管的栅极；所述第五NMOS管和所述第六NMOS管的宽长比相等，所述第九电流源的电流和所述第十电流源的电流之差等于所述第八电流源的电流的1/2。

上述技术方案为第二偏置电路的另一种具体的实施方法。

在一些实施方式中，所述第一NMOS管的宽长比为KN1、所述第二NMOS管的宽长比为KN2、所述第一PMOS管的宽长比为KP1、所述第二PMOS管的宽长比为KP2、所述第二NMOS管的偏置电流为IN0、所述第二PMOS管的偏置电流为IP0、KN1/KN2＝K1、KP1/KP2＝K2，则IN0和IP0的设置满足IP0/IN0＝K1/K2。

在本申请中，若未特别说明，电流均指电路在平衡状态的电流，在输入电压发生变化、源极输出电路驱动负载时，电路中的瞬态电流会在平衡状态电流的基础上发生变化。例如源极输出电路的两个MOS管的电流不一致时，其差值即为驱动负载的电流。

在一些实施例中，KN1、KN2、KP1、KP2均为正整数，K1和K2均大于1。

当各个MOS管的宽长比均为正整数时，MOS管之间更易匹配；当K1和K2均大于1时，源极输出电路的两个MOS管的宽长比较大，使其驱动能力更强，而第一偏置电路和第二偏置电路的电流可以较小，以降低电路的整体功耗。

在一些实施例中，K1和K2均为整数。

K1和K2为整数时，同样地可使电路更易匹配。

本申请还提供了一种集成电路，包括前述的任一种精确高速电压跟随电路。

本申请的各个实施例具有以下技术效果中的至少一种：

1.通过源极输出电路实现开环ClassAB电压跟随电路，电路工作稳定，同时使驱动负载时的上拉能力和下拉能力均很强，适于进行高速驱动。

2.通过源极输出电路的栅源电压对其偏置电压进行精确补偿，实现输出电压对输入电压的精确跟随。

3.通过合理设置输出电路和偏置电路的MOS管的宽长比，使偏置电路可以通过很小的偏置电流工作，同时输出电路可以提供较大的驱动电流。

4.第一偏置电路和第二偏置电路可以灵活设置，第一差分对管的偏置电流和第二NMOS管的偏置电流既可以关联设置，又可以独立设置，第二差分对管的偏置电流和第二PMOS管的偏置电流同样可以类似地灵活设置，使电路适应性好，易于和其他电路集成。

附图说明

下面将以明确易懂的方式，结合附图说明优选实施方式，对本发明的上述特性、技术特征、优点及其实现方式予以进一步说明。

图1是现有技术中典型的电压跟随电路电路图。

图2是本申请一个实施例的电路图。

图3是本申请的另一个实施例的电路图。

图4是本申请的另一个实施例的电路图。

图5是本申请的另一个实施例的电路图。

图6是第一比例电流镜示意图。

图7是第二比例电流镜示意图。

附图标号说明：

100.源极输出电路，200.第一偏置电路，201.第一差分对管，300.第二偏置电路，301.第二差分对管，Vi.输入电压，Vo.输出电压，I1.第一电流源，I2.第二电流源，I3.第三电流源，I4.第四电流源，I5.第五电流源，I6.第六电流源，I7.第七电流源，I8.第八电流源，I9.第九电流源，I10.第十电流源，NM1.第一NMOS管，NM2.第二NMOS管，NM3.第三NMOS管，NM4.第四NMOS管，NM5.第五NMOS管，NM6.第六NMOS管，PM1.第一PMOS管，PM2.第二PMOS管，PM3.第三PMOS管，PM4.第四PMOS管，PM5.第五PMOS管，PM6.第六PMOS管，VG1.第一偏置电压，VG2.第二偏置电压，VDD.电源电压，GND.接地端。

具体实施方式

为了更清楚地说明本申请的实施例或现有技术中的技术方案，下面将对照附图说明本申请的具体实施方式。下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图，并获得其他的实施方式。

为使图面简洁，各图中只示意性地表示出了与本申请相关的部分，它们并不代表其作为产品的实际结构。在有些图中具有相同结构或功能的部件，仅示意性地绘示了其中的一个，或仅标出了其中的一个。在本文中，“一个”不仅表示“仅此一个”，也可以表示“多于一个”的情形。在本申请说明书和所附权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。

如图2所示，本申请的精确高速电压跟随电路的一个实施例包括源极输出电路100、第一偏置电路200、第二偏置电路300。其中源极输出电路100包括共源连接的第一NMOS管NM1和第一PMOS管PM1，第一NMOS管NM1的漏极连接至VDD，第一PMOS管PM1的漏极接地。第一偏置电路200的输入端连接至输入电压Vi、输出端连接至第一NMOS管NM1的栅极，以提供随输入电压Vi变化的第一偏置电压VG1。第二偏置电路300的输入端也连接至输入电压Vi、输出端连接至第一PMOS管PM1的栅极，以提供随输入电压Vi变化的第二偏置电压VG2。在正常工作状态，第一NMOS管NM1的栅源电压补偿第一偏置电压VG1和输入电压Vi的差值，第一PMOS管PM1的栅源电压补偿第二偏置电压VG2和输入电压Vi的差值，使源极输出电路100的输出电压Vo精确跟随输入电压Vi。

其中第一偏置电路200和第二偏置电路300可有多种实现方式，其目的是为源极输出电路100的上管，即第一NMOS管NM1提供高于输入电压Vi的第一偏置电压VG1，并为源极输出电路100的下管，即第一PMOS管PM1提供低于输入电压Vi的第二偏置电压VG2，而且第一偏置电压VG1和第二偏置电压VG2跟随输入电压Vi同升同降。然后通过第一NMOS管NM1的栅源电压和第一PMOS管PM1的栅源电压对第一偏置电压VG1和第二偏置电压VG2进行补偿，使输出电压Vo精确跟随输入电压Vi。

如图2所示，在一些实施例中，第一偏置电路200包括第一差分对管201和第二NMOS管NM2，第一差分对管201对输入电压Vi实现精确跟随，第二NMOS管NM2的栅源电压和第一差分对管201的输出电压叠加构成第一偏置电压VG1，第二NMOS管NM2还和第一NMOS管NM1构成第一比例电流镜；第二偏置电路300包括第二差分对管301和第二PMOS管PM2，第二差分对管301对输入电压Vi实现精确跟随，第二PMOS管PM2的栅源电压和第二差分对管301的输出电压叠加构成第二偏置电压VG2，第二PMOS管PM2还和第一PMOS管PM1构成第二比例电流镜。

第一比例电流镜和第二比例电流镜的作用是，在将两个差分对管的输出电压准确复制为输出电压的同时，使源极输出级的电流较大、偏置电路的电流较小，从而使电路的整体功耗较小，同时实现很强的输出驱动能力。

如图2所示，在一些实施例中，第一偏置电路200包括第一电流源I1、第二电流源I2，第一差分对管201包括第三NMOS管NM3、第四NMOS管NM4。在本说明书中，为了简明起见，所有电流源的符号及其提供的偏置电流值均采用同一符号表示，例如第一电流源I1提供的偏置电流值也用I1表示。

其中第三NMOS管NM3的源极和第四NMOS管NM4的源极连接后连接至第一电流源I1，第一电流源I1的另一端接地；第三NMOS管NM3的栅极连接至输入电压Vi、漏极连接至VDD；第四NMOS管NM4栅漏短接后连接至第二NMOS管NM2的源极；第二NMOS管NM2的漏极连接至第二电流源I2的一端，第二电流源I2的另一端连接至VDD；第二NMOS管NM2栅漏极短接后连接至第一NMOS管NM1的栅极。第三NMOS管NM3和第四NMOS管NM4的宽长比相等，第一电流源I1的电流为第二电流源I2电流的2倍。

第三NMOS管NM3和第四NMOS管NM4可采用相同规格的器件。由于I1是I2的2倍，使第三NMOS管NM3和第四NMOS管NM4的偏置电流均为I2，同时它们的宽长比相等，根据公式1，它们的栅源电压也相等，使第一差分对管201的输出可准确跟随输入电压Vi。

如图3所示，在一些实施例中，第一偏置电路200包括第五电流源I5、第六电流源I6、第七电流源I7；第一差分对管201包括第五PMOS管PM5、第六PMOS管PM6；其中第五PMOS管PM5的源极和第六PMOS管PM6的源极连接后通过第五电流源I5连接至VDD，第五PMOS管PM5的栅极连接至输入电压Vi、漏极接地，第六PMOS管PM6栅漏短接后连接至第二NMOS管NM2的源极并通过第六电流源I6接地；第二NMOS管NM2的漏极通过第七电流源I7连接至VDD，且第二NMOS管NM2栅漏极短接后连接至第一NMOS管NM1的栅极；第五PMOS管PM5和第六PMOS管PM6的宽长比相等，第六电流源I6的电流和第七电流源电流I7电流的差值等于第五电流源I5电流的1/2。

上述电路设置同样可实现第一偏置电路200的功能，其优点是可以独立设置第二NMOS管NM2的偏置电流，缺点是需要多设置一个电流源，可作为图2所示的第一偏置电路200的一种替代电路。其中第六PMOS管PM6的偏置电流为I6-I7，第五PMOS管PM5的偏置电流为I5-(I6-I7)。由于I6-I7＝I5/2，所以两个MOS管的偏置电流均为I5/2。I7即第二NMOS管NM2的偏置电流，可以等于I5/2，也可以独立设置一个电流值。

如图2所示，在一些实施例中，第二偏置电路300包括第三电流源I3、第四电流源I4；第二差分对管301包括第三PMOS管PM3、第四PMOS管PM4；其中第三PMOS管PM3的源极和第四PMOS管PM4的源极连接后连接至第三电流源I3的一端，第三电流源I3的另一端连接至VDD；第三PMOS管PM3的栅极连接至输入电压Vi、漏极接地；第四PMOS管PM4栅漏短接后连接至第二PMOS管PM2的源极，第二PMOS管PM2栅漏短接后通过第四电流源I4接地；第二PMOS管PM2的栅极还连接至第一PMOS管PM1的栅极；第三PMOS管PM3和第四PMOS管PM4的宽长比相等，第三电流源I3的电流为第四电流源I4电流的2倍。

和第一偏置电路200的工作原理类似，第三电流源I3和第四电流源I4的设置使第二差分对管的两个MOS管偏置电流相同，在两个MOS管采用相同规格的器件时，第二差分对管的输出电压和输入电压Vi精确相等，它们之间的差别仅由器件之间的微小制造公差造成，而不随工作温度、电流等参数的影响。

如图4所示，在一些实施例中，第二偏置电路300包括第八电流源I8、第九电流源I9、第十电流源I10，第二差分对管301包括第五NMOS管NM5、第六NMOS管NM6；其中第五NMOS管NM5的源极和第六NMOS管NM6的源极连接后通过第八电流源I8接地，第五NMOS管NM5的栅极连接至输入电压Vi、漏极连接至VDD，第六NMOS管NM6栅漏短接后连接至第二PMOS管PM2的源极、并通过第九电流源I9连接至VDD；第二PMOS管PM2栅漏短接后通过第十电流源I10接地，第二PMOS管PM2的栅极还连接至第一PMOS管PM1的栅极。第五NMOS管NM5和第六NMOS管NM6的宽长比相等，第九电流源I9的电流和第十电流源I10的电流之差等于第八电流源I8电流的1/2。

上述电路设置同样可实现第二偏置电路300的功能，其优点是可以独立设置第二PMOS管PM2的偏置电流，缺点是需要多设置一个电流源，可作为图2所示的第二偏置电路300的一种替代电路。其中第六NMOS管NM6的偏置电流为I9-I10，第五NMOS管NM5的偏置电流为I8-(I9-I10)。由于I9-I10＝I8/2，所以两个MOS管的偏置电流均为I8/2。I10即第二PMOS管PM2的偏置电流，可以等于I8/2，也可以独立设置一个电流值。

如图5所示，在一些实施例中，可以将上述不同实施例中的第一偏置电路200和第二偏置电路300进行组合，组成新的电路实施例。

在一些实施例中，设第一NMOS管NM1的宽长比为KN1、第二NMOS管NM2的宽长比为KN2、第一PMOS管PM1的宽长比为KP1、第二PMOS管PM2的宽长比为KP2、第二NMOS管NM2的偏置电流为IN0、第二PMOS管PM2的偏置电流为IP0、KN1/KN2＝K1、KP1/KP2＝K2，则IN0和IP0的设置满足IP0/IN0＝K1/K2。其中根据不同的实施例，IP0为I3/2或者I10，IN0为I1/2或者I7。

在一些实施例中，KN1、KN2、KP1、KP2均为正整数，K1和K2均大于1。采用正整数的宽长比便于电路实现精确匹配，同时K1和K2设置为大于1时，第一比例电流镜和第二比例电流镜均有电流放大作用，使第一偏置电路200和第二偏置电路300的偏置电流可以设置得较小，以降低其功耗。

在一些实施例中，K1和K2均为整数，也可使电路容易实现精确匹配。

如图2所示，在电路的平衡状态，即Vi不变时，第一差分对管201的输出电压即第二NMOS管NM2的源极电压VS_nm2＝Vi，第二差分对管301的输出电压即第二PMOS管PM2的源极电压VS_pm2＝Vi；当满足IP0/IN0＝K1/K2，在图2的实施例中即I3/I1＝I4/I2＝K1/K2时，可得到K1*I2＝K2*I4。当输出电压Vo和输入电压Vi相等时，如图5所示，第一NMOS管NM1和第二NMOS管NM2的栅源电压相等，使图中的电路结构构成第一比例电流镜；相应地，如图6所示，第一PMOS管PM1和第二PMOS管PM2构成第二比例电流镜。此时第一NMOS管NM1的源极电流IS_nm1和第一PMOS管PM1的源极电流IS_pm1匹配，实现电路的平衡状态。当Vo和Vi不相等时，则上述匹配状态被破坏，可以理解，在电路的平衡状态，必然有Vo和Vi相等。

如图2所示，当输入电压Vi升高时，第一偏置电压VG1和第二偏置电压VG2随之升高，使第一NMOS管NM1的漏源电流增大、第一PMOS管PM1的漏源电流减小，源极输出电路100输出充电电流使Vo被迅速上拉至Vi；当输入电压Vi降低时，第一偏置电压VG1和第二偏置电压VG2随之降低，使第一NMOS管NM1的漏源电流减小、第一PMOS管PM1的漏源电流增大，源极输出电路100提供放电电流，使Vo被迅速下拉至Vi；而且上述充电电流和放电电流均不受各个电流源偏置电流设置的影响，而是可以通过设置第一NMOS管NM1和第一PMOS管PM1的宽长比进行调整，从而使源极输出电路100同时具有很强的上拉能力和下拉能力。综上，本申请可实现精确高速的开环ClassAB电压跟随电路。

本申请提供的集成电路包括上述任一实施例的精确高速电压跟随电路。可包括一个或多个、一种或多种精确高速电压跟随电路；还可将它们和其他电路组合实现相应的功能。

上述仅为本申请的较佳实施例及所运用的技术原理，在不脱离本申请构思的情况下，还可以进行各种明显的变化、重新调整和替代。本领域技术人员可由本说明书所揭露的内容轻易地了解本申请的其他优点和功效。本申请还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本申请的精神的情况下进行各种修饰或改变。在不冲突的情况下，以上实施例及实施例中的特征可以相互组合。

Claims (10)

1.一种精确高速电压跟随电路，其特征在于，包括：

源极输出电路，包括源极连接的第一NMOS管和第一PMOS管，所述第一NMOS管的漏极连接至VDD，所述第一PMOS管的漏极接地；

第一偏置电路，输入端连接至输入电压、输出端连接至所述第一NMOS管的栅极以提供随所述输入电压变化的第一偏置电压；

第二偏置电路，输入端连接至所述输入电压、输出端连接至所述第一PMOS管的栅极以提供随所述输入电压变化的第二偏置电压；

在正常工作状态，所述第一NMOS管的栅源电压补偿所述第一偏置电压和所述输入电压的差值，所述第一PMOS管的栅源电压补偿所述第二偏置电压和所述输入电压的差值，使所述源极输出电路的输出电压精确跟随所述输入电压。

2.根据权利要求1所述的精确高速电压跟随电路，其特征在于，

所述第一偏置电路包括第一差分对管和第二NMOS管，所述第一差分对管对所述输入电压实现精确跟随，所述第二NMOS管的栅源电压和所述第一差分对管的输出电压叠加构成所述第一偏置电压，所述第二NMOS管还和所述第一NMOS管构成第一比例电流镜；

所述第二偏置电路包括第二差分对管和第二PMOS管，所述第二差分对管对所述输入电压实现精确跟随，所述第二PMOS管的栅源电压和所述第二差分对管的输出电压叠加构成所述第二偏置电压，所述第二PMOS管还和所述第一PMOS管构成第二比例电流镜。

3.根据权利要求2所述的精确高速电压跟随电路，其特征在于，

所述第一偏置电路包括第一电流源、第二电流源，所述第一差分对管包括第三NMOS管、第四NMOS管；

其中所述第三NMOS管的源极和所述第四NMOS管的源极连接后通过所述第一电流源接地，所述第三NMOS管的栅极连接至所述输入电压、漏极连接至VDD，所述第四NMOS管栅漏短接后连接至所述第二NMOS管的源极；所述第二NMOS管的漏极通过所述第二电流源连接至VDD、栅漏极短接后连接至所述第一NMOS管的栅极；

所述第三NMOS管和所述第四NMOS管的宽长比相等，所述第一电流源的电流为所述第二电流源电流的2倍。

4.根据权利要求2所述的精确高速电压跟随电路，其特征在于，

所述第一偏置电路包括第五电流源、第六电流源、第七电流源，所述第一差分对管包括第五PMOS管、第六PMOS管；

其中所述第五PMOS管的源极和所述第六PMOS管的源极连接后通过所述第五电流源连接至VDD，所述第五PMOS管的栅极连接至所述输入电压、漏极接地，所述第六PMOS管栅漏短接后连接至所述第二NMOS管的源极并通过所述第六电流源接地；所述第二NMOS管的漏极通过所述第七电流源连接至VDD、栅漏极短接后连接至所述第一NMOS管的栅极；

所述第五PMOS管和所述第六PMOS管的宽长比相等，所述第六电流源的电流和所述第七电流源电流的差值等于所述第五电流源的电流的1/2。

5.根据权利要求3所述的精确高速电压跟随电路，其特征在于，

所述第二偏置电路包括第三电流源、第四电流源，所述第二差分对管包括第三PMOS管、第四PMOS管；

其中所述第三PMOS管的源极和所述第四PMOS管的源极连接后通过所述第三电流源连接至VDD，所述第三PMOS管的栅极连接至所述输入电压、漏极接地，所述第四PMOS管栅漏短接后连接至所述第二PMOS管的源极，所述第二PMOS管栅漏短接后通过所述第四电流源接地，所述第二PMOS管的栅极还连接至所述第一PMOS管的栅极；

所述第三PMOS管和所述第四PMOS管的宽长比相等，所述第三电流源的电流为所述第四电流源的电流的2倍。

6.根据权利要求2所述的精确高速电压跟随电路，其特征在于，

所述第二偏置电路包括第八电流源、第九电流源、第十电流源，所述第二差分对管包括第五NMOS管、第六NMOS管；

其中所述第五NMOS管的源极和所述第六NMOS管的源极连接后通过所述第八电流源接地，所述第五NMOS管的栅极连接至所述输入电压、漏极连接至VDD，所述第六NMOS管栅漏短接后连接至所述第二PMOS管的源极、并通过所述第九电流源连接至VDD，所述第二PMOS管栅漏短接后通过所述第十电流源接地，所述第二PMOS管的栅极还连接至所述第一PMOS管的栅极；

所述第五NMOS管和所述第六NMOS管的宽长比相等，所述第九电流源的电流和所述第十电流源的电流之差等于所述第八电流源的电流的1/2。

7.根据权利要求2至6中任一项所述的精确高速电压跟随电路，其特征在于，

设所述第一NMOS管的宽长比为KN1、所述第二NMOS管的宽长比为KN2、所述第一PMOS管的宽长比为KP1、所述第二PMOS管的宽长比为KP2、所述第二NMOS管的偏置电流为IN0、所述第二PMOS管的偏置电流为IP0、KN1/KN2＝K1、KP1/KP2＝K2，则IN0和IP0的设置满足IP0/IN0＝K1/K2。

8.根据权利要求7所述的精确高速电压跟随电路，其特征在于，

KN1、KN2、KP1、KP2均为正整数，K1和K2均大于1。

9.根据权利要求8所述的精确高速电压跟随电路，其特征在于，

K1和K2均为整数。

10.一种集成电路，其特征在于，

包括权利要求1至9中任一项所述的精确高速电压跟随电路。

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