JPH05268068A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH05268068A JPH05268068A JP4060194A JP6019492A JPH05268068A JP H05268068 A JPH05268068 A JP H05268068A JP 4060194 A JP4060194 A JP 4060194A JP 6019492 A JP6019492 A JP 6019492A JP H05268068 A JPH05268068 A JP H05268068A
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- Japan
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- circuit
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- selection signal
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Abstract
(57)【要約】
【目的】マルチプレクサの出力信号波形歪みの問題を解
決した半導体集積回路を提供することを目的とする。 【構成】ＳＣＦＬを用いたマルチプレクサ回路１０１に
対して、複数段の選択信号用バッファ回路１０２，１０
３，…，１０６が設けられ、各バッファ回路は、ソース
結合型ＦＥＴ差動増幅器１１０と、その二つの入力端子
に抵抗を介して直流電源ＶTTを与えるオフセット補償用
直流電源回路１２０、および二つの出力端子とそれぞれ
次段の入力端子との間に設けられた容量結合回路１３０
により構成されて、直流オフセットに起因するマルチプ
レクサの出力波形の歪みが解消される。
決した半導体集積回路を提供することを目的とする。 【構成】ＳＣＦＬを用いたマルチプレクサ回路１０１に
対して、複数段の選択信号用バッファ回路１０２，１０
３，…，１０６が設けられ、各バッファ回路は、ソース
結合型ＦＥＴ差動増幅器１１０と、その二つの入力端子
に抵抗を介して直流電源ＶTTを与えるオフセット補償用
直流電源回路１２０、および二つの出力端子とそれぞれ
次段の入力端子との間に設けられた容量結合回路１３０
により構成されて、直流オフセットに起因するマルチプ
レクサの出力波形の歪みが解消される。
Description
【０００１】
【産業上の利用分野】本発明は、ソース結合型ＦＥＴ差
動増幅器を用いて構成されたマルチプレクサ回路とこの
マルチプレクサ回路に選択信号を供給するバッファ回路
とを有する半導体集積回路に関する。
動増幅器を用いて構成されたマルチプレクサ回路とこの
マルチプレクサ回路に選択信号を供給するバッファ回路
とを有する半導体集積回路に関する。
【０００２】
【従来の技術】ＧａＡｓＭＥＳＦＥＴを用いた集積回路
は、Ｓｉ集積回路に比べて低消費電力で高速動作が可能
であることから注目されている。その高速性に着目し
て、シフトレジスタやマルチプレクサ等の各種論理回路
への適用が有望視されている。例えば、時分割型マルチ
プレクサは高速データ発生回路として、スーパーコンピ
ュータや伝送速度１０Ｇｂｐｓの光通信用機器といった
高速性能機器の重要部分に用いられているが、この様な
時分割型マルチプレクサをＧａＡｓＭＥＳＦＥＴ集積回
路として構成することは、機器の一層の高性能化を促
す。
は、Ｓｉ集積回路に比べて低消費電力で高速動作が可能
であることから注目されている。その高速性に着目し
て、シフトレジスタやマルチプレクサ等の各種論理回路
への適用が有望視されている。例えば、時分割型マルチ
プレクサは高速データ発生回路として、スーパーコンピ
ュータや伝送速度１０Ｇｂｐｓの光通信用機器といった
高速性能機器の重要部分に用いられているが、この様な
時分割型マルチプレクサをＧａＡｓＭＥＳＦＥＴ集積回
路として構成することは、機器の一層の高性能化を促
す。
【０００３】時分割型マルチプレクサ回路は、図６(a)
に示すシフトレジスタ型（ＳＲ型）回路と、図６(b) に
示す組合わせ論理型（ＳＱ型）回路の２種がある。ＳＲ
型マルチプレクサは、出力波形が良好であり、タイミン
グ信号が１つで済み、タイミング回路が簡単である、と
いった長所を有するが、反面、ＳＲ型に比べてゲート数
が多い、低速であるといった短所がある。これに対して
ＳＱ型マルチプレクサは、ゲート数が少なくて済み、か
つ高速であるという長所を有するが、出力波形が歪む、
複数のタイミング信号が必要であるといった短所を持っ
ている。したがってこれらの回路方式は、アプリケーシ
ョンの必要条件を考慮して使い分けられている。
に示すシフトレジスタ型（ＳＲ型）回路と、図６(b) に
示す組合わせ論理型（ＳＱ型）回路の２種がある。ＳＲ
型マルチプレクサは、出力波形が良好であり、タイミン
グ信号が１つで済み、タイミング回路が簡単である、と
いった長所を有するが、反面、ＳＲ型に比べてゲート数
が多い、低速であるといった短所がある。これに対して
ＳＱ型マルチプレクサは、ゲート数が少なくて済み、か
つ高速であるという長所を有するが、出力波形が歪む、
複数のタイミング信号が必要であるといった短所を持っ
ている。したがってこれらの回路方式は、アプリケーシ
ョンの必要条件を考慮して使い分けられている。
【０００４】ＧａＡｓ集積回路は一般に高速用途に用い
られるので、マルチプレクサ回路はＳＱ型とすることが
多い。図７は、ＧａＡｓＭＥＳＦＥＴを用いたＳＱ型の
２：１マルチプレクサ回路を示している。基本回路とし
て、超高速の分野で最も優れているソース結合型ＦＥＴ
差動増幅器の一つであるＳＣＦＬ（Ｓource Ｃoupled
ＦＥＴ Ｌogic）を用いている。
られるので、マルチプレクサ回路はＳＱ型とすることが
多い。図７は、ＧａＡｓＭＥＳＦＥＴを用いたＳＱ型の
２：１マルチプレクサ回路を示している。基本回路とし
て、超高速の分野で最も優れているソース結合型ＦＥＴ
差動増幅器の一つであるＳＣＦＬ（Ｓource Ｃoupled
ＦＥＴ Ｌogic）を用いている。
【０００５】Ｄo ，Ｄ1 はデータ入力信号、Ｄout はデ
ータ出力信号であり、ＳＬは選択信号である。選択信号
ＳＬが“１”のとき、Ｄout にはＤ1 が、選択信号ＳＬ
が“０”のとき、Ｄout にはＤ0 が出力される。したが
って選択信号ＳＬとして、ｎ［ＧＨｚ］でデューティ比
１：１の繰返しパルスを入力すると、出力信号Ｄoutと
してデュ−ティ比１：１で２ｎ［Ｇｂｐｓ］の時分割デ
ータが得られる。例えば、選択信号ＳＬとして、５［Ｇ
Ｈｚ］の周波数のクロックを入力すると出力信号ＤOUT
として、５０［ｐｓ］毎に、Ｄ0 ，Ｄ1 が得られる。す
なわちデータレートとして、１０［Ｇｂｐｓ］が得られ
る。
ータ出力信号であり、ＳＬは選択信号である。選択信号
ＳＬが“１”のとき、Ｄout にはＤ1 が、選択信号ＳＬ
が“０”のとき、Ｄout にはＤ0 が出力される。したが
って選択信号ＳＬとして、ｎ［ＧＨｚ］でデューティ比
１：１の繰返しパルスを入力すると、出力信号Ｄoutと
してデュ−ティ比１：１で２ｎ［Ｇｂｐｓ］の時分割デ
ータが得られる。例えば、選択信号ＳＬとして、５［Ｇ
Ｈｚ］の周波数のクロックを入力すると出力信号ＤOUT
として、５０［ｐｓ］毎に、Ｄ0 ，Ｄ1 が得られる。す
なわちデータレートとして、１０［Ｇｂｐｓ］が得られ
る。
【０００６】この様にＳＱ型マルチプレクサ回路は、高
速データの扱いに適している反面、前述のように出力信
号波形が歪むという欠点を持っている。例えば、図７に
示す２：１マルチプレクサ回路において、デューティ
１：１以外のクロック信号が選択信号として入力した場
合、図８に示すように出力信号ＤOUT が歪んでしまう。
すなわち、“０”レベルと“１”レベルが１：Ｎのデュ
ーティ比を持つ選択信号（周波数：５［ＧＨｚ］）を入
力すると、Ｄout として、Ｄ0 が１００／（Ｎ＋１）
［ｐｓ］、Ｄ1 が１００Ｎ／（Ｎ＋１）［ｐｓ］の期間
の繰り返しで出力される。
速データの扱いに適している反面、前述のように出力信
号波形が歪むという欠点を持っている。例えば、図７に
示す２：１マルチプレクサ回路において、デューティ
１：１以外のクロック信号が選択信号として入力した場
合、図８に示すように出力信号ＤOUT が歪んでしまう。
すなわち、“０”レベルと“１”レベルが１：Ｎのデュ
ーティ比を持つ選択信号（周波数：５［ＧＨｚ］）を入
力すると、Ｄout として、Ｄ0 が１００／（Ｎ＋１）
［ｐｓ］、Ｄ1 が１００Ｎ／（Ｎ＋１）［ｐｓ］の期間
の繰り返しで出力される。
【０００７】この様な出力信号の歪みを避けるために
は、選択信号が常にデューティ比１：１になるように注
意して設計しなければならない。しかし、ＳＱ型マルチ
プレクサの選択信号は通常、タイミング調整と波形成形
のために、ＳＣＦＬからなる複数段のクロックバッファ
回路を通して与えられ、しかもこれら選択信号用クロッ
クバッファ回路の帯域に非常に近い高速信号となる。こ
のため、素子のばらつき等によりあるクロックバッファ
回路にオフセットが存在すると、複数段のクロックバッ
ファ回路を通過した時にデューティ比のずれが生じる。
その様子を、図９に示す。
は、選択信号が常にデューティ比１：１になるように注
意して設計しなければならない。しかし、ＳＱ型マルチ
プレクサの選択信号は通常、タイミング調整と波形成形
のために、ＳＣＦＬからなる複数段のクロックバッファ
回路を通して与えられ、しかもこれら選択信号用クロッ
クバッファ回路の帯域に非常に近い高速信号となる。こ
のため、素子のばらつき等によりあるクロックバッファ
回路にオフセットが存在すると、複数段のクロックバッ
ファ回路を通過した時にデューティ比のずれが生じる。
その様子を、図９に示す。
【０００８】
【発明が解決しようとする課題】以上のように従来のＳ
ＣＦＬを用いたＳＱ型マルチプレクサ回路では、選択信
号用クロックバッファ回路に出力オフセットがあると、
複数段のクロックバッファ回路を通ったときに選択信号
のデューティ比が大きく変動して、出力信号波形に歪み
が生じるという問題があった。本発明は、この様なマル
チプレクサの出力信号波形歪みの問題を解決した半導体
集積回路を提供することを目的とする。
ＣＦＬを用いたＳＱ型マルチプレクサ回路では、選択信
号用クロックバッファ回路に出力オフセットがあると、
複数段のクロックバッファ回路を通ったときに選択信号
のデューティ比が大きく変動して、出力信号波形に歪み
が生じるという問題があった。本発明は、この様なマル
チプレクサの出力信号波形歪みの問題を解決した半導体
集積回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は、第１に、ソー
ス結合型ＦＥＴ差動増幅器を用いて構成されたマルチプ
レクサ回路と、このマルチプレクサ回路に選択信号を供
給するバッファ回路とを有する半導体集積回路におい
て、前記バッファ回路は、ソース結合型ＦＥＴ差動増幅
器を用いて構成され、その二つの入力端子に抵抗を介し
てオフセット補償用直流電源が接続され、二つの出力端
子に結合容量が接続されていることを特徴とする。
ス結合型ＦＥＴ差動増幅器を用いて構成されたマルチプ
レクサ回路と、このマルチプレクサ回路に選択信号を供
給するバッファ回路とを有する半導体集積回路におい
て、前記バッファ回路は、ソース結合型ＦＥＴ差動増幅
器を用いて構成され、その二つの入力端子に抵抗を介し
てオフセット補償用直流電源が接続され、二つの出力端
子に結合容量が接続されていることを特徴とする。
【００１０】本発明は、第２に、ソース結合型ＦＥＴ差
動増幅器を用いて構成されたマルチプレクサ回路と、こ
のマルチプレクサ回路に選択信号を供給するバッファ回
路とを有する半導体集積回路において、前記バッファ回
路は、ソース結合型ＦＥＴ差動増幅器を用いて構成さ
れ、その二つの入力端子と二つの出力端子の間で互いに
逆相関係にある入出力端子間に帰還抵抗が接続されてい
ることを特徴とする。
動増幅器を用いて構成されたマルチプレクサ回路と、こ
のマルチプレクサ回路に選択信号を供給するバッファ回
路とを有する半導体集積回路において、前記バッファ回
路は、ソース結合型ＦＥＴ差動増幅器を用いて構成さ
れ、その二つの入力端子と二つの出力端子の間で互いに
逆相関係にある入出力端子間に帰還抵抗が接続されてい
ることを特徴とする。
【００１１】
【作用】第１の発明によれば、選択信号用バッファ回路
は、入力端子にはオフセット補償用直流電源が設けら
れ、出力端子は結合容量を介して交流的にのみ次段に接
続れるから、原理的に従来のバッファ回路におけるオフ
セットが存在しない。したがってこのようなバッファ回
路を１段或いは複数段介して得られる選択信号にデュー
ティ比の変動がなくなり、マルチプレクサ回路の出力信
号の波形歪みがなくなる。
は、入力端子にはオフセット補償用直流電源が設けら
れ、出力端子は結合容量を介して交流的にのみ次段に接
続れるから、原理的に従来のバッファ回路におけるオフ
セットが存在しない。したがってこのようなバッファ回
路を１段或いは複数段介して得られる選択信号にデュー
ティ比の変動がなくなり、マルチプレクサ回路の出力信
号の波形歪みがなくなる。
【００１２】第２の発明によれば、帰還抵抗を設けて選
択信号用バッファ回路の直流利得を小さくすることによ
り、その分バッファ回路のオフセットを小さくすること
ができ、したがってこのようなバッファ回路を１段或い
は複数段介して得られる選択信号はデューティ比の変動
が小さくなり、マルチプレクサ回路の出力信号の波形歪
みは抑制される。
択信号用バッファ回路の直流利得を小さくすることによ
り、その分バッファ回路のオフセットを小さくすること
ができ、したがってこのようなバッファ回路を１段或い
は複数段介して得られる選択信号はデューティ比の変動
が小さくなり、マルチプレクサ回路の出力信号の波形歪
みは抑制される。
【００１３】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。
説明する。
【００１４】図１は、本発明の一実施例に係る集積回路
の回路構成である。基本回路として、ＧａＡｓＭＥＳＦ
ＥＴを用いたＳＣＦＬ回路を用いている。１０１は２：
１マルチプレクサ回路で、その構成は従来例で示した図
７と同じである。選択信号ＳＬが“１”の時データＤ1
を出力し、選択信号ＳＬが“０”の時データＤ0 を出力
する。
の回路構成である。基本回路として、ＧａＡｓＭＥＳＦ
ＥＴを用いたＳＣＦＬ回路を用いている。１０１は２：
１マルチプレクサ回路で、その構成は従来例で示した図
７と同じである。選択信号ＳＬが“１”の時データＤ1
を出力し、選択信号ＳＬが“０”の時データＤ0 を出力
する。
【００１５】この様なマルチプレクサ回路１０１に対し
て、複数段の選択信号用バッファ回路１０２，１０３，
…，１０６が設けられている。各バッファ回路は、ソー
ス結合型ＦＥＴ差動増幅器１１０と、その二つの入力端
子に抵抗を介して直流電源ＶTTを与えるオフセット補償
用電源回路１２０、二つの出力端子とそれぞれ次段の入
力端子との間に設けられた容量結合回路１３０を有す
る。
て、複数段の選択信号用バッファ回路１０２，１０３，
…，１０６が設けられている。各バッファ回路は、ソー
ス結合型ＦＥＴ差動増幅器１１０と、その二つの入力端
子に抵抗を介して直流電源ＶTTを与えるオフセット補償
用電源回路１２０、二つの出力端子とそれぞれ次段の入
力端子との間に設けられた容量結合回路１３０を有す
る。
【００１６】図２は、各バッファ回路１０２，１０３，
…，１０６の具体的構成を示す。差動増幅器１１０は、
ソースを共通に電流源に接続したＧａＡｓＭＥＳＦＥＴ
−１１４，１１５と、それらのドレインに接続された抵
抗負荷１１１，１１２，１１３により構成されている。
これは、所謂ＳＣＦＬ回路の基本回路であって、論理ゲ
ートとして用いられる場合に必要なソースフォロア段を
省いた構成である。
…，１０６の具体的構成を示す。差動増幅器１１０は、
ソースを共通に電流源に接続したＧａＡｓＭＥＳＦＥＴ
−１１４，１１５と、それらのドレインに接続された抵
抗負荷１１１，１１２，１１３により構成されている。
これは、所謂ＳＣＦＬ回路の基本回路であって、論理ゲ
ートとして用いられる場合に必要なソースフォロア段を
省いた構成である。
【００１７】オフセット補償用の直流電源ＶTTは、抵抗
１２１，１２２，１２３を介して差動増幅器１１０の二
つの入力端子に供給され、入力端子を出力の“Ｈ”レベ
ルと“Ｌ”レベルの中間電位に設定する。容量結合回路
１３０は、差動増幅器１１０の入力容量の数倍に設定さ
れた結合容量１３１，１３２により構成されている。結
合容量１３１，１３２は、例えば、逆方向にバイアスし
たダイオードにより構成される。このダイオードとして
は例えば、マルチプレクサや差動増幅器を構成する能動
素子であるＧａＡｓＭＥＳＦＥＴを用いてそのソース，
ドレインとゲートの間で構成することができる。また、
金属−絶縁体−金属（ＭＩＭ）キャパシタを用いること
も出来る。
１２１，１２２，１２３を介して差動増幅器１１０の二
つの入力端子に供給され、入力端子を出力の“Ｈ”レベ
ルと“Ｌ”レベルの中間電位に設定する。容量結合回路
１３０は、差動増幅器１１０の入力容量の数倍に設定さ
れた結合容量１３１，１３２により構成されている。結
合容量１３１，１３２は、例えば、逆方向にバイアスし
たダイオードにより構成される。このダイオードとして
は例えば、マルチプレクサや差動増幅器を構成する能動
素子であるＧａＡｓＭＥＳＦＥＴを用いてそのソース，
ドレインとゲートの間で構成することができる。また、
金属−絶縁体−金属（ＭＩＭ）キャパシタを用いること
も出来る。
【００１８】この実施例によれば、選択信号用バッファ
回路１０２，１０３，…，１０６はそれぞれオフセット
補償用電源回路１２０によりオフセットのない状態で直
流バイアスが設定されている。入力されるクロックは交
流的にこれらのバッファ回路を転送されて選択信号ＳＬ
としてマルチプレクサ回路１０１に供給される。したが
って、各バッファ回路内に素子特性のばらつきがあって
も、従来のように選択信号のデューティ比の変動は生じ
ない。その結果、マルチプレクサ回路の出力信号波形が
歪むことなく、良好な信号波形が得られる。
回路１０２，１０３，…，１０６はそれぞれオフセット
補償用電源回路１２０によりオフセットのない状態で直
流バイアスが設定されている。入力されるクロックは交
流的にこれらのバッファ回路を転送されて選択信号ＳＬ
としてマルチプレクサ回路１０１に供給される。したが
って、各バッファ回路内に素子特性のばらつきがあって
も、従来のように選択信号のデューティ比の変動は生じ
ない。その結果、マルチプレクサ回路の出力信号波形が
歪むことなく、良好な信号波形が得られる。
【００１９】なお図２に示すオフセット補償用電源回路
１２０の構成は、図３(a) に示すように、二つの抵抗２
１，２２のみで直流電源ＶTTに終端する構成であっても
よい。抵抗に代ってインダクタにより直流電源を供給す
ることもできる。また差動増幅器１１０と容量結合回路
１３０の間に、図３(b) に示すように、ＧａＡｓＭＥＳ
ＦＥＴ−３２３，３２４を用いたソースフォロア段３１
を入れてもよい。
１２０の構成は、図３(a) に示すように、二つの抵抗２
１，２２のみで直流電源ＶTTに終端する構成であっても
よい。抵抗に代ってインダクタにより直流電源を供給す
ることもできる。また差動増幅器１１０と容量結合回路
１３０の間に、図３(b) に示すように、ＧａＡｓＭＥＳ
ＦＥＴ−３２３，３２４を用いたソースフォロア段３１
を入れてもよい。
【００２０】図４は、本発明の別の実施例の構成であ
る。図１と対応する部分には図１と同一符号を付して詳
細な説明は省略する。選択信号用の各バッファ回路１０
２，１０３，…，１０６を構成するソース結合型ＦＥＴ
差動増幅器１１０は、ソースフォロア段をもつ所謂ＳＣ
ＦＬ回路であり、これが直結されて複数段接続されてい
る。オフセット補償用電源回路や結合容量回路はない。
ただし、各差動増幅器１１０の互いに逆相関係にある入
出力端子間には帰還抵抗１４１，１４２が接続されてい
る。
る。図１と対応する部分には図１と同一符号を付して詳
細な説明は省略する。選択信号用の各バッファ回路１０
２，１０３，…，１０６を構成するソース結合型ＦＥＴ
差動増幅器１１０は、ソースフォロア段をもつ所謂ＳＣ
ＦＬ回路であり、これが直結されて複数段接続されてい
る。オフセット補償用電源回路や結合容量回路はない。
ただし、各差動増幅器１１０の互いに逆相関係にある入
出力端子間には帰還抵抗１４１，１４２が接続されてい
る。
【００２１】この実施例によると、帰還抵抗１４１，１
４２を設けることによってバッファ回路の直流利得が小
さくなり、その分出力直流オフセット電圧も小さくな
る。従ってこの実施例によっても、選択信号のデューテ
ィ比の変動が抑制され、出力信号波形の歪みが低減され
る。
４２を設けることによってバッファ回路の直流利得が小
さくなり、その分出力直流オフセット電圧も小さくな
る。従ってこの実施例によっても、選択信号のデューテ
ィ比の変動が抑制され、出力信号波形の歪みが低減され
る。
【００２２】なお、図４のように各バッファ回路に帰還
抵抗を設ける代りに、図５に示すように、複数段接続し
たバッファ回路の初段入力端子と最終段出力端子の間に
帰還抵抗１５１，１５２を設けるようにしてもよい。
抵抗を設ける代りに、図５に示すように、複数段接続し
たバッファ回路の初段入力端子と最終段出力端子の間に
帰還抵抗１５１，１５２を設けるようにしてもよい。
【００２３】ところで、帰還抵抗を設けることによっ
て、バッファ回路の利得は、差動増幅器の直流利得Ｇに
対して、（１−ＲL ／（Ｒf ・Ｇ））／（１＋ＲL ／Ｒ
f ）倍になる。ここで、Ｒf は帰還抵抗の値であり、Ｒ
L は負荷抵抗の値である。したがって、帰還抵抗を設け
てもバッファ回路の利得１以上を確保するためには、帰
還抵抗の値Ｒf は、 Ｒf ＞２×ＲL ／（Ｇ−１） なる条件を満たすことが必要である。本発明は、上記実
施例に限られるものではなく、その趣旨を逸脱しない範
囲で種々変形して実施することが可能である。
て、バッファ回路の利得は、差動増幅器の直流利得Ｇに
対して、（１−ＲL ／（Ｒf ・Ｇ））／（１＋ＲL ／Ｒ
f ）倍になる。ここで、Ｒf は帰還抵抗の値であり、Ｒ
L は負荷抵抗の値である。したがって、帰還抵抗を設け
てもバッファ回路の利得１以上を確保するためには、帰
還抵抗の値Ｒf は、 Ｒf ＞２×ＲL ／（Ｇ−１） なる条件を満たすことが必要である。本発明は、上記実
施例に限られるものではなく、その趣旨を逸脱しない範
囲で種々変形して実施することが可能である。
【００２４】
【発明の効果】以上述べたように本発明によれば、選択
信号用バッファ回路の直流オフセットを低減することに
より、マルチプレクサ回路の出力波形歪みを低減した半
導体集積回路を提供することができる。
信号用バッファ回路の直流オフセットを低減することに
より、マルチプレクサ回路の出力波形歪みを低減した半
導体集積回路を提供することができる。
【図１】本発明の一実施例による集積回路構成を示す
図。
図。
【図２】同実施例の要部構成を具体的に示す図。
【図３】同実施例の変形例を示す図。
【図４】他の実施例の集積回路構成を示す図。
【図５】さらに他の実施例の集積回路構成を示す図。
【図６】マルチプレクサ回路の２種の基本構成回路を示
す図。
す図。
【図７】従来のＳＣＦＬを用いたマルチプレクサ回路の
構成を示す図。
構成を示す図。
【図８】従来のマルチプレクサ回路での出力波形歪みを
説明するための図。
説明するための図。
【図９】同じくバッファ回路のオフセットによる出力波
形歪みを説明するための図。
形歪みを説明するための図。
１０１…マルチプレクサ回路、 １０２，１０３，…，１０６…選択信号用バッファ回
路、 １１０…ソース結合型ＦＥＴ差動増幅器、 １２０…オフセット補償用直流電源回路、 １３０…容量結合回路、 １４１，１４２，１５１，１５２…帰還抵抗。
路、 １１０…ソース結合型ＦＥＴ差動増幅器、 １２０…オフセット補償用直流電源回路、 １３０…容量結合回路、 １４１，１４２，１５１，１５２…帰還抵抗。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 脇本 啓嗣 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内 (72)発明者 石田 賢二 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内
Claims (2)
- 【請求項１】ソース結合型ＦＥＴ差動増幅器を用いて構
成されたマルチプレクサ回路と、このマルチプレクサ回
路に選択信号を供給するバッファ回路とを有する半導体
集積回路において、前記バッファ回路は、ソース結合型
ＦＥＴ差動増幅器を用いて構成され、その二つの入力端
子に抵抗を介してオフセット補償用直流電源が接続さ
れ、二つの出力端子に結合容量が接続されていることを
特徴とする半導体集積回路。 - 【請求項２】ソース結合型ＦＥＴ差動増幅器を用いて構
成されたマルチプレクサ回路と、このマルチプレクサ回
路に選択信号を供給するバッファ回路とを有する半導体
集積回路において、前記バッファ回路は、ソース結合型
ＦＥＴ差動増幅器を用いて構成され、その二つの入力端
子と二つの出力端子の間で互いに逆相関係にある入出力
端子間に帰還抵抗が接続されていることを特徴とする半
導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4060194A JPH05268068A (ja) | 1992-03-17 | 1992-03-17 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4060194A JPH05268068A (ja) | 1992-03-17 | 1992-03-17 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05268068A true JPH05268068A (ja) | 1993-10-15 |
Family
ID=13135107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4060194A Pending JPH05268068A (ja) | 1992-03-17 | 1992-03-17 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05268068A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7298201B2 (en) | 2004-08-26 | 2007-11-20 | Nec Electronics Corporation | Clock buffer circuit having predetermined gain with bias circuit thereof |
-
1992
- 1992-03-17 JP JP4060194A patent/JPH05268068A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7298201B2 (en) | 2004-08-26 | 2007-11-20 | Nec Electronics Corporation | Clock buffer circuit having predetermined gain with bias circuit thereof |
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