JP2004080518A - 信号電圧検出回路 - Google Patents
信号電圧検出回路 Download PDFInfo
- Publication number
- JP2004080518A JP2004080518A JP2002239635A JP2002239635A JP2004080518A JP 2004080518 A JP2004080518 A JP 2004080518A JP 2002239635 A JP2002239635 A JP 2002239635A JP 2002239635 A JP2002239635 A JP 2002239635A JP 2004080518 A JP2004080518 A JP 2004080518A
- Authority
- JP
- Japan
- Prior art keywords
- differential amplifier
- transistors
- current
- driver
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Amplifiers (AREA)
- Manipulation Of Pulses (AREA)
Abstract
【解決手段】信号電圧検出回路は、参照電圧と検出すべき信号電圧とがそれぞれ入力される第1及び第2のドライバトランジスタを有する差動増幅器と、差動増幅器の検出出力に対応する出力電流を取り出すカレントミラー回路と、カレントミラー回路の出力電流の変化を電圧に変換して出力する電流−電圧変換回路と、電流−電圧変換回路の出力が転送されて保持されるラッチ回路と、電流−電圧変換回路の入力ノードに接続された容量性負荷素子とを有する。
【選択図】 図1
Description
【発明の属する技術分野】
この発明は、入力信号電圧を検出する差動増幅器と、その検出結果を保持するラッチ回路を有する信号電圧検出回路に関する。
【0002】
【従来の技術】
MOSトランジスタやIGBT(Insulated Gate Bipolar Transistor)等のパワー用スイッチング素子を駆動するためのドライバICでは、例えばエラー検出等のための信号電圧検出回路が用いられている。
【0003】
図13は、その様な従来の信号電圧検出回路10の構成例である。差動増幅器11は、参照電圧Vrefと検出すべき信号電圧Vinとが入力されるドライバトランジスタ対N1,N2を有する。この差動増幅器11の検出出力に対応する出力電流を取り出すために、カレントミラー回路12が設けられている。カレントミラー回路12の出力電流の変化は、抵抗R1とその端子電圧を検出するトランジスタMN1を含む電流−電圧変換回路13により検出される。この電流−電圧変換回路13の出力は、インバータX1を介してラッチ回路14に転送され、保持される。
【0004】
図14は、信号電圧検出回路10の動作タイミング図である。入力信号電圧Vinが参照電圧Vrefより高くなると(t0)、差動増幅器11のドライバトランジスタN2のコレクタ電流がゼロから一定電流へと切り替わる。この差動増幅器11の検出出力を受けて、カレントミラー回路12を構成するpチャネルMOSトランジスタMP1,MP2にドレイン電流が流れる。MOSトランジスタMP2の出力電流を受けて、抵抗R1の両端に電圧が発生し、これによりnチャネルMOSトランジスタMN1がオンする。従ってインバータX1の入力レベルがLになり、ラッチ回路14にHパルスが入力されて、Vout=Lなるラッチ出力が保持される。
信号電圧Vinが参照電圧Vrefより下がっても(t1)、ラッチ回路14の保持データは変化しない。ラッチ回路14の保持データは、リセット信号RSTがHレベルになることにより、リセットされる(t2)。
【0005】
図15は、別の信号電圧検出回路20を示している。この回路では、差動増幅器21は、基準電圧Vrefが入力されるnpnトランジスタN1と、二つの信号電圧Vin1,Vin2がそれぞれ入力される併設されたnpnトランジスタN21,N22を有する。これらのドライバトランジスタの負荷は、能動負荷である。即ち負荷pnpトランジスタP1,P2はカレントミラー回路を構成している。差動増幅器21の検出出力は、大振幅動作する電圧増幅部22で増幅されて、インバータX1,X2を介してラッチ回路23に転送、保持される。
【0006】
図16は、この信号電圧検出回路20の動作タイミング図である。入力信号電圧Vin1,Vin2のいずれかが参照電圧Vrefより高くなると(t0)、差動増幅器21の対応するドライバトランジスタN21又はN22のコレクタ電流がゼロから一定電流へと切り替わる。この変化を受けて、pnpトランジスタP3がオンしてコレクタ電流を流し、抵抗R1の端子にHパルスが得られる。これにより、ラッチ回路23には、Vout=Lがラッチされる。
信号電圧Vinが参照電圧Vrefより下がっても(t1)、ラッチ回路23の保持データは変化しない。ラッチ回路23の保持データは、リセット信号RSTがHになることにより、リセットされる(t2)。
【0007】
図13及び図15の信号電圧検出回路10及び20は共に、電源ノイズの影響で誤動作を生じる可能性がある。図13及び図15の信号電圧検出回路10及び20においてその様な誤動作が生じる場合のタイミング図をそれぞれ、図17及び図18に示した。
【0008】
まず、図13の信号電圧検出回路10において、図17に示すように、時刻t10で電源電圧VccがあるレベルΔVだけ低下したとする。これを受けて、差動増幅器11の電流源I1の電流も低下する。そして、時刻t11で電源電圧が復帰開始すると、ドライバトランジスタN2の大きなコレクタ容量に変位電流が流れるため、カレントミラー回路12のpチャネルMOSトランジスタMP1,MP2にドレイン電流が流れる。MOSトランジスタMP2の電流により抵抗R1の端子電圧が上昇し、これがNMOSトランジスタMN1のしきい値を超えると、MOSトランジスタMN1がオンして、ラッチ回路14のVout=Lがラッチされてしまう。
【0009】
図15の信号電圧検出回路20では、図18に示すように、時刻t10で電源電圧VccがあるレベルΔVだけ低下したとすると、差動増幅器21の電流源I1の電流も低下する。同時に、カレントミラーを構成するpnpトランジスタP1,P2のうち、定常電流が流れているトランジスタP1のコレクタ電流も低下する。時刻t11からの電源電圧復帰時、一方の負荷トランジスタP1のコレクタ電流は、ドライバトランジスタN1のコレクタ容量を充電する変位電流を含んで定常電流まで復帰する。他方の負荷トランジスタP2では、ドライバトランジスタN21,N22の大きなコレクタ容量を充電する変位電流としてコレクタ電流が流れ、これによりトランジスタP3のベース電流が引き抜かれる。これを受けて、抵抗R1の端子にHパルスが発生し、これがラッチ回路23に供給されて、ラッチ回路23にはVout=Lがラッチされてしまう。
【0010】
【発明が解決しようとする課題】
以上のように、図13或いは図15の信号電圧検出回路は、ドライバトランジスタのコレクタ容量に起因して、電源ノイズによる誤動作が発生する可能性がある。ドライバトランジスタのコレクタ容量は、通常の信号検出の動作に対しては影響がない。しかし外部ノイズ等によって電源電圧が瞬間的に落ち込んだ後、通常の電源電圧まで復帰するときに、差動増幅器は入力がない状態にもかかわらず、電源電圧の変化に応じてコレクタ容量を充電する変位電流が流れることが、誤動作の原因となる。
【0011】
より具体的に言えば、図13の回路では、カレントミラー回路12を構成するpチャネルMOSトランジスタMP1,MP2のドレイン側に付随する寄生容量の不均衡が問題である。MOSトランジスタMP1のドレインには、ドライバトランジスタN2の大きなコレクタ容量が入るのに対し、MOSトランジスタMP2のドレインは寄生容量が小さい。このため、電源復帰時のドライバトランジスタN2の変位電流が誤動作をもたらす。
【0012】
一方図15の回路では、差動増幅器21のカレントミラー負荷を構成するpnpトランジスタP1,P2のドレイン側に付随する寄生容量の不均衡が問題になっている。即ち、参照電圧Vrefが入力される一つのドライバトランジスタN1に対して、信号電圧が入力される側は二つのドライバトランジスタN21,N22が併設されているために、負荷トランジスタP1のドレイン側に付随する寄生容量に対して、負荷トランジスタP2のドレイン側に付随する寄生容量が大きい。このため、電源電圧復帰時、一方のドライバトランジスタN1に流れる変位電流に比べて、他方のドライバトランジスタN21,N22に流れる合計の変位電流が大きいこと、言い換えれば差動増幅器21が入力信号を検出したかのように動作してしまうことが、誤動作の原因となる。
【0013】
この発明は、電源ノイズによる誤動作を防止できるようにした信号電圧検出回路を提供することを目的としている。
【0014】
【課題を解決するための手段】
この発明に係る信号電圧検出回路は、参照電圧と検出すべき信号電圧とがそれぞれ入力される第1及び第2のドライバトランジスタを有する差動増幅器と、前記差動増幅器の検出出力に対応する出力電流を取り出すカレントミラー回路と、前記カレントミラー回路の出力電流の変化を電圧に変換して出力する電流−電圧変換回路と、前記電流−電圧変換回路の出力が転送されて保持されるラッチ回路と、前記電流−電圧変換回路の入力ノードに接続された容量性負荷素子と、を有することを特徴とする。
【0015】
この発明によると、電流−電圧変換回路の入力ノードに容量性負荷素子を接続することによって、電源ノイズが発生したときの差動増幅器のドライバトランジスタに流れる変位電流に起因する誤動作が防止される。
【0016】
差動増幅器の第1及び第2のドライバトランジスタは、例えばエミッタが共通に電流源に接続されたバイポーラトランジスタにより構成される。この場合、容量性負荷素子は、差動増幅器に用いられているドライバトランジスタと同じ構造と寸法を有し、ベースとエミッタが共通接続されたバイポーラトランジスタにより構成することができる。或いはまた、容量性負荷素子は、差動増幅器のドライバトランジスタのコレクタ容量と実質的に等しい容量のキャパシタにより構成することもできる。
【0017】
差動増幅器の第1及び第2のドライバトランジスタは、ソースが共通に電流源に接続されたMOSトランジスタにより構成することもできる。この場合には、容量性負荷素子は、差動増幅器に用いられているドライバトランジスタと同じ構造と寸法を有し、ゲートとソースが共通接続されたMOSトランジスタにより構成することができる。
差動増幅器が、異なる信号電圧が入力される併設されたn個(n≧2)の第2のドライバトランジスタを有する場合には、容量性負荷素子は、差動増幅器に用いられているドライバトランジスタと同じ構造と寸法を有するn個の並列接続されたトランジスタにより構成すればよい。
【0018】
この発明に係る信号電圧検出回路はまた、第1の出力ノードに接続されて参照電圧が入力される第1のドライバトランジスタ、第2の出力ノードに並列接続されてそれぞれに異なる検出すべき信号電圧が入力されるn個(n≧2)の第2のドライバトランジスタ、前記第1の出力ノードと電源端子の間に接続された第1の負荷トランジスタ、及び第1の負荷トランジスタとカレントミラーを構成して前記第2の出力ノードと電源端子の間に接続された第2の負荷トランジスタを有する差動増幅器と、前記差動増幅器の第2の出力ノードの検出出力が転送されて保持されるラッチ回路と、前記差動増幅器の第1の出力ノードに接続された容量性負荷素子と、を有することを特徴とする。
【0019】
この発明によると、容量性負荷素子によって、差動増幅器の二つの出力ノードの容量バランスをとることにより、電源ノイズが発生したときの差動増幅器のドライバトランジスタに流れる変位電流に起因する誤動作が防止される。
【0020】
差動増幅器の第1及び第2のドライバトランジスタが、エミッタが共通に電流源に接続されたバイポーラトランジスタである場合、容量性負荷素子は、差動増幅器に用いられているドライバトランジスタと同じ構造と寸法を有し、ベースとエミッタ共通接続されて(n−1)個並列接続されたバイポーラトランジスタにより構成することができる。或いはまた、容量性負荷素子は、差動増幅器のドライバトランジスタの(n−1)個分のコレクタ容量と実質的に等しい容量のキャパシタにより構成することもできる。
【0021】
差動増幅器の第1及び第2のドライバトランジスタが、ソースが共通に電流源に接続されたMOSトランジスタである場合には、容量性負荷素子は、差動増幅器に用いられているドライバトランジスタと同じ構造と寸法を有し、ゲートとソースが共通接続されて(n−1)個並列接続されたMOSトランジスタにより構成することができる。
【0022】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
[実施の形態1]
図1は、図13の信号電圧発生回路10を改良した、この発明の一実施の形態による信号電圧検出回路10aである。差動増幅器11は、エミッタが共通に電流源I1に接続されたnpnドライバトランジスタN1,N2の対を有する。一方のトランジスタN1は、ベースに参照電圧Vrefが入力され、コレクタは電源Vccに接続されている。他方のトランジスタN2は、ベースに検出すべき信号電圧Vinが入力され、コレクタは、pチャネルMOSトランジスタMP1を介して電源Vccに接続されている。
【0023】
pチャネルMOSトランジスタMP1は、ゲート・ドレインが接続されている。このMOSトランジスタMP1と、これとゲートを共通接続したpチャネルMOSトランジスタMP2とは、差動増幅器11の検出出力を電流として取り出すためのカレントミラー回路12を構成している。
【0024】
カレントミラー回路12の出力電流を電圧に変換するための電流−電圧変換回路13として、MOSトランジスタMP2のドレインと接地Vss間に接続された抵抗R1と、この抵抗R1のノードNbにゲートを接続したセンス用nチャネルMOSトランジスタMN1を有する。MOSトランジスタMN1のドレインには電流源I2が接続されている。この電流−電圧変換回路13の検出出力であるMOSトランジスタMN1のドレイン電圧変化は、インバータX1を介してラッチ回路14に転送される。ラッチ回路14は、NORゲートG1,G2により構成されている。
【0025】
この実施の形態の信号電圧検出回路10aでは、従来の図13の回路と異なり、カレントミラー回路12の出力ノード(従って電流−電圧変換回路13の入力ノード)Nbに、容量性負荷素子15が接続されている。容量性負荷素子15は、カレントミラー回路12のMOSトランジスタMP1,MP2のドレインノードNa,Nbの寄生容量を略等しい状態にバランスさせるものである。MOSトランジスタMP1,MP2の寸法が同じである場合、容量性負荷素子15として、差動増幅器11のドライバトランジスタN1,N2と同じ構造及び寸法のnpnトランジスタN3を用いる。トランジスタN3は、ベース・エミッタがVssに接続され、コレクタがノードNbに接続される。これによりトランジスタN3はオフを保って、そのコレクタ容量がノードNbに付加されたことになる。
【0026】
この信号電圧検出回路10aの動作は、図14で説明した従来例と同様である。信号電圧Vinが参照電圧Vrefを越えると、これが差動増幅器11で検出され、その検出出力に対応する出力電流がカレントミラー回路12により取り出される。その出力電流が抵抗R1に流れて、ノードNbの電圧がMOSトランジスタMN1のしきい値を超えると、MOSトランジスタMN1がオンする。これにより、ラッチ回路14にHパルスが入力されて、ラッチ回路14は、Vout=Lなる検出結果を保持する。
【0027】
この実施の形態により電源ノイズによる誤動作が防止される様子を、図2のタイミング図を用いて説明する。このタイミング図は、従来例の図17に対応する。時刻t10で電源電圧VccがあるレベルΔVだけ低下したとすると、これを受けて、差動増幅器11の電流源I1の電流も低下する。そして、時刻11で電源電圧が復帰開始すると、カレントミラー回路12のpチャネルMOSトランジスタMP1,MP2に、ノードNa,Nbの寄生容量を充電する変位電流によるドレイン電流が流れる。
【0028】
ノードNa,Nbの寄生容量は、それぞれトランジスタN2,N3のコレクタ・接地間の容量であり、ほぼ等しい。従って、MOSトランジスタMP2のドレイン電流は、トランジスタN3のコレクタ容量充電に当てられることになり、抵抗R1には殆ど流れない。この結果、抵抗R1の端子電圧(ノードNbの電圧)は、電源復帰時も上昇しない。その端子電圧が僅かに上がったとしても、それがMOSトランジスタMN1のしきい値以下であれば、MOSトランジスタMN1はオンせず、ドレイン電流はId=0を保つ。従って、電源電圧低下により低下したインバータX1の入力ノードは、時刻t12の電源電圧復帰時にはHに戻り、インバータX1にHパルス出力は得られない。つまり、ラッチ回路14は、電源復帰により元のVout=H状態のままであり、誤ってVout=Lが保持されることはない。
【0029】
[実施の形態2]
図3は、図1の回路を変形した実施の形態の信号電圧検出回路10bである。図1と異なる点は、容量性負荷素子15として、ドライバトランジスタN2のコレクタ容量と実質的に等しい容量を持つキャパシタCを用いていることである。これにより、同様に電源ノイズによる誤動作が防止される。
【0030】
[実施の形態3]
図4は、図1の回路を変形した他の実施の形態の信号電圧検出回路10cである。差動増幅器11は、二つの入力信号電圧Vin1,Vin2を受ける併設されたドライバトランジスタN21,N22を持つ。この場合、容量性負荷素子15としても、ドライバトランジスタN21,N22と同等のコレクタ容量を持つ二つのnpnトランジスタN31,N32をノードNbに併設する。これにより、電源ノイズによる誤動作を防止することができる。
より一般的に、入力信号電圧が入るドライバトランジスタがn個(n>1)併設される場合には、ノードNbに、容量性負荷素子15として、ドライバトランジスタと同じ形状寸法のn個のトランジスタを併設すれば、同様の効果が得られる。
【0031】
[実施の形態4]
図5は、図15の信号電圧発生回路20を改良した、他の実施の形態による信号電圧検出回路20aである。差動増幅器21は、参照電圧Vrefが入力されるドライバnpnトランジスタN1と、信号電圧Vin1,Vin2がそれぞれ入力される二つのドライバnpnトランジスタN21,N22とを有する。これらのトランジスタのエミッタは共通に電流源I1に接続されている。
【0032】
ドライバトランジスタN1のコレクタノードNcは、負荷pnpトランジスタP1を介して電源Vccに接続され、ドライバトランジスタN21,N22のコレクタノードNaは負荷pnpトランジスタP2を介して電源Vccに接続されている。トランジスタP1,P2は、ゲートが共通接続され、そのゲートがノードNcに接続されて、カレントミラー負荷を構成している。
【0033】
差動増幅器21のノードNaの検出出力を取り出すため、電圧増幅部22が設けられている。電圧増幅部22は、ノードNaにベースが接続され、エミッタがVccに接続されたpnpトランジスタP3と、そのコレクタと接地Vss間に接続された抵抗R1とから構成される。そして、信号検出時に抵抗R1のノードNbに得られるHパルスがインバータX1,X2を介して入力されるラッチ回路23を有する。
【0034】
この実施の形態では、差動増幅器21のノードNc,Naの容量バランスを保つべく、参照側のドライバトランジスタN1に並列に、これと同じ構造で同じ寸法のnpnトランジスタN11を容量性負荷素子24として付加している。トランジスタN11のベース・エミッタは共通に電流源I1に接続され、コレクタはノードNcに接続される。従って、トランジスタN11はオフ状態を保ち、ノードNcに容量性負荷を付加したことになる。
【0035】
この信号電圧発生回路20aの動作は、基本的に図16で説明したと同じである。信号電圧Vinが参照電圧Vrefを越えると、これが差動増幅器21で検出される。即ち、ノードNaが電位低下し、npnトランジスタP3はベース電流が流れてオンして、コレクタ電流が流れる。これにより、ノードNbにHパルスが得られ、ラッチ回路14は、Vout=Lなる検出結果を保持する。
【0036】
この実施の形態により電源ノイズによる誤動作が防止される様子を、図6のタイミング図を用いて説明する。このタイミング図は、従来例の図18に対応する。時刻t10で電源電圧VccがあるレベルΔVだけ低下したとすると、これを受けて、差動増幅器21の電流源I1の電流も低下し、能動負荷を構成するトランジスタP1,P2のうち定常電流を流しているトランジスタP1の電流も低下する。そして、時刻t11で電源電圧が復帰開始すると、トランジスタP1,P2には、それぞれノードNc,Naの寄生容量を充電する変位電流によるドレイン電流が流れる。
【0037】
ノードNc,Naの寄生容量は、それぞれトランジスタ(N1,N11),(N21,N22)のコレクタ・接地間の容量であり、ほぼ等しい。従って、電源電圧復帰時にトランジスタP1,P2に流れる変位電流によるドレイン電流はほぼ等しく、ノードNaは電位変化しない。従って、トランジスタP3は、ベース電流が引き抜かれてオンすることはなく、抵抗R1には電流が流れない。この結果、電源復帰時にインバータX1,X2がHパルスを出力することはなく、ラッチ回路23は、元のVout=H状態に復帰する。
【0038】
[実施の形態5]
図7は、図5の実施の形態の回路を変形した実施の形態の信号電圧検出回路20bである。差動増幅器21は、図5と異なり、3つの信号電圧Vin1,Vin2,Vin3が入力されるnpnドライバトランジスタN21,N22,N23が併設されている。この場合には、ノードNcに、容量性負荷素子24として、二つのnpnトランジスタN11,N12を併設する。これにより、ノードNc,Naの寄生容量は略等しくなり、電源ノイズによる誤動作が防止される。
より一般的に、ノードNaに入力信号電圧が入るドライバトランジスタがn個(n≧2)併設される場合には、ノードNcには、容量性負荷素子15として、ドライバトランジスタと同じ寸法の(n−1)個のトランジスタを併設すれば、同様の効果が得られる。
【0039】
[他の実施の形態]
ここまでの実施の形態では、差動増幅器のドライバトランジスタにバイポーラトランジスタを用いたが、MOSトランジスタを用いた場合にも同様にこの発明を適用することができる。
図8の信号電圧検出回路10dは、図1の信号電圧検出回路10aにおける差動増幅器11のドライバnpnトランジスタN1,N2に代わって、nチャネルMOSトランジスタMN2,MN3を用いた例である。この変更に伴って、容量性負荷素子15としても、MOSトランジスタMN2,MN3と同じ形状寸法の、ゲート・ソースを接続したnチャネルMOSトランジスタMN4を用いている。
【0040】
図9の信号電圧検出回路10eは、同様に図1の信号電圧検出回路10aにおける差動増幅器11のドライバnpnトランジスタN1,N2に代わって、nチャネルMOSトランジスタMN2,MN3を用いている。そして、容量性負荷素子15としては、キャパシタCを用いている。
図10の信号電圧検出回路10fは、図4の信号電圧検出回路10cにおける差動増幅器11のドライバnpnトランジスタN1,N21,N22に代わって、それぞれnチャネルMOSトランジスタMN2,MN31,MN32を用いた例である。この変更に伴って、容量性負荷素子15としても、ゲート・ソースを接続した、MOSトランジスタMN2,MN31,MN32と同じ構造と寸法を持つnチャネルMOSトランジスタMN41,MN42を用いている。
【0041】
図11の信号電圧検出回路20cは、図5の信号電圧検出回路20aにおける差動増幅器21のドライバnpnトランジスタN1,N21,N22に代わって、nチャネルMOSトランジスタMN2,MN31,N32を用いた例である。この変更に伴って、容量性負荷素子24としても、ゲート・ソースを接続したnチャネルMOSトランジスタMN21を用いている。図5におけるpnpトランジスタP1,P2,P3の部分にも、pチャネルMOSトランジスタMP11,MP12,MP13を用いている。
【0042】
図12の信号電圧検出回路20dは、図7の信号電圧検出回路20bにおける差動増幅器21のドライバnpnトランジスタN1,N21−N23に代わって、nチャネルMOSトランジスタMN2,MN31−MN33を用いた例である。この変更に伴って、容量性負荷素子24としても、ゲート・ソースを接続した、MOSトランジスタMN2,MN31−MN33と同じ構造,寸法のnチャネルMOSトランジスタMN21,MN22を用いている。図7におけるpnpトランジスタP1,P2,P3の部分にも、pチャネルMOSトランジスタMP11,MP12,MP13を用いている。
【0043】
【発明の効果】
以上述べたようにこの発明によれば、電源ノイズによる誤動作を防止できるようにした信号電圧検出回路を提供することができる。
【図面の簡単な説明】
【図1】この発明の実施の形態による信号電圧検出回路を示す図である。
【図2】同信号電圧検出回路の電源ノイズ発生時の動作タイミング図である。
【図3】他の実施の形態の信号電圧検出回路を示す図である。
【図4】他の実施の形態の信号電圧検出回路を示す図である。
【図5】他の実施の形態の信号電圧検出回路を示す図である。
【図6】同信号電圧検出回路の電源ノイズ発生時の動作タイミング図である。
【図7】他の実施の形態の信号電圧検出回路を示す図である。
【図8】他の実施の形態の信号電圧検出回路を示す図である。
【図9】他の実施の形態の信号電圧検出回路を示す図である。
【図10】他の実施の形態の信号電圧検出回路を示す図である。
【図11】他の実施の形態の信号電圧検出回路を示す図である。
【図12】他の実施の形態の信号電圧検出回路を示す図である。
【図13】従来の信号電圧検出回路を示す図である。
【図14】同信号電圧検出回路の動作タイミング図である。
【図15】従来の他の信号電圧検出回路を示す図である。
【図16】同信号電圧検出回路の動作タイミング図である。
【図17】図13の回路の電源ノイズ発生時の動作タイミング図である。
【図18】図15の回路の電源ノイズ発生時の動作タイミング図である。
【符号の説明】
10a〜10f,20a〜20d…信号電圧検出回路、11…差動増幅器、12…カレントミラー回路、13…電流−電圧変換回路、14…ラッチ回路、15…容量性負荷素子、21…差動増幅器、22…電圧増幅部、23…ラッチ回路、24…容量性負荷素子。
Claims (9)
- 参照電圧と検出すべき信号電圧とがそれぞれ入力される第1及び第2のドライバトランジスタを有する差動増幅器と、
前記差動増幅器の検出出力に対応する出力電流を取り出すカレントミラー回路と、
前記カレントミラー回路の出力電流の変化を電圧に変換して出力する電流−電圧変換回路と、
前記電流−電圧変換回路の出力が転送されて保持されるラッチ回路と、
前記電流−電圧変換回路の入力ノードに接続された容量性負荷素子と、
を有することを特徴とする信号電圧検出回路。 - 前記差動増幅器の第1及び第2のドライバトランジスタは、エミッタが共通に電流源に接続されたバイポーラトランジスタであり、
前記容量性負荷素子は、前記差動増幅器に用いられているドライバトランジスタと同じ構造と寸法を有し、ベースとエミッタが共通接続されたバイポーラトランジスタである
ことを特徴とする請求項1記載の信号電圧検出回路。 - 前記差動増幅器の第1及び第2のドライバトランジスタは、エミッタが共通に電流源に接続されたバイポーラトランジスタであり、
前記容量性負荷素子は、前記差動増幅器のドライバトランジスタのコレクタ容量と実質的に等しい容量のキャパシタである
ことを特徴とする請求項1記載の信号電圧検出回路。 - 前記差動増幅器の第1及び第2のドライバトランジスタは、ソースが共通に電流源に接続されたMOSトランジスタであり、
前記容量性負荷素子は、前記差動増幅器に用いられているドライバトランジスタと同じ構造と寸法を有し、ゲートとソースが共通接続されたMOSトランジスタである
ことを特徴とする請求項1記載の信号電圧検出回路。 - 前記差動増幅器は、異なる信号電圧が入力される併設されたn個(n≧2)の第2のドライバトランジスタを有し、
前記容量性負荷素子は、前記差動増幅器に用いられているドライバトランジスタと同じ構造と寸法を有するn個の並列接続されたトランジスタにより構成されている
ことを特徴とする請求項1記載の信号電圧検出回路。 - 第1の出力ノードに接続されて参照電圧が入力される第1のドライバトランジスタ、第2の出力ノードに並列接続されてそれぞれに異なる検出すべき信号電圧が入力されるn個(n≧2)の第2のドライバトランジスタ、前記第1の出力ノードと電源端子の間に接続された第1の負荷トランジスタ、及び第1の負荷トランジスタとカレントミラーを構成して前記第2の出力ノードと電源端子の間に接続された第2の負荷トランジスタを有する差動増幅器と、
前記差動増幅器の第2の出力ノードの検出出力が転送されて保持されるラッチ回路と、
前記差動増幅器の第1の出力ノードに接続された容量性負荷素子と、
を有することを特徴とする信号電圧検出回路。 - 前記差動増幅器の第1及び第2のドライバトランジスタは、エミッタが共通に電流源に接続されたバイポーラトランジスタであり、
前記容量性負荷素子は、前記差動増幅器に用いられているドライバトランジスタと同じ構造と寸法を有し、ベースとエミッタ共通接続されて(n−1)個並列接続されたバイポーラトランジスタである
ことを特徴とする請求項6記載の信号電圧検出回路。 - 前記差動増幅器の第1及び第2のドライバトランジスタは、エミッタが共通に電流源に接続されたバイポーラトランジスタであり、
前記容量性負荷素子は、前記差動増幅器のドライバトランジスタの(n−1)個分のコレクタ容量と実質的に等しい容量のキャパシタである
ことを特徴とする請求項6記載の信号電圧検出回路。 - 前記差動増幅器の第1及び第2のドライバトランジスタは、ソースが共通に電流源に接続されたMOSトランジスタであり、
前記容量性負荷素子は、前記差動増幅器に用いられているドライバトランジスタと同じ構造と寸法を有し、ゲートとソースが共通接続されて(n−1)個並列接続されたMOSトランジスタである
ことを特徴とする請求項6記載の信号電圧検出回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002239635A JP3704112B2 (ja) | 2002-08-20 | 2002-08-20 | 信号電圧検出回路 |
US10/285,455 US6614272B1 (en) | 2002-08-20 | 2002-11-01 | Signal voltage detection circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002239635A JP3704112B2 (ja) | 2002-08-20 | 2002-08-20 | 信号電圧検出回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004080518A true JP2004080518A (ja) | 2004-03-11 |
JP3704112B2 JP3704112B2 (ja) | 2005-10-05 |
Family
ID=27764593
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002239635A Expired - Fee Related JP3704112B2 (ja) | 2002-08-20 | 2002-08-20 | 信号電圧検出回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6614272B1 (ja) |
JP (1) | JP3704112B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007104136A (ja) * | 2005-09-30 | 2007-04-19 | Matsushita Electric Ind Co Ltd | 光電流増幅回路、及び光ピックアップ装置 |
WO2017131616A1 (en) * | 2016-01-25 | 2017-08-03 | Hewlett Packard Enterprise Development Lp | Current steering device for voltage level translator |
KR102048150B1 (ko) * | 2018-06-28 | 2019-11-22 | 주식회사 에프램 | 출력 Level Detection 회로 장치 |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6798250B1 (en) * | 2002-09-04 | 2004-09-28 | Pixim, Inc. | Current sense amplifier circuit |
JP4443424B2 (ja) * | 2005-01-06 | 2010-03-31 | 富士通マイクロエレクトロニクス株式会社 | アナログフィルタ回路 |
KR100745989B1 (ko) * | 2005-09-26 | 2007-08-06 | 삼성전자주식회사 | 차동 증폭기 |
JP5059515B2 (ja) * | 2007-08-07 | 2012-10-24 | 株式会社リコー | 検出回路及びその検出回路を使用した電子機器 |
JP6019870B2 (ja) * | 2012-07-20 | 2016-11-02 | ソニー株式会社 | 固体撮像装置、及び、製造方法 |
US9712115B2 (en) | 2015-11-24 | 2017-07-18 | Qualcomm Incorporated | Current-mode power amplifier |
CN111585571B (zh) * | 2020-07-13 | 2023-09-22 | 成都泰格微电子研究所有限责任公司 | 一种高速adc中输入信号幅度的快速检测模块及检测方法 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57173220A (en) * | 1981-04-17 | 1982-10-25 | Toshiba Corp | Comparator circuit |
JP3021222B2 (ja) | 1992-12-25 | 2000-03-15 | シャープ株式会社 | 安定化電源回路 |
AU6445694A (en) * | 1993-03-24 | 1994-10-11 | Apple Computer, Inc. | Differential- to single-ended cmos converter |
JP3705842B2 (ja) * | 1994-08-04 | 2005-10-12 | 株式会社ルネサステクノロジ | 半導体装置 |
JP2908282B2 (ja) | 1995-05-22 | 1999-06-21 | 日本電気移動通信株式会社 | 両波整流回路 |
JPH10126230A (ja) * | 1996-10-13 | 1998-05-15 | Nippon Steel Corp | 信号入力回路 |
US6060912A (en) * | 1997-09-19 | 2000-05-09 | National Semiconductor Corporation | High speed strobed comparator circuit having a latch circuit |
US6392472B1 (en) * | 1999-06-18 | 2002-05-21 | Mitsubishi Denki Kabushiki Kaisha | Constant internal voltage generation circuit |
-
2002
- 2002-08-20 JP JP2002239635A patent/JP3704112B2/ja not_active Expired - Fee Related
- 2002-11-01 US US10/285,455 patent/US6614272B1/en not_active Expired - Fee Related
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007104136A (ja) * | 2005-09-30 | 2007-04-19 | Matsushita Electric Ind Co Ltd | 光電流増幅回路、及び光ピックアップ装置 |
JP4646772B2 (ja) * | 2005-09-30 | 2011-03-09 | パナソニック株式会社 | 光電流増幅回路、及び光ピックアップ装置 |
WO2017131616A1 (en) * | 2016-01-25 | 2017-08-03 | Hewlett Packard Enterprise Development Lp | Current steering device for voltage level translator |
KR102048150B1 (ko) * | 2018-06-28 | 2019-11-22 | 주식회사 에프램 | 출력 Level Detection 회로 장치 |
Also Published As
Publication number | Publication date |
---|---|
JP3704112B2 (ja) | 2005-10-05 |
US6614272B1 (en) | 2003-09-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3488612B2 (ja) | センス増幅回路 | |
JP4289361B2 (ja) | 電流検出回路 | |
US6366113B1 (en) | Data receiver | |
US6798250B1 (en) | Current sense amplifier circuit | |
US7362160B2 (en) | Fuse trimming circuit | |
US10224922B1 (en) | Biasing cascode transistor of an output buffer circuit for operation over a wide range of supply voltages | |
US20110084740A1 (en) | Power-on reset circuit | |
JP3704112B2 (ja) | 信号電圧検出回路 | |
US5894233A (en) | Sense amplifiers including bipolar transistor input buffers and field effect transistor latch circuits | |
JP2007235718A (ja) | 信号増幅器 | |
US20040008068A1 (en) | Flip-flop for high-speed operation | |
US5623224A (en) | Communication circuit with voltage drop circuit and low voltage drive circuit | |
KR100307637B1 (ko) | 부스팅 커패시터를 구비하는 입력버퍼 회로 | |
US8942053B2 (en) | Generating and amplifying differential signals | |
US20030179015A1 (en) | Current sense amplifier | |
JP2006203762A (ja) | フリップフロップ回路および半導体装置 | |
US5412607A (en) | Semiconductor memory device | |
US20130002350A1 (en) | Differential Comparator | |
US6194933B1 (en) | Input circuit for decreased phase lag | |
KR100873287B1 (ko) | 히스테리시스 특성을 가지는 비교기 | |
US7157946B2 (en) | Chopper comparator circuit | |
JP2002314399A (ja) | 半導体集積回路 | |
JP2007149207A (ja) | 半導体集積回路装置 | |
JP2005057627A (ja) | ピーク検出回路 | |
US7180325B2 (en) | Data input buffer in semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050324 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050510 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050615 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050719 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050721 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090729 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090729 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100729 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110729 Year of fee payment: 6 |
|
LAPS | Cancellation because of no payment of annual fees |