TW561489B - Semiconductor memory device - Google Patents

Description

561489 五、發明說明（1) 士發明係有關於一種半導體記憶裝置，且特別有關於 具淘增加 科靖取速率的爭導體記憶裴置。 之4如其他類型的記慎體媒體一樣，快閃記憶體上 的夬速存取疋破要求的。依據習知電路結構 (C〇niigUratlGn)，由於在參考單元陣列（reference ceU array)知的輸入阻抗在所有時間都持續為固定的位準，對 於一 ΐ在主早兀陣列端被選定的單元陣列，情況上發生在 參考單7G陣列端的輸入阻抗與在主單元陣列端的輸入阻抗

亚不相互成對。因此，去實現對於主記憶體單元陣列的的 快速存取是非常難的。 第1圖為一電路圖式，係顯示一依據習知技術丨的半 體記憶裝置的結構。如由丨—V轉變電路（電流至雷壓轉變電 路)2與3的阻抗，此阻抗依照主單元陣列端上選定的區段 (—sector)而變更，相反的它並不依照參考單元陣列端上選 疋的區丰又而變更，如第4圖中所指出。 為了在一罝元陣列丨中讀取資料，一單元陣列丨選擇 號與一參考單元陣列選擇信號導致為高位準'

節點500連接至一節點700，與-節點_連 接至一 I-V轉變電路3。 ％ 一單το陣列ν選擇信號（單元陣列選 於單元陣m之外的其他單元陣列之單元擇陣 電晶體u-ch Tr))變為低位準(1〇w 一列，= 與一總體位元線（global bit line)4成^如點501 561489 I五、發明說明（2) 且罩元陣列1的的行解碼器丨〇選擇一任意子位元線 (sub-bit iine)7。此被選擇的任意子位元線透過行解碼 |荔1 0連接立節點5 〇 〇。一列解碼器1 1選擇一連接至一參考 單元記憶體中參考單元閘的字元線。此參考子位元線8透 過一仿製解碼器（dummy decoder)12連接至節點600。 1 \

接著’將說明習知技術1半導體記憶裝置的操作。經 由位址處，里 7丨向器（address transaction director， ATD)彳g號2甴高到低位準的轉變，與在τ = 〇的狀態下pRE信 號由低到高位準的轉變，此丨—V轉變電路2與3被活化用以 開始單兀資料讀取操作。此單元陣列1的總體位元線4與子 位元線7 ’以及參考單元陣列的參考總體位元線5與參考子 I位元線8分別被來自此I -V轉變電路2與3的電流充電。 參考第2圖中的I-V轉變電路2與3來說明操作，ATI)信 號甴向位準至低位準轉變的結果，電路的輸出進入高 位準狀態。因為NOR電路的輸出進入高位準狀態，此總體 位元線4與參考總體位元線5透過一 n - c h T r 1連接至一電源 供應（power supply) °

一在I-V轉變電路2與3中提供的預充電電路 (precharging circuit)用以每一位元線之補充 (supplementing)充電。經由節點7 〇〇與參考總體位元線5 至電源供應的連接，在節點5 0 0、7 00與600的電位上升。 當電位到達在I-V轉變電路2與3中NOR電路的臨限值電壓， 此在I-V轉變電路2與3中的N-ch Tr2與Tr5被關閉（turn 〇 f f )。此狀態代表一總體位元線4、子位元線7、參考總體

第5頁 561489 五、發明說明（3) 位元線5與參考子位元線8被在I -V轉變電路2與3中流動的 電流充分地充電的狀態。 依，習知電路結構，如第4圖所顯示，在ί -V轉變電路 2宁幕見之主單元陣列端的總體位元線4的阻抗與參考 單元陣列、的參考總體位元線5的阻抗不同。 h %知技術1中的第9Α與93圖為波形圖式，係顯示在個 別路彳二下電流與電壓的波形。一流入總體位元線4的電流 IgsN與二流入子位元線7的電流igsl( = isi)，由開始將 總體位元=4的電容與子位元線7的電容充電，且於T = 1結 束充電：當充電結束，流入總體位元線4的電流IgsN進入 0 [ A—]。流入子位元線7的電流^ gs丨為在單元陣列中選定單 元電流。一輸入至I-V轉變電路2的電流Im由下述公式給 予： 電流 im=IgsN+Igsl 相似地，在參考的部奋5 λ a & 恭^ Ζ Ζ 机入參考總體位元線5的 电肌I g r Ν與一流入參考子位元魂8的 將久者師> 的f^uigrl，由丁 = 0開始 :二考，體位π線5的電容與參考子位元線8的雷容充雪， 電流I㈣進入。[…流入參考子位體位元線5的 單元陣列中選定單元電a。 [ λ線8的電流Url為在 T ”丄電輸入至I—V轉轡雷认恭— Irer由下述公式給予： 释k電路3的電流 電流 Iref=igrN+Igrl 每一充電電流依照由每一 I 抗而有變化。如第4圖所顯示， 561489 五、發明說明（4) ΐΓ的考上陳列端的阻抗：同，此電流In^iref不同。在 J狀您卜，PRE信號由咼位準改變為低位土 轉變電路2與3中的預充電電路停止它們的操作。 考第2圖中的卜^轉變電路2與3來說明操作，如 仏5虎軺變為低也準的結果，在I-V轉變電路2與3中的 ΤΓ 4被^關閉'且此總體位元線4 (!—V轉變電路3中的參者她 體位7G線5 )與電源供應進入開啟狀態。 …”心 ^ 在T=1的狀態下，節點500、7〇〇與6〇〇被充分地充電。 :由T-1至τ = 2的期間，主單元陣列端是有必要傳送選定Μ 元的電机給I m。因為顯然地儲存在總體位元線4的用電# 荷流入Igsl，此電流&進入〇[A]。 电 在參考單元陣列端，在了 =1時，參考罝元電流卜“偉 送給I-V轉變電路3。此傳送發生，因為參考總體位元線5 並沒帶有寄生電容，且沒有過量的電荷儲存於其中。， 因此，當由T=1至T = 2的階層，期望的電流Iref以它* 成的型式傳送至I-V轉變電路3，但期望的電流im並沒有= 它完成的型式傳送至I-V轉變電路2。因此，Ι-ν轉變電 與3的輸出給予—非期望之不同電位。如果

Vrei在此階層比較，比較電路i有可能不能輸出精確的資 訊，變成一故障的原因。 當由τ = 2至T = 3的期間，事實上由單元陣列1選定之單 元的單几電流開始流動，且Η轉變電流2的輸出Vm開始改 變。只有在7 = 4的階層時，期望之差電位（difference potential)在Vm與Vref之間產生。

第7頁 561489 五、發明說明（5) 當差電位被建立’比較電路！在當ATD〗信號由低位進 ，至南位準時比較^與^以，如果Vn]的電位低於“Μ的 :位則輸出-低位準信號，且如㈣的電 =出一高位準信號。在第9B圖中，的電位低於^ ;位U至於比較電路i輸出一低位準信號。以上所述 ㈢知技術1的結構與操作的概述。 接下來5 一接露於日本專利公開公報，編號Hei ‘ 3D99中的半導體記憶裝置將以習知技術2來做說明。 此半導體圯憶裝置具有兩參考位元線，且提供一在

擇同Ϊ元^ :換之裝置用以在主單元陣列端的位元線選 的配ί之供應線於參考位元線與位元線之間 ，照習知技術2的半導體記憶裝置，如從不同之放大 見，給位疋線與參考線的線間（interUne)電容是相 進入眩且因為位元線與參考線甚至當一干擾由一周圍元件 此外寺皆展示出類似的行為，穩定的資料讀取變成可能。 ，藉由防護之結構變的可能去排除由於位元線與參 線之間的線間電容的影響。 韓緻ί而，在依據習知技術1的半導體記憶裝置中，由 “二與惠體位元線4與參考總體位元線5的阻 題。2以至於7丨起一比較電路1也許會導致故障的問 d;果避免故障，移轉主單元陣列端之電 ^參1早兀陣列端之電壓Vref之比較時間是有必要 w起一讀取速率變慢的問題。 561489 發明說明（6) 在習知技術2的半導體記憶裝置中，在感測放乂器部 |刀不精確之電流流動的問題是真的，由於在單元陣列中子 j位元線之間的電容或子位元線與參考位元線之間的線間電 I容的影響，且能夠確實地被排除。然而，在感測放大器部 |分故障的問題是由於連接單元陣列、感測放大器部分與參 考總體位元線之總體位元線之阻抗的差別，且資料讀取操 作的速度降低仍是沒有解決。 發明目的 | 本發明的目的為提供一半導體記憶裝置，周以使如由 Ι-V轉變電路2與3(感測放大器）中所見之主單元陣列端的 輸入阻抗與參考單元陣列端的輸入阻抗互相相同變成可 能0 發明概述 一半導體記憶裝置具有複數單元陣列與一參考單元陣 列’該袭置包括一第一電流至電壓轉變裝置，芾以轉換一 由單元陣列輸入之單元電流成為主單元電壓、一第二電流 至電壓轉變裝置，用以轉換一由參考單元陣列輸入之參考 單元電流成為參考單元電壓、一總體位元線，連接第一電 流至電壓轉變裝置與複數單元陣列、以及一仿製總體位元 線，連接第二電流至電壓轉變裝置與參考單元陣列，其中 總體位元線的阻抗與仿製總體位元線的阻抗相互相同。 圖式簡單說明 為使本發明之上述與其他目的、特徵和優點能更明顯 易懂，接下來本發明之詳細說明，將配合所附圖式說明，

第9頁 561489 五、發明說明（7) 其中： ‘ 第1圖為一電路圖式，係顯示一依據習知技術之半導 體記憶裝置之結構。 第2圖為一電路圖式，係顯示兩i-ν轉變電路之結構。 | 第3圖為一電路圖式，係顯示一單元障列與一參考罝 I元陣列。 | 第4A與48圖為電路圖式，周以說明依據習知技術一讀 取系統的接線之阻抗。 第5圖為一電路圖式，係顯示依據本發明實施例之半 導體記憶裝置之結構。 第6A與6B圖為電路圖式，罔以說明依據本發明實施例 中一讀取系統的接線之阻抗。 第7圖為一本發明第一實施例中總體位元線之阻抗的 相％•電路（equivalent circuit)。 第8圖為一本發明第二實施例中總體位元線之阻抗的 相等電路。 第9A至9D圖為在習知技術與在本發明實施例中資料讀 取時之波形圖式。 符號說明 2、3〜I〜v轉變電路； 5〜參考總體位元線； 7〜子位元線； 9〜列解碼器； 1 1〜列解 1〜比較電路； 4總體位7L線； 6〜仿製總體位元線 ! 8〜參考子位元線； 1 〇〜行解碼器； 561489 五、發明說明（8) 12〜仿製解碼器； Tr〜N_通道電晶體: 實施例 參考圖式，本發明實施例將說明如下。 參考第2圖、第3圖、第5圖、第6圖與第7圖，依據本 發明之半導體記憶裝置之第/實施例的結構將被說明。第 ^圖胃為」電路圖式’係顯示本發明之非易變（n 0 n v 0丨a ΐ i I e) 厂V體έ己憶裝置的結構。此半導體記憶裝置包括一比較雷 路1、一 I-V轉變電路2 ' 一卜ν轉變電路3、複數單元陣列 :严一參考單元陣列。每一單元陣列配備一列解碼 i )與一行解碼器1，用以在一單元陣列中選擇一 =早70。參考單元陣列配備—列解瑪器11與-仿製解碼

1 〆；單元陣列選擇N-ch TrN的閘極 五、發明說明（9) B v ......_____ 5 刀別由土- οα ^ , i >告丨I ”早疋陣列選擇信號1至參考單元陳列！埋^ 合結果輸出至H轉變電路3。 且這些間 單元陣列數電單路圖式，係11示-單元障列的結構。一 行方向與Si:::;:車型式排列。每-子位元線7在 -p ^ 早70的〉及極連接。每一韋开岣+ 5己憶體單元的閘極共同連接：母卞凡凑在列方向與 列解碼器9連接至複數聿 元線。扞解瑪$彳n、_ s 疋銥且旎夠選擇一任意字 子位元U 接至複數子位元線7，且連接-二 單-= 卽點100。參考單元的沒極連接至_/Vl 之參考子位元線8。參考 在參考 -1的輸出連接至參考單元㈣極。 』之料碼器 & _此外，參考子位元線8連接至仿製單元盥在+-由 列端記憶體單元陣列連接至 ^ 一在太早兀陣 製解碼器1 2連接至透過仿制Μ ' 、焱目相等。一仿 之參考子位It '製解碼㈣依次連接至節謂 槿τ第:f ί :電路圖式’係顯示1巧轉變電路2與3之社 -V轉變電路2與3包括N —ch TrUN_ch Tr5與_Ν〇: ^的没極與開極連接至源供應，且它的呀 Γ/ Ϊ接至^ Μ的没極。N_ch ^的源極ΐΐΐ :體位元線4(I-V轉變電路3的情況為仿製總體位元線6): 且N-ch Tr2的閘極接收_電路的輸出，其中_電路 總體位元線4U-V轉變電路3的情況為仿製總體位元線^的

信號與一ATD2信號 此外，N-Ch Tr3的汲極與閘極連接至一 極t ΤΓ的源極連接至Tr4的沒極。N-ch 二 的没極。N-Ch Tr5的源極連 連=:h T 5 路3的情況為仿製她體位元蠄μ 位疋線4( I-V轉變電 _電路的輸出體位兀線6)，且…蝴極接收 、t㈣第？=為一圖式，係顯示由I_V轉變電路2至單元陣列 ί Γ門C的關r:與=陣列選擇N-Ch TrN間佈線之電阻與電 :之間的關係。在第6A圖中’由i-v轉變電路2至節點3〇〇 的阻抗表示為Z1、節點3〇〇至單元陣列選擇N_ch Μ的阻 抗表不為Ζ2、以及節點300至單元陣列選擇N_ch TrN的阻 抗表示為Z 3。 第6B圖為一圖式，係顯示由卜v轉變電路3至參考單元 陣列選擇N-ch Trl與參考單元陣列選擇N —ch TrN間佈線之 電阻與電容之間的關係。在第6B圖中，由I -V轉變電路3至 卽點4 0 0的阻抗表示為z 1、節點4 〇 〇至參考單元陣列選擇 N-ch Trl的阻抗表示為Z2、以及節點400至參考單元陣列 選擇N-ch TrN的阻抗表示為Z3。 第7圖為一圖式，係顯示第6A圖及第6B圖中Zgl與ZglR 的組成。阻抗Zgl是由總體位元線4的佈線長度與佈線寬度 所決定之佈線電阻與佈線電容所生成（佈線電阻=電阻係數 X佈線長度+佈線寬度，與佈線電容=電容係數X佈線長 度X佈線寬度）。阻抗ZglR由仿製總體位元線6的佈線長度

7061-3559-PFl.ptc 第13頁 2002. 05. 03.014 561489 五、發明說明（11) 與佈線寬度所決定之佈線電阻與佈線電容所生成（佈線電 ^電阻係數X佈線長度+冑線寬度，與佈線電容=電容係 數X佈線長度X佈線寬度）。 參考第8圖’本發明之第二實施例將被說明〇為了使 4盘Λ陣列端與參考單元陣列端的阻抗㈣，總體位元線 4 =總體位元線6如第8圖中所顯示之被構成。 的裝置與第-實施例中的不同。阻抗如由圖 中，顯示之佈線電容與佈線電阻所組成。在此實施例中， J^glR由佈線電阻、佈線電容與的閘極電容， 與電容與那些在主單元陣列端的相等。剩下 的m構則與第一實施例中的相同。 接下來，在第一與第二實施例之半導體記憶 =讀取操作將被說明。第9C_圖為時序“干 二貝料讀取操作時不同路徑之電流 位元線4)，以及節點2〇ν二二=與， 位70線6)分別被連接。 υιηπ表緦體 單元陣列Ν選擇信號與參考 位準’且節點1〇1與總體位元線4 1擇，Ν進：低 1的列解碼器9選擇-任意字元線。一 j =:=陣列 線至在參考單元陣Γ V/碼器11連接一任意字元 8透過仿//陣中一參考單元之閘#。參考子位元線 8透過仿製解碼器12連接至節點m。 行位疋線 561489 五、發明說明（12) -------| ^ 〇 此外，當ATD信號2由高位準改變為低位準，信 號=低位準改變為高位準時，！-V轉變電路2與3被活化， 且早元的資料讀取操作開始。因此，總體位元線4、單元 陣列1的子位元線7、仿製總體位元線δ、以及參考單元陣| 列的參考子位元線8被充電。 乂 ) t 多考第2圖^由於4 T D信號2移至低位準的結果，n q p、雷i 路的輪出進入高位準，且總體位元線4 (ί-ν轉變電路3的情 /兄為仿製總體位元線6 )透過n — c h T r 1連接至電源供應。此 外’由於PRE信號進入高位準的結果，總體位元線4(i—v轉! 變電路3的情況為仿製總體位元線6)透過N — Ch Tr3、4與5 ^ ic接至電源供應。I — V轉變電路2與3中的預充電電路能提 | 供補充個別位元線之充電。 | 由於節點3 0 0 (總體位元線4 )與節點4 0 0 (仿製總體位元 線6)連接至電源供應的結果，節點300與400的電位被提 昇。當電位到達I-V轉變電路2與3中NOR電路的臨限值電 壓’ NOR電路的輸出進入低位準，且I—v轉變電路2與3中的 N-ch Tr2與5被關閉。此狀態為一其中總體位元線4、子位 元線8、仿製總體位元線6、以及參考子位元線8為充分充 電的狀態。 丨_| 第9 C圖為一時序圖係顯示在每一路徑的電流波形。流 入總體位元線4之電流I g s Ν與流入子位元線7之電流 ！

Igsl ( = lsi)，由了 = 〇將總體位元線4之電容與子位元線7之 | 電容開始充電，且於T = 1時完成充電。當充電完成，流入 § 總體位元線4之電流I gsN進入0 [ A ]。流入子位元線7的電流

第15頁 561489 五、發明說明（13) .

Igsl為在單元陣列中選定單元電流。輸入至1—v轉變電路2 的電流I m由下述公式給予： 電流 Im=IgsN+Igsl

相似地，在參考單元陣列部分’流入仿製總體位元線 6的電流IgrN與流入參考子位元線8的電流，由T = 0開 始將仿製總體位元線6的電容與參考子位元線8的電容充 電，且於Τ = 1時完成充電。當充電結束，流入仿製總體位 元線6的電流IgrN進入0[Α]。流入參考子位元線8的電流 Igrl為在單元陣列中選定單元電流。輸入至1—V轉變電路3 的電流Iref由下述公式給予： 電流 iref=igrN+igrl 每一充電電流依照由每一I-V轉變電路2與3所見之阻 抗而有變化。如果主單元陣列端與參考單元陣列端的阻抗 做成相等，電流I m與電流I r e f變成幾乎相等。為了設定主 單元陣列端的阻抗與參考單元陣列端的阻抗為相等，是有 必要構成總體位元線4與仿製總體位元線6如第6圖中所顯 示，且設定Zgl與ZglR為相等。總體位元線之阻抗Zgl，如 第7圖所示由佈線電容與佈線電阻所組成。為了使主單元 陣列端與參考單元陣列端之阻抗相等，仿製總體位元線之 阻抗ZglR給予一與主單元陣列端相同之佈線結構（佈線長 度與佈線寬度）。 當狀態改變至T=1時，PRE信號2由高位準移為低位 準，且I-V轉變電路2與3中的預充電電路停止它的操作。 參考第2圖，當PRE號2進入低位準，I-V轉變電路2與3中的

第16頁 561489

、發明說明（14) N_ch Tr4被關閉。當N〜ch Tr4被關閉，卜v轉變電▲路2盥$ 中的預充電電路之總體位元線4 ( I — V轉變電路3的情^ 製總體位元線6 )與電源供應進入開啟狀態。 ㈢％ ·

在T = 1的狀態中，節點300 (總體位元線4)與節點 400 (仿製總體位元線6)為處於充分充電狀態。當在？^盥 T = 2間的期間，主單元陣列是有必要將選定之單元電流傳 送給I m。因為顯然地在總體位元線4上儲存的電荷流二 Igsl，電流Im 進入〇 [ A]。 a 相似地，在參考單元陣列端，是有必要傳送參考單元 電流至I re f。因為顯然地在仿製總體位元線6上儲存的$電 荷流入Igrl，電流lref進入〇[Α]。 當由Τ = 2至Τ = 3的期間，事實上在單元陣列1中選定之 单元的單元電流與在參考單元陣列中的參考單元電流開始 流動，且期望之差電位在給丨-V轉變電路2與3之輪出^與 | V r e f之間產生。 當差電位被生成，比較電路1在當ATD信號由低位準轉 移至高位準時比較Vref與Vm，如果Vm的電位低於Vref的電 位則輸出一低位準信號’且如果V m的電位高於V r e f的電饭 則輸出一高位準信號。依據第9D圖，Vm的電位低於Vref的 電位’比較電路1輸出一低位準信號。因為Vref與Vm之間 的比較是由它們的相對關係來決定，比較電路1是有可能 在兩電位之間關係建立時開始比較，且輸出比較的結果。 由在第9 B圖中習知技術1間的情況比較，可以看出 Vref與Vm之間的比較時間早了 一時間Dt，因此在增加資軏 561489 五、發明說明（15) 讀取操作速度 如上所述 列端的輸入阻 能去增加單元 此外5利 丨端與參考單元 與Vrei間相對 沒有反轉之下 生故障的可能 雖然本發 限定本發明。 明精神和範圍 保護範圍當事 上有所貢獻。 之清楚5利用使主單元陣列端與參考單元陣 抗相等，如由ί-V轉變電路2與3所見，是可 資料讀取速率的。 闬如由I-V轉變電路2與3所見使主單元陣列 陣列端的輸入阻抗相等，在依據一串時間Vm 關係一定之不同建立之後5在它捫間的關係 改變發生。因此，是可能減少比較電路1發 ，且確保穩定的資料讀取操作。 明已以特定實施例說明，然此說明並非用以 任何熟悉此項技藝者，在不脫離本發明之說 内，當可做些許修改與潤飾。因此本發明之 後附之申請專利範圍所界定者為準。

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Claims (1)

1. 561489 六、申請專利範圍 1 · 一種半導體記怜肚_ - 單元陣列，該裝置包^ :置，具有複數單元陣列與一參考 一第一電流至電壓轉變 #丄押 陣列輸入之單元電流成/置，用以γ換一由該早兀 一第二電流至雷段、 單元電壓， 單元陣列輸入之參考輩亓4置，用以轉換一由該參考 一飨俨仿-綠，/°電▲成為一參考單元電壓； 該複數單元陣列；以及 第一電流至電壓轉變裝置與 一仿製總體位元结 &

   番淑哆|老置- ' k接该第二電流至電壓轉變裝 置與戎參考早7L陣列； 其中該總體位疋線的祖抗與該仿製總體位元線的阻 抗相等。 2·如申請專利範圍第丨項之半導體記憶裝置，其中該 仿製總體位兀線連接該第二電流至電壓轉變裝置與該參考 單元陣列係通過複數路徑。 3 ·如申請專利範圍第2項之半導體記憶裝置，其中該 複數路徑的數目與該單元陣列的數目相等。

   4·如申請專利範圍第1項之半導體記憶裝置，其中該 總體位元線之佈線電阻及佈線電容與該仿製總體位元線之 佈線電阻及佈線電容相等。 5. 如申請專利範圍第1項之半導體記憶裝置’其ψ = 總體位元線之佈線長度及佈線寬度與該仿製總體位70 '線^ 佈線長度及佈線寬度相等。 6. 如申請專利範圍第1項之半導體記憶裝置’更包

   第19頁 561489 六、申請專利範圍 括： 一第-複數單元陣 第一電流至 -第一 由一連接該 複數 經 7·如申 第一切換裝 安排於相應 8 ·如申 第二切換裝 排於該參考 別路徑，且 切換裝置選 時，選擇一 置間的一路 電壓轉變裝 9.如申 比較裝置， 主單元電壓 元電壓，且 -切換裝置，安排於該總體位元線，兩以由該 列中選擇一任意單元，且在選定單元陣列與該 電壓轉變裝置間生成一路徑；以及 二切^換^裝置’安排於該仿製總體位元線，羯以 參考單元陣列與該第二電流至電壓轉變裝置之 選擇一路捏。 :J 2範圍第6項之半導體記憶裝置，其中該 個3供，數目與該單元陣列的數目相等，且 個別早疋陣列的位置。 :專:!範圍第6項之半導體記憶裝置，其φ該 之數目與該第—切換裝置之數目 早元陣列盥訪铪 告一 ^ ^第二電流至電壓轉變裝置間之個 =一在，第一電流至電壓轉變裝置與被該第一 ^ ^該單疋陣列結果之一單元陣列的路徑產生 + 4參考單元陣列與該第二電流至電壓轉變裝 2 不一 一在選定單元陣列與該第一電流至 &間的路徑之阻抗相同的阻抗。 β月專利範圍第1項之半導體記憶裝置，更包括 用以比較由該第一電流至電壓轉變裝置轉變之 〃由該第二電流至電壓轉變裝置轉變之參考箪 輸岀一邏輯值。

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