CN104937718A - 用于先进纳米闪速存储器装置的高速感测技术 - Google Patents

用于先进纳米闪速存储器装置的高速感测技术 Download PDF

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Abstract

本发明公开了用于先进纳米闪速存储器装置的改进的感测电路和改进的位线布局。

Description

用于先进纳米闪速存储器装置的高速感测技术
优先权声明
本申请根据《美国法典》第35卷第119和120节要求2013年3月15日提交的美国临时专利申请序列号61/799,970的优先权，该临时专利申请以引用方式并入本文。
技术领域
本发明公开了用于先进纳米闪速存储器装置的改进的感测电路和改进的位线布局。
背景技术
使用浮栅而在其上存储电荷的闪速存储器单元以及形成于半导体衬底中的这些非易失性存储器单元的存储器阵列在现有技术中是众所周知的。通常，这些浮栅存储器单元一直是分裂栅类型或层栅类型。
闪速存储器装置通常包括往往容纳在半导体内同一金属层中的平行位线，用于在读写操作期间选择适当的存储器单元。
图1描绘了典型的现有技术构型。位线10、20和30彼此大致平行并且彼此相对紧密接近。位线10、20和30通常被制造为半导体管芯内同一金属层的一部分。位线10、20和30经由连接器40连接到其他电路部件。
图2以俯视图描绘了同一现有技术构型。位线10、20和30仍然是彼此大致平行。这些位线的接近性和长度导致寄生电容，此寄生电容可被模型化为电容器15和电容器25。
随着闪速存储器的设计变得越来越小且越来越密集，相邻位线间的寄生电容将变得更为棘手。
需要补偿位线间的寄生电容的改进的电路设计。
需要改进的布局设计来减少先进纳米闪速存储器装置中的寄生电容的量。
发明内容
前述问题和需求通过用于补偿相邻位线间的寄生电容的改进的电路设计得以解决。另外，改进的布局技术还减小了寄生电容。
附图说明
图1描绘了现有技术位线布局的立面立面侧视图。
图2描绘了图1的现有技术位线布局的俯视图。
图3描绘了现有技术感测电路。
图4描绘了感测电路实施例。
图5描绘了另一个感测电路实施例。
图6描绘了另一个感测电路实施例。
图7描绘了位线布局的一个实施例的立面侧视图。
图8描绘了图7的实施例的俯视图。
图9描绘了位线布局的一个实施例的立面侧视图。
图10描绘了图9的实施例的俯视图。
图11描绘了感测框图。
图12描绘了用于跟踪感测信号控制的时序图。
图13描绘了字线偏置和位线偏置基于沿位线的位置而变化的曲线图。
具体实施方式
图3描绘了现有技术感测电路100。从图3可以看出，现有技术设计并未对寄生电容进行建模，也未以其他方式将其考虑在内。感测电路100包括存储器数据读取块110、存储器参考读取块120和差分放大器块130。数据读取块110包括电流源111、共源共栅感测NMOS晶体管113、位线箝位NMOS晶体管114、二极管连接的感测负载PMOS晶体管112和电容器115。
存储器参考读取块120包括电流源121、参考位线箝位NMOS晶体管124、共源共栅感测NMOS晶体管123、二极管连接的感测负载PMOS晶体管122和电容器125。
差分放大器块130包括输入差分对NMOS晶体管131和134、电流镜负载PMOS晶体管132和133、输出PMOS晶体管135、电流偏置NMOS晶体管136、输出电流偏置NMOS晶体管和输出140。
节点116耦接到选择的待读取存储器单元(未示出)，节点117耦接到将用于确定选择的存储器单元的值的参考存储器单元(未示出)。
差分放大器块130用于比较从数据读取块110和参考读取块120接收的信号，以便生成指示存储在选择的存储器单元中的数据值的输出140。这些部件如图3所示那样彼此连接。
图4描绘了改进的感测电路200。感测电路200包括存储器数据读取块210、存储器参考读取块220和差分放大器块230。数据读取块210包括电流源211、共源共栅感测NMOS晶体管213、位线箝位NMOS晶体管214、二极管连接的感测负载PMOS晶体管212和电容器215。
存储器参考读取块220包括电流源221、参考位线箝位NMOS晶体管224、共源共栅感测NMOS晶体管223、二极管连接的感测负载PMOS晶体管222和电容器225。
差分放大器块230包括输入差分对NMOS晶体管231和234、电流镜负载PMOS晶体管232和233、输出PMOS晶体管235、电流偏置NMOS晶体管236、输出电流偏置NMOS晶体管237和输出240。
节点216耦接到选择的待读取存储器单元(未示出)，节点217耦接到将用于确定选择的存储器单元的值的参考存储器单元(未示出)。
节点216为选择的位线，其耦接到电容器217和电容器218(这两个电容器各自代表来自相邻位线的寄生电容)，并被驱动以补偿电容器215。预充电开关250和平衡开关260选择性地接通。相邻位线可被驱动至电压VB，该电压小于或等于所选择位线被驱动至的电压。这样做会减小电容器217和电容器218所代表的寄生电容的影响。
差分放大器块230用于比较从数据读取块210和参考读取块220接收的信号，以便生成指示存储在选择的存储器单元中的数据值的输出240。这些部件如图4所示那样彼此连接。
图5描绘了另一种改进的感测电路300。感测电路300包括PMOS晶体管301、共源共栅NMOS晶体管302、输出PMOS晶体管308、电流偏置NMOS晶体管307和输出310。节点304耦接到选择的待读取存储器单元(未示出)。晶体管301的栅极接收预充电节点电压309，在该示例中此电压可为1.2V或接地电压。晶体管307、308构成用于输出的单端放大器。这些部件如图5所示那样彼此连接。
感测节点(晶体管308的栅极)经由晶体管301被接地的预充电节点电压309预充电至偏置电平。然后预充电节点电压309变成一电压电平以释放(微弱地偏置或截止)晶体管301。根据耦接到节点304的存储器单元的状态，如果存在电流(例如，美国专利No.8,072,815中描述的分裂栅单元的擦除状态，该专利以引用方式并入本文且作为附录A附于本文)，那么感测节点的电压会下降，这将接通晶体管308以使输出310升高。如果不存在电流(例如，美国专利No.8,072,815中描述的分裂栅单元的编程状态)，那么感测节点的电压会保持在高水平，这将截止晶体管308以使输出310降低。这种方案称为无参考感测。
PMOS晶体管301的块体(n阱)衬底端子311和PMOS晶体管308的块体(n阱)端子312进一步正向偏置(源电压-体电压＝较小正数，如0.4V，该正数值小于正向结的Vp/n(约0.6V))，以增大较低电压余度和较高速度下的阈值电压(已降低)和高饱和驱动电流。这种块体技术可应用于其他附图。
节点304耦接到电容器305和电容器306(这两个电容器各自代表来自相邻位线的寄生电容)，并被驱动以补偿连接到节点304的电容器303。
图6描绘了另一种改进的感测电路400。感测电路400包括PMOS晶体管401、共源共栅NMOS晶体管403、输出PMOS晶体管409、电流偏置NMOS晶体管410和输出420。节点405耦接到选择的待读取存储器单元(未示出)，节点412耦接到参考存储器单元(未示出)。
晶体管401的栅极接收预充电节点电压421，在该示例中此电压可为1.2V或接地电压。晶体管409、410构成用于输出的单端放大器。这些部件如图6所示那样彼此连接。
PMOS晶体管401的块体(n阱)衬底端子422和PMOS晶体管409的块体(n阱)端子423进一步正向偏置(源电压-体电压＝较小正数，如0.4V，该正数值小于正向结的Vp/n(约0.6V))，以增大较低电压余度和较高速度下的阈值电压(已降低)和高饱和驱动电流。这种块体技术可应用于其他附图。
节点405耦接到电容器406和电容器407，这两个电容器各自代表来自相邻位线的寄生电容。节点412耦接到电容器413和电容器414(这两个电容器各自代表来自相邻位线的寄生电容)，并被驱动以补偿电容器404和电容器411。开关402和开关408选择性地接通。
图7描绘了用于减小位线间寄生电容的改进的位线布局500。位线510和530形成于一个金属层中。然而，位线520形成于不同的金属层中。因此，位线510和520间的距离以及位线520和530间的距离长于如现有技术那样将位线520形成于与位线510和530相同的金属层中时的距离。位线520经由通孔560、金属550和连接器540连接到其他电路部件。位线510和530经由连接器40连接到其他电路部件。
图8以俯视图描绘了图7的布局。从该视图可以看出，位线510、520和530看起来彼此相邻。然而，如不同阴影所指示的那样，位线520以及位线510和530形成在不同的金属层中。
图9描绘了用于在不增大位线间寄生电容的情况下减小位线电阻的改进的布局700。此处，位线510、520和530彼此平行相邻，且像在现有技术构型中那样形成于同一金属层中。附加结构550在不同金属层中设置在位线510的一部分上方，并经由连接器540连接到位线510。类似地，附加结构560在不同金属层中设置在位线520的一部分上方，并经由连接器540连接到位线520；而附加结构570在不同金属层中设置在位线530的一部分上方，并经由连接器540连接到位线530。每个附加结构550、560和570起减小其连接的位线的电阻的作用，但不会由于每个附加结构的长度和布置而使寄生电容增大。具体地讲，附加结构550、560和570被布置成交错格式，使得它们三者间或两两间不会生成显著的寄生电容，且位线510、520和530三者间或两两间不会生成显著的寄生电容。
图10以俯视图描绘了图9的布局。位线510、520和530彼此相邻且彼此平行。在该视图中，附加结构550、560和570的交错形成显而易见。
图11描绘了闪速存储器装置900。闪速存储器装置900包括：存储器单元910的阵列，其中这种单元可被字线和位线访问；水平解码器905；垂直解码器920；读取脉冲控制块915；读取控制块930；感测放大器电路块925；以及IO块935。
读取控制块930用于生成跟踪字线位置、位线位置和IO宽度的读取定时脉冲，并用于补偿PVT。
图12描绘了显示各种控制信号随时间推移的工作情况的时序图950。信号951是T_SEN-CYC信号，信号952是T-ATD信号，信号953是T-PRECHa信号，信号954是T-EQ信号，信号955是T-SENSEa信号，信号956是T-DOLATCH信号，信号957是T-BL0，BL1信号，信号958是T-SO0，SO1信号，信号959是T-SOUT信号。
信号953(T-PRECHa)执行自适应预充电脉冲。此脉冲在WL0(沿字线的位置0)处较短，在WL-N(沿字线的位置N)处较长；在IO0(沿IO线的位置0)处较短，在IO-N(沿IO线的位置N)处较长。信号953(T-PRECHa)跟踪字线延迟和位线延迟，例如，其在WL0/BL0处有最短的脉冲。
信号955(T-SENSAa)执行自适应感测脉冲。此脉冲在IO0处较短，在IO-N处较长；在WL0处较短，在WL端处较长。信号955跟踪字线延迟和位线延迟，例如，其在WL-N/BL-N处有最长的脉冲。
信号951(T-SEN-CYC)在感测循环完成后执行自动去电。
图13描绘了两个曲线图。第一曲线图显示位线一端的字线偏置比另一端高，第二曲线图显示位线一端的位线偏置比另一端高。这两个曲线图示出想要不增大位线间寄生电容，有必要减小位线电阻，如先前结合图9和图10所论述。
本文中对本发明的引用并非旨在限制任何权利要求或权利要求条款的范围，而仅仅是对可由一项或多项权利要求涵盖的一个或多个特征的引用。上文描述的材料、工艺和数字例子仅仅是示例性的，并且不应被认为限制权利要求。应当指出的是，如本文所使用，术语“在...上方”和“在...上”都包含性地包括“直接在...上”(两者间未设置中间材料、元件或空间)和“间接在...上”(两者间设置有中间材料、元件或空间)。同样，术语“相邻”包括“直接相邻”(两者间未设置中间材料、元件或空间)和“间接相邻”(两者间设置有中间材料、元件或空间)。例如，“在衬底上方”形成元件可包括在衬底上直接形成元件，此时衬底和元件间没有中间材料/元件；以及在衬底上间接形成元件，此时衬底和元件间有一个或多个中间材料/元件。

Claims (24)

1.一种闪速存储器装置，包括：
第一金属层，所述第一金属层包括用于访问闪速存储器单元的第一位线组；和
第二金属层，所述第二金属层包括用于访问闪速存储器单元的第二位线组。
2.根据权利要求1所述的闪速存储器装置，其中所述第二位线组中的每根位线经由一个或多个通孔耦接到所述第一金属层。
3.根据权利要求1所述的闪速存储器装置，其中所述第一位线组中的第一位线与所述第一位线组中的最靠近位线之间的距离大于所述第一位线与所述第二位线组中的最靠近位线之间的距离。
4.一种闪速存储器装置，包括：
第一金属层，所述第一金属层包括用于访问闪速存储器单元的位线组；和
第二金属层，所述第二金属层包括平行于所述位线组的多个结构，其中所述多个结构中的每个结构耦接到所述位线组中的不同位线。
5.根据权利要求4所述的闪速存储器装置，其中所述多个结构中的每个结构通过介于所述第一金属层与所述第二金属层之间的一个或多个连接器耦接到所述位线组中的不同位线。
6.根据权利要求5所述的闪速存储器装置，其中所述多个结构中的每个结构比所述位线组中的每根位线短。
7.根据权利要求6所述的闪速存储器装置，其中所述多个结构以交错形式布置于所述第二金属层内。
8.一种感测电路，包括：
存储器数据读取块，所述存储器数据读取块耦接到选择的闪速存储器单元，并包括位线、来自第一相邻位线的第一寄生电容器、以及来自第二相邻位线的第二寄生电容器；
存储器参考读取块，所述存储器参考读取块耦接到参考存储器单元；以及
差分放大器块，所述差分放大器块耦接到所述存储器数据读取块和所述存储器参考读取块，用于确定存储在所述选择的闪速存储器单元中的值；
其中所述存储器数据读取块和所述存储器参考读取块耦接到预充电电路，以补偿所述第一寄生电容器和所述第二寄生电容器。
9.根据权利要求8所述的感测电路，其中所述存储器数据读取块包括电流源、共源共栅感测NMOS晶体管、位线箝位NMOS晶体管、二极管连接的感测负载PMOS晶体管、和电容器。
10.根据权利要求9所述的感测电路，其中所述存储器参考读取块包括电流源、参考位线箝位NMOS晶体管、共源共栅感测NMOS晶体管、二极管连接的感测负载PMOS晶体管、和电容器。
11.根据权利要求10所述的感测电路，其中所述差分放大器块包括NMOS晶体管的输入差分对、电流镜负载PMOS晶体管、输出PMOS晶体管、电流偏置NMOS晶体管、和输出电流偏置NMOS晶体管。
12.一种感测电路，包括：
位线，所述位线耦接到选择的闪速存储器单元；
第一寄生电容器，所述第一寄生电容器耦接到所述位线和第一相邻位线；
第二寄生电容器，所述第二寄生电容器耦接到所述位线和第二相邻位线；预充电电路，所述预充电电路耦接到所述位线，用于将所述位线预充电到偏置电压；以及
单端放大器，所述单端放大器包括PMOS晶体管和NMOS晶体管，其中所述PMOS晶体管的栅极耦接到所述位线，并且所述放大器的输出指示存储在所述选择的闪速存储器单元中的所述值。
13.根据权利要求12所述的感测电路，其中所述输出在不使用参考存储器单元的情况下生成。
14.根据权利要求12所述的感测电路，其中所述偏置电压跟踪被选择的所述存储器单元的位置。
15.根据权利要求12所述的感测电路，其中所述PMOS晶体管的块体被正向偏置。
16.根据权利要求12所述的感测电路，其中所述预充电电路包括耦接到所述位线以存储预充电电压的位线电容器。
17.根据权利要求13所述的感测电路，其中所述预充电电路包括耦接到电压源和所述位线并受预充电控制信号控制的PMOS晶体管。
18.根据权利要求16所述的感测电路，其中所述预充电电压跟踪被选择的所述存储器单元的所述位置。
19.根据权利要求17所述的感测电路，其中所述预充电控制信号跟踪被选择的所述存储器单元的所述位置。
20.一种感测电路，包括：
选择的位线，所述选择的位线耦接到闪速存储器单元；
第一寄生电容器，所述第一寄生电容器耦接到所述选择的位线和第一相邻位线；
第二寄生电容器，所述第二寄生电容器耦接到所述位线和第二相邻位线；
耦接到参考存储器单元的参考线；
第三寄生电容器，所述第三寄生电容器耦接到所述参考线和第三相邻位线；
第四寄生电容器，所述第四寄生电容器耦接到所述参考线和第四相邻位线；
差分放大器，所述差分放大器耦接到所述选择的位线和所述参考线，用于确定存储在所述选择的闪速存储器单元中的值；
其中所述选择的位线和所述参考线耦接到预充电电路，用于补偿所述第一寄生电容器、所述第二寄生电容器、所述第三寄生电容器和所述第四寄生电容器。
21.根据权利要求20所述的感测电路，其中所述预充电电路包括耦接到所述选择的位线以存储预充电电压的位线电容器，以及耦接到所述参考线以存储预充电电压的参考线电容器。
22.根据权利要求21所述的感测电路，其中所述预充电电路包括耦接到电压源和所述选择的位线并受预充电控制信号控制的PMOS晶体管。
23.根据权利要求22所述的感测电路，其中所述预充电控制信号跟踪被选择的所述存储器单元的所述位置。
24.根据权利要求22所述的感测电路，其中所述PMOS晶体管的块体被正向偏置。
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