JPH04205893A

JPH04205893A - 不揮発性半導体記憶装置

Info

Publication number: JPH04205893A
Application number: JP2336215A
Authority: JP
Inventors: Yoshikazu Miyawaki; 宮脇　好和; Yasushi Terada; 寺田　康; Takeshi Nakayama; 武志中山; Shinichi Kobayashi; 真一小林
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-11-29
Filing date: 1990-11-29
Publication date: 1992-07-28
Anticipated expiration: 2013-02-16
Also published as: JP2714478B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は不揮発性半導体記憶装置に関し、特に−括消
去型不揮発性半導体記憶装置の消去方法に関するもので
ある。

〔従来の技術〕

第３図は従来の一括消去型不揮発性半導体記憶装置のメ
モリセルの模式断面図である。図にお（１て（１１はト
レイン、（２）はコントロールゲート、（３）はソース
であり、それぞれビット線、ワード線、ソース線に接続
されており、（４）は電気的に周囲から絶縁状態にある
フローティングゲートである。フローティングゲート（
４）内の電子の存無によりメモリ情報を記憶する。

第４図は第３図のメモリセルを用いた場合のアレイ構成
を示す回路図である。図において、（１−ａ）、（１−
ｂ）はビット線、（２−ａ）、（２−ｂ）　　はワード
線、（３）はソース線、（５）、（６）はメモリセルで
ある。第４図から明らかなように、プログラムはピット
単位（バイト、ワード単位）で行なうことか可能で、消
去はソース線（３）を共通に接続しであるのて一括で行
なう構成となる。

第５図は従来の一括消去型不揮発性半導体記憶装置の全
体ブロック図である。図において（７）はメモリアレイ
、（８）はアドレスバッファ、（９）はロウデコーグ、
叫はカラムデコーダ、ｕｌ）はＹ−ゲート、α２はセン
スアンプ、α４はソース線スイッチ、α９はＤＱバッフ
ァである。メモリアレイ（７）は第３図に示したメモリ
セルを行方向１、列方向に配置しである。ロウデコーダ
（９）、カラムデコーダα０）はメモリアレイ内の任意
のメモリセルを選択するためワード線、及びビット線を
選択する。さらに、ロウデコーダ（９）は書き込み時、
ワード線に印加する高電圧を伝達する機能も備える。第
６図はワード線を選択したり、高電圧を印加するための
ロウデコーダの一部分の回路図を示す。図において、０
Ｑは電源端子（３０）、（３６）はノード（３１）、（
３３）はＮチャネル（以下ｃｈという）トランジスタ、
（３２）、（３５）はＰＣｈトランジスタ、（３４）は
ワード線である。次に動作について説明する。第３図に
おいて、メモリセルへの書き込みはコントロールゲート
（２）を高電圧（ＶｐｐＷＬ）、ドし・イン（１）を高
電圧（ＶｐｐＳＬ）、ソース（３）を接地電位に設定す
る。これによりドレイン（１）−ソース（３）間に電流
が流れ、また、トレイン（１）近傍のチャネル構造をア
バランシェ現象の起き易い構造にしておくことて、トレ
イン（１）近傍でアバランシェ現象によるホットエレク
トロンか生成される。このホットエレクトロンのほとん
どはトレイン（１）に流れるか、一部のホットエレクト
ロンかコントロールゲート（２）に印加したＶｐｐＷＬ
のためにフローティングゲート（４）−基板間のエネル
ギーギャップを越え、フローティングゲート（４）に蓄
積し、メモリセルのしきい値を高い方ヘシフトさせる。

逆に消去はコントロールゲート（２）を接地電位、ソー
ス（３）を高電圧（ＶｐｐＳＬ）　、トレイン（Ｉｊを
フローティングに設定し、ソース（１１−フローティン
グゲート（４）間に高電界かかかるようにし、トンネル
現象により、フローティングゲート（４）から蓄積され
たｔＰを引き抜き、メモリセルのしきい値を低いほうヘ
シフトさせる。このしきい値の差を読みだすことて情報
の読みたしを行なう。

第６図において、読み出し時は電源端子（Ｉ６）に電源
電圧を印加して選択するワード線（３４）を電源電圧ま
で立ちあげる。書き込み時は電源電子（１６）に高電圧
（Ｖｐｐ）を印加しワード線（３４）を高電圧（Ｖｐｐ
）まで立ちあげる。詳細な動作はノート（３０）か接地
電位（選択）の場合はワード線（３４）は高電圧となり
、ノード（３０）が電源電圧（非選択）の場合はＮｃｈ
トランジスタ（３３）によりワード線（３４）の電位は
引き抜かれて行くかＰｃｈトランジスタ（３２）か完全
にオフしないので貫通電流か流れてしまいワード線（３
４）が接地電位とはならない。そこでワード線（３４）
の電位によってＰｃｈ　トランジスタ（３５）をオンさ
せノート（３６）を上昇させる。ノード（３６）の電位
をあげることでＰｃｈ　）ランジスタ（３２）はオフし
始める。オフし始めればＰｃｈ　）ランジスタ（３５）
はさらにオンする。このようなフィードバックによって
ＰＣｈトランジスタ（３２）は完全にオフし貫通電流は
流れなくなり、ワード線（３４）は接地電位になる。こ
こてノード（３０）はＮｃｈ　）ランジスタ（３１）の
ゲートが電源電圧なので電源電圧以上にはならない。第
５図に示すアドレスバッファー（８）は外部からのアド
レス情報をロウデコーダ（９）に伝達する。

Ｙ−ゲート０υはメモリセルの情報をビット線からセン
スアンプＯｚへ伝達する。また、外部から入力された情
報をメモリセルに伝えそれを畜き込むためにビット線に
ｖｐｐを印加する機能も備える。ＤＱバッファーＧ５は
外部へ読み出し情報を出力する。

ソース線スイッチ（１４）は消去時にソース線に印加す
る高電圧を伝達する機能を備える。

〔発明か解決しようとする課題〕従来の不揮発性半導体記憶装置は以上のように構成され
ているので、消去動作を一括でしか行なえないなとの問
題点があった。

この発明は上記のような問題点を解決するためになされ
たもので、消去の単位を小さくすることにより消去する
必要のないメモリセルを消去してしまうことの少い不揮
発性半導体記憶装置を得ることを目的とする。

〔課題を解決するための手段〕

この発明にかかる不揮発性半導体記憶装置は同一ワード
線に接続されるメモリセルのソースを共通に接続し、さ
らに、他のメモリセルのソースとは独立にするよう構成
する。さらに、ロウデコーダの消去時はソースに、また
書き込み時はワード線に高電圧を印加するように構成す
る。

〔作用〕

この発明における不揮発性半導体記憶装置は、ソースを
ワード線ごとに分割することで消去の単位を小さくする
ことか出来る。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図において（４０）はロウデコーダ回路で、第６図の従
来例で示したＮＣｈトランジスタ（３１）、（３３）Ｐ
ｃｈ　トランジスタ（３２）、（３５）で構成される部
分を示している。（４５）はｌワード線分のロウデコー
ダ部であり、（４６）は１ワ一ド線分のメモリアレイ部
である。メモリアレイ部（４６）の（４１）、（４２）
はメモリセルてあり同一ワード線（４３）に接続され、
ソースも同一ソース線（４４）に接続する。それぞれの
ソース線（４４）は電気的に別ノードとなる構成となる
。ロウデコーダ部（４５）の（４７）はアドレス信号を
デコードする論理ゲートであり、（４８）、（４９）は
制御信号（５０）ＥＲにより消去モードと書き込みモー
ドを切り替える論理ゲートである。（５１）、（５２）
、（５３）はノートである。

次に動作について説明する。この回路の目的とするとこ
ろは、消去時は選択するワード線（４３）を接地電位、
選択するソース線（４４）を高電圧に設定し、書き込み
時は選択するワード線（４３）を高電圧、選択するソー
ス線（４４）を接地電位に設定することである。

始めに消去時について説明する。消去時は制御信号（５
０）ＥＲを“Ｈ”レベルに設定する。アドレス信号によ
り選択されたロウデコーダ部（４５）のノード（５１）
は“Ｈ′になる。ノード（５２）、（５３）はそれぞれ
“Ｈ”、“Ｌ”になる。よって、第６図の従来例で説明
した動作にしたがってワード線（４３）は接地電位、ソ
ース線（４４）は高電圧に設定される。

このように設定することでメモリセル（４１）、（４２
）のコントロールゲートが接地電位、ソースか高電圧、
ドレインをここでは説明していないがフローティングに
なり、フローティングゲートから電子が引き抜かれる。

次に、書き込み時について説明する。書き込み時は制御
信号（５０）ＥＲを“Ｌ”レベルに設定する。アドレス
信号により選択されたロウデコーダ部（４５）のノード
（５１）は“Ｈ”になる。

ノード（５２）、（５３）はそれぞれ“ＬＮｌ“Ｈ′に
なる。よって、第６図で説明した動作にしたかってワー
ド線（４３）は高電圧、ソース線（４４）は接地電位に
設定される。さらに、ドレインをここでは説明しないが
高電圧に設定する。このように設定することでメモリセ
ル（４１）、（４２）のコントロールゲートが高電圧、
ソースが接地電位、ドレインか高電圧になり、フローテ
ィングゲートへ電子を注入される。ここで、ワード線（
４３）に接続されているロウデコーダ回路（４０）とソ
ース線（４４）に接続されているロウデコーダ回路（４
０）に印加する高電圧は異なる電位であっても何ら問題
はない。

次にこの発明の他の実施例を第２図について説明する。

概略の構成は第１図に示した実施例と同様であるので異
なる点を説明する。図において、（４０）〜（４７）、
（５０）、（５１）は第１図に示したものと同等である
ので説明を省略する。（５４）、（５６）はＰｃｈ　ト
ランジスタ、（５５）　、（５７）はＮｃｈ　）ランジ
スタ（５８）、（５９）はノートである。次に動作につ
いて先ず消去時について説明する。消去時は制御信号（
５０）ＥＲをＨ”　レベルにする。Ｐｃｈ　）ランジス
タ（５４）はオフしＮｃｈ　トランジスタ（５５）かオ
ンすることでノード（５８）は′Ｈ”レベルになる。よ
って、ワード線（４３）は接地電位になる。また、Ｐｃ
ｈトランジスタ（５６）はオンし、Ｎｃｈ　トランジス
タ（５７）はオフしているので論理ゲー）　（４７）の
情報をノード（５９）に伝える。すなわち選択の場合は
“Ｌ”非選択の場合は“Ｈ”となり、選択するソース線
（４４）は高電圧に、非選択のソース！　（４４）は接
地電位になる。このように設定することでメモリセル（
４１）、（４２）のコントロールゲートか接地電位、ソ
ースか高電圧、ドレインをここでは説明していないがフ
ローティングになり、フローティングゲートから電子が
引き抜かれる。書き込みについても同様であるので説明
を省く。

なお、上記実施例では１行のメモリセルのソース線を共
通とした場合について説明したか、複数行のメモリセル
を共通にする構成も同様の技術て出来ることは容易に類
推できる。

〔発明の効果〕

以上のようにこの発明によればメモリセルの消去の単位
を小さくすることができるので、消去する必要のないメ
モリセルを消去してしまうことか少なくなり、不揮発性
半導体記憶装置の利用分野か増加し、さらに、メモリセ
ル特性のバラツキによる消去のし過ぎあるいは消去不足
なとの不具合か減少する効果かある。

【図面の簡単な説明】

第１図はこの発明の一実施例による不揮発性半導体記憶
装置の回路図、第２図はこの発明の他の実施例による不
揮発性半導体記憶装置の回路図、第３図は従来の一括消
去型不揮発性半導体記憶装置のメモリセルの模式断面図
、第４図は第３図のメモリセルを用いた場合のアレイ構
成を示す回路図、第５図は従来の一括消去型不揮発性半
導体記憶装置の全体ブロック図、第６図は従来のロウデ
ーコーダの一部分の回路図である。図において、（４０）はロウデコーダ回路、（４１）、
（４２）はメモリセル、（４３）はワード線、（４４）
はソース線、（４５）はロウデコーダ部、（４６）はメ
モリアレイ部、（４７）、（４８）、（４９）は論理ゲ
ート、（５０）は制御信号、（５１）、（５２）、（５
３）、（５８）、（５９）はノート、（５４）、（５６
）はＰＣｈトランジスタ、（５５）、（５７）はＮｃｈ
トランジスタである。なお、図中、同一符号は同一、又は担当部分を示す。代　　理　　人　　　大　　岩　　増　　雄■ 第　３１￥１１　　　　ドレイン２　°　　コントロールゲ！ト３　　ソース４：　　フローラｒン７°°ケ゛−ド第　４１ｊ５．６　　　　　　メ切でル千　５　１”ｌ

Claims

【特許請求の範囲】

　フローティングゲートを有するメモリトランジスタが
行方向、列方向にアレイ配置され、メモリセルのドレイ
ンがビット線にゲートがワード線に接続され、書き込み
はアバランシェ崩壊で生じたホットエレクトロンをフロ
ーティングゲートに注入することにより行ない、消去は
トンネル現象を利用してフローティングゲートから蓄積
された電子を引き抜くことにより行なう構成であって、
行方向でソース線を分割し、ワード線、又は、ソース線
に選択的に高電圧を印加する行方向デコーダ有すること
を特徴とする不揮発性半導体記憶装置。