JPH06195990A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH06195990A JPH06195990A JP34052092A JP34052092A JPH06195990A JP H06195990 A JPH06195990 A JP H06195990A JP 34052092 A JP34052092 A JP 34052092A JP 34052092 A JP34052092 A JP 34052092A JP H06195990 A JPH06195990 A JP H06195990A
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- potential
- point
- sense amplifier
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Abstract
(57)【要約】
【目的】 過充電を抑制し、読み出し時間の遅延を防止
する半導体記憶装置を提供することにある。 【構成】 半導体記憶装置は、メモリセルを配列したメ
モリセルアレイ１０と、ビット線の選択を行うカラムセ
レクタ２０と、選択されたビット線に対して電流を供給
する電流源ＴＰ1 を有し、このビット線に対して流れ込
む電流の有無を電圧レベルの変化として出力するセンス
アンプ３０とを有する。このセンスアンプ３０のトラン
ジスタＴＮ1 におけるソース電位がインバータ回路３２
に入力され、この反転出力がトランジスタＴＮ1 のゲー
トに与えられる。このトランジスタＴＮ1 のゲート側と
カラムセレクタ２０との間を、ゲートに基準電位が与え
られたトランジスタＴＰB によって接続することを特徴
とする。
する半導体記憶装置を提供することにある。 【構成】 半導体記憶装置は、メモリセルを配列したメ
モリセルアレイ１０と、ビット線の選択を行うカラムセ
レクタ２０と、選択されたビット線に対して電流を供給
する電流源ＴＰ1 を有し、このビット線に対して流れ込
む電流の有無を電圧レベルの変化として出力するセンス
アンプ３０とを有する。このセンスアンプ３０のトラン
ジスタＴＮ1 におけるソース電位がインバータ回路３２
に入力され、この反転出力がトランジスタＴＮ1 のゲー
トに与えられる。このトランジスタＴＮ1 のゲート側と
カラムセレクタ２０との間を、ゲートに基準電位が与え
られたトランジスタＴＰB によって接続することを特徴
とする。
Description
【０００１】
【産業上の利用分野】本発明は、メモリセルに流れる電
流の変化を検出してデータを読み出す電流検出型センス
アンプを備えた、ＥＰＲＯＭなどの半導体記憶装置に関
する。
流の変化を検出してデータを読み出す電流検出型センス
アンプを備えた、ＥＰＲＯＭなどの半導体記憶装置に関
する。
【０００２】
【従来の技術】通常、ＥＰＲＯＭなどの不揮発性メモリ
では、メモリセルに流れる電流の有無を検出してデータ
の読み出しを行っており、この読み出しには電流検出型
のセンスアンプが用いられている。
では、メモリセルに流れる電流の有無を検出してデータ
の読み出しを行っており、この読み出しには電流検出型
のセンスアンプが用いられている。
【０００３】図３に従来の半導体記憶装置を示す。この
半導体記憶装置は、フローティングゲートアバランシェ
インジェクション型メモリセル（以下、メモリセルとい
う）ＦＣ00〜ＦＣnNをマトリクス状に配列させたメモリ
セルアレイ１０、及び、メモリセルアレイ１０のビット
線１１0 〜１１n の選択をトランジスタＴ0 〜Ｔn の導
通によって行うカラムセレクタ２０を備える。また、カ
ラムセレクタ２０を介して、データに応じメモリセルに
流れる電流の有無を電流検出型センスアンプ回路（以
下、センスアンプという）３０によって検出し、この検
出結果は、トランジスタＴＰ3 、ＴＮ3 によって構成さ
れるＣＭＯＳ構成のインバータ４０を介し、Ｏ点に出力
される。
半導体記憶装置は、フローティングゲートアバランシェ
インジェクション型メモリセル（以下、メモリセルとい
う）ＦＣ00〜ＦＣnNをマトリクス状に配列させたメモリ
セルアレイ１０、及び、メモリセルアレイ１０のビット
線１１0 〜１１n の選択をトランジスタＴ0 〜Ｔn の導
通によって行うカラムセレクタ２０を備える。また、カ
ラムセレクタ２０を介して、データに応じメモリセルに
流れる電流の有無を電流検出型センスアンプ回路（以
下、センスアンプという）３０によって検出し、この検
出結果は、トランジスタＴＰ3 、ＴＮ3 によって構成さ
れるＣＭＯＳ構成のインバータ４０を介し、Ｏ点に出力
される。
【０００４】ここで、センスアンプ３０の動作を説明す
る。
る。
【０００５】例えば、ワード線ＸN が活性化され、か
つ、カラムセレクタ２０のトランジスタＴn が導通し、
メモリセルＦＣnNが選択された場合を想定する。
つ、カラムセレクタ２０のトランジスタＴn が導通し、
メモリセルＦＣnNが選択された場合を想定する。
【０００６】まず、このメモリセルＦＣnNが書き込まれ
ていない場合（データ“１”に対応）には、メモリセル
ＦＣnNが導通するためセル電流が流れる。これによっ
て、Ｂ点とＣ点の電位差は、トランジスタＴＮ1 のしき
い値電圧以上となりこのトランジスタＴＮ1 は導通す
る。したがって、Ａ点の電位は「Low 」レベルになる。
ていない場合（データ“１”に対応）には、メモリセル
ＦＣnNが導通するためセル電流が流れる。これによっ
て、Ｂ点とＣ点の電位差は、トランジスタＴＮ1 のしき
い値電圧以上となりこのトランジスタＴＮ1 は導通す
る。したがって、Ａ点の電位は「Low 」レベルになる。
【０００７】また、メモリセルＦＣnNが書き込まれてい
る場合（データ“０”に対応）には、メモリセルＦＣnN
は非導通状態でありセル電流は流れないので、Ｂ点の電
位はＣ点との電位差がトランジスタＴＮ1 のしきい値以
内となるまで上昇し、約１．２［ｖ］付近で安定する。
このとき、トランジスタＴＮ1 はオフ状態となり、Ａ点
の電位はトランジスタＴＰ１に引き上げられて「High」
レベルとなる。
る場合（データ“０”に対応）には、メモリセルＦＣnN
は非導通状態でありセル電流は流れないので、Ｂ点の電
位はＣ点との電位差がトランジスタＴＮ1 のしきい値以
内となるまで上昇し、約１．２［ｖ］付近で安定する。
このとき、トランジスタＴＮ1 はオフ状態となり、Ａ点
の電位はトランジスタＴＰ１に引き上げられて「High」
レベルとなる。
【０００８】このようにメモリセルに流れる微小電流の
有無を、Ａ点の電位の「High」レベル、及び「Low 」レ
ベルに変換すると共に、このＡ点に出力された信号をイ
ンバータ４０で波形成形してＯ点に出力するものであ
る。
有無を、Ａ点の電位の「High」レベル、及び「Low 」レ
ベルに変換すると共に、このＡ点に出力された信号をイ
ンバータ４０で波形成形してＯ点に出力するものであ
る。
【０００９】
【発明が解決しようとする課題】書き込まれているメモ
リセル（データ“０”）を読み出した後に、書き込まれ
ていないメモリセル（データ“１”）を読み出す場合、
著しく読み出し速度が低下する場合がある。以下、この
速度低下のメカニズムを説明する。
リセル（データ“０”）を読み出した後に、書き込まれ
ていないメモリセル（データ“１”）を読み出す場合、
著しく読み出し速度が低下する場合がある。以下、この
速度低下のメカニズムを説明する。
【００１０】まず、上記データ“０”の読み出しの前
に、後述する動作上の原因によって、Ｂ点の電位が瞬時
的にＧＮＤ近くまで下がると、トランジスタＴＮ1 は最
大限に導通しＢ点の電位を回復しようと充電を開始す
る。この結果、Ｂ点の電位は上記原因が解消した後は急
速に上昇する。一方、トランジスタＴＮ1 のソース−ゲ
ート間には、寄生容量Ｃｐが存在するが、この寄生容量
Ｃｐを介して、Ｂ点の電位の上昇によってＣ点の電位が
押し上げられる。この結果、Ｂ点の電位は、本来安定す
べき電位（約１．２［ｖ］）以上にまで上昇する。また
Ｃ点の電位は寄生容量Ｃｐにより押し上げられた後、Ｂ
点の電位がゲートに与えられているトランジスタＴＮ2
により引き下げられるが、Ｂ点の安定時の電位の上昇に
伴ない、Ｃ点の安定時の電位は低下する。この結果、Ｂ
点とＣ点の電位差は本来安定した時の電位差（即ち、ト
ランジスタＴＮ1 のしきい値電圧）よりも小さくなる。
この状態がＢ点の過充電状態である。データ“０”の読
み出し中はこの状態が維持される。
に、後述する動作上の原因によって、Ｂ点の電位が瞬時
的にＧＮＤ近くまで下がると、トランジスタＴＮ1 は最
大限に導通しＢ点の電位を回復しようと充電を開始す
る。この結果、Ｂ点の電位は上記原因が解消した後は急
速に上昇する。一方、トランジスタＴＮ1 のソース−ゲ
ート間には、寄生容量Ｃｐが存在するが、この寄生容量
Ｃｐを介して、Ｂ点の電位の上昇によってＣ点の電位が
押し上げられる。この結果、Ｂ点の電位は、本来安定す
べき電位（約１．２［ｖ］）以上にまで上昇する。また
Ｃ点の電位は寄生容量Ｃｐにより押し上げられた後、Ｂ
点の電位がゲートに与えられているトランジスタＴＮ2
により引き下げられるが、Ｂ点の安定時の電位の上昇に
伴ない、Ｃ点の安定時の電位は低下する。この結果、Ｂ
点とＣ点の電位差は本来安定した時の電位差（即ち、ト
ランジスタＴＮ1 のしきい値電圧）よりも小さくなる。
この状態がＢ点の過充電状態である。データ“０”の読
み出し中はこの状態が維持される。
【００１１】次に、データ“１”のメモリセルが読み出
される場合を想定すると、上述した状態からデータ
“１”が読み出される場合には、Ｂ点の電位が低下しト
ランジスタＴＮ1 が導通する必要がある。データ“０”
の読み出し時のＢ点とＣ点の安定時の電位差は、本来、
トランジスタＴＮ1 のしきい値電圧であるから、微小な
Ｂ点の電位の変化によってトランジスタＴＮ1 が導通し
て電流の有無を検出できるが、Ｂ点が過充電されている
と、トランジスタＴＮ1 が導通するに際して過充電され
た分の電荷を放電する必要がある。このため、過充電さ
れた場合には、データ“１”の読み出し速度が低下す
る。
される場合を想定すると、上述した状態からデータ
“１”が読み出される場合には、Ｂ点の電位が低下しト
ランジスタＴＮ1 が導通する必要がある。データ“０”
の読み出し時のＢ点とＣ点の安定時の電位差は、本来、
トランジスタＴＮ1 のしきい値電圧であるから、微小な
Ｂ点の電位の変化によってトランジスタＴＮ1 が導通し
て電流の有無を検出できるが、Ｂ点が過充電されている
と、トランジスタＴＮ1 が導通するに際して過充電され
た分の電荷を放電する必要がある。このため、過充電さ
れた場合には、データ“１”の読み出し速度が低下す
る。
【００１２】前述した、Ｂ点の電位がＧＮＤまで下がる
原因としては、データ“０”のセルのアドレスが内部的
に確定する前に、内部回路のタイミングスキューによ
り、それまで非選択だったカラム（ビット線の電位はＧ
ＮＤにまで低下している）が一時的に選択されることが
あげられる。これにより、Ｂ点の電位は瞬時的にＧＮＤ
近くまで下げられる。これをスパイクノイズという。
原因としては、データ“０”のセルのアドレスが内部的
に確定する前に、内部回路のタイミングスキューによ
り、それまで非選択だったカラム（ビット線の電位はＧ
ＮＤにまで低下している）が一時的に選択されることが
あげられる。これにより、Ｂ点の電位は瞬時的にＧＮＤ
近くまで下げられる。これをスパイクノイズという。
【００１３】
【課題を解決するための手段】そこで、本発明にかかる
半導体記憶装置は、このように複数のメモリセルを配列
したメモリセルアレイと、メモリセルアレイに設けられ
たビット線の選択を行うカラム選択回路と、選択された
ビット線に対して電流を供給する電流源を有し、このビ
ット線に対して流れ込む電流の有無を電圧レベルの変化
として出力するセンスアンプ回路とを備える。また、こ
のセンスアンプ回路は、電流源に接続された第１導電型
トランジスタと、第１導電型トランジスタの出力が与え
られ、かつ、この出力を反転し第１導電型トランジスタ
のゲートに入力するインバータ回路とを備えるものであ
る。そして、このセンスアンプ回路とカラム選択回路と
を、ゲートに基準電位が与えられた第２導電型トランジ
スタを介して接続して構成する。
半導体記憶装置は、このように複数のメモリセルを配列
したメモリセルアレイと、メモリセルアレイに設けられ
たビット線の選択を行うカラム選択回路と、選択された
ビット線に対して電流を供給する電流源を有し、このビ
ット線に対して流れ込む電流の有無を電圧レベルの変化
として出力するセンスアンプ回路とを備える。また、こ
のセンスアンプ回路は、電流源に接続された第１導電型
トランジスタと、第１導電型トランジスタの出力が与え
られ、かつ、この出力を反転し第１導電型トランジスタ
のゲートに入力するインバータ回路とを備えるものであ
る。そして、このセンスアンプ回路とカラム選択回路と
を、ゲートに基準電位が与えられた第２導電型トランジ
スタを介して接続して構成する。
【００１４】
【作用】本発明の半導体装置では、カラム選択回路とセ
ンスアンプ回路とを、第２導電型トランジスタを介して
接続しているため、メモリセルからデータを読み出す
際、仮にこの第２導電型トランジスタにＧＮＤレベルが
与えられた場合にも、このセンスアンプ回路に与えられ
る電位は、第２導電型トランジスタのゲート電位にこの
トランジスタのしきい値電圧（ＶT ）分が加わった値と
なる。
ンスアンプ回路とを、第２導電型トランジスタを介して
接続しているため、メモリセルからデータを読み出す
際、仮にこの第２導電型トランジスタにＧＮＤレベルが
与えられた場合にも、このセンスアンプ回路に与えられ
る電位は、第２導電型トランジスタのゲート電位にこの
トランジスタのしきい値電圧（ＶT ）分が加わった値と
なる。
【００１５】これにより、センスアンプ回路に与えれら
れる電位の変動（スパイクノイズによる波形の尖頭値）
が抑えられ、このため、センスアンプ回路を構成する第
１導電型トランジスタの寄生容量Ｃｐを介してなされる
Ｃ点の電位上昇分も抑えられ、結果として、Ｂ点（図
１、３参照）における過充電が抑制される。
れる電位の変動（スパイクノイズによる波形の尖頭値）
が抑えられ、このため、センスアンプ回路を構成する第
１導電型トランジスタの寄生容量Ｃｐを介してなされる
Ｃ点の電位上昇分も抑えられ、結果として、Ｂ点（図
１、３参照）における過充電が抑制される。
【００１６】
【実施例】以下、本発明の実施例を添付図面に基づいて
説明する。なお、図３に示した半導体記憶装置と同一の
構成要素には同一の参照番号を付し説明は省略する。
説明する。なお、図３に示した半導体記憶装置と同一の
構成要素には同一の参照番号を付し説明は省略する。
【００１７】図１に本実施例にかかる半導体記憶装置を
示す。この半導体記憶装置は、図３に示した半導体記憶
装置を改良したものであり、メモリセルアレイ１０、カ
ラムセレクタ２０、センスアンプ３０及びインバータ４
０の従来の構成に加え、カラムセレクタ２０とセンスア
ンプ３０との間にＰチャンネルのトランジスタＴＰBを
配し、互いに接続して構成したものである。
示す。この半導体記憶装置は、図３に示した半導体記憶
装置を改良したものであり、メモリセルアレイ１０、カ
ラムセレクタ２０、センスアンプ３０及びインバータ４
０の従来の構成に加え、カラムセレクタ２０とセンスア
ンプ３０との間にＰチャンネルのトランジスタＴＰBを
配し、互いに接続して構成したものである。
【００１８】センスアンプ３０は、互いのドレイン側を
接続したＰチャンネルのトランジスタＴＰ1 とＮチャン
ネルのトランジスタＴＮ1 を有し、このトランジスタＴ
Ｐ1はそのゲートをドレインと接続しており、メモリセ
ルＦＣ00〜ＦＣnN側に電流を供給するため電流源３１と
して機能する。また、トランジスタＴＰ2 、トランジス
タＴＮ2 によってインバータ回路３２を構成しており、
このインバータ回路３２にはトランジスタＴＮ1 のソー
ス電位が入力され、この反転出力がトランジスタＴＮ1
のゲートに与えれる。
接続したＰチャンネルのトランジスタＴＰ1 とＮチャン
ネルのトランジスタＴＮ1 を有し、このトランジスタＴ
Ｐ1はそのゲートをドレインと接続しており、メモリセ
ルＦＣ00〜ＦＣnN側に電流を供給するため電流源３１と
して機能する。また、トランジスタＴＰ2 、トランジス
タＴＮ2 によってインバータ回路３２を構成しており、
このインバータ回路３２にはトランジスタＴＮ1 のソー
ス電位が入力され、この反転出力がトランジスタＴＮ1
のゲートに与えれる。
【００１９】トランジスタＴＰB は、そのソース側がセ
ンスアンプ３０におけるトランジスタＴＮ1 のソース
に、また、ドレイン側がカラムセレクタ２０に至るデー
タ線５０に接続されている。なお、このゲートには、基
準電位としての接地電位が与えられている。
ンスアンプ３０におけるトランジスタＴＮ1 のソース
に、また、ドレイン側がカラムセレクタ２０に至るデー
タ線５０に接続されている。なお、このゲートには、基
準電位としての接地電位が与えられている。
【００２０】次に、図１、図２を参照し、トランジスタ
ＴＰB による作用を説明する。
ＴＰB による作用を説明する。
【００２１】例えば、ワード線ＸN が活性化され、か
つ、カラムセレクタ２０のトランジスタＴn が導通して
ビット線１１ｎが選択され、メモリセルＦＣnNのデータ
が読み出される場合を想定する。
つ、カラムセレクタ２０のトランジスタＴn が導通して
ビット線１１ｎが選択され、メモリセルＦＣnNのデータ
が読み出される場合を想定する。
【００２２】まず、このメモリセルＦＣnNが書き込まれ
てる場合（データ“０”）には、メモリセルＦＣnNが非
導通状態であるためセル電流が流れず、Ｂ点の電位はＣ
点との電位差がトランジスタＴＮ1 のしきい値以内とな
るまで上昇して安定する。このとき、トランジスタＴＮ
1 はオフ状態となり、Ａ点の電位は「High」レベルとな
る。
てる場合（データ“０”）には、メモリセルＦＣnNが非
導通状態であるためセル電流が流れず、Ｂ点の電位はＣ
点との電位差がトランジスタＴＮ1 のしきい値以内とな
るまで上昇して安定する。このとき、トランジスタＴＮ
1 はオフ状態となり、Ａ点の電位は「High」レベルとな
る。
【００２３】しかしながら、メモリセルＦＣnNが選択さ
れる時に、内部回路のタイミングスキュー等により、電
位がＧＮＤレベルにまで低下しているビット線が一時的
に選択されると、Ｂ点の電位が瞬時的にＧＮＤレベル程
度まで低下する（図２：（イ）参照）。
れる時に、内部回路のタイミングスキュー等により、電
位がＧＮＤレベルにまで低下しているビット線が一時的
に選択されると、Ｂ点の電位が瞬時的にＧＮＤレベル程
度まで低下する（図２：（イ）参照）。
【００２４】しかし、センスアンプ３０を構成するトラ
ンジスタＴＮ1 のソース側（Ｂ´点）には、トランジス
タＴＰB のゲート電位に対しトランジスタＴＰB のしき
い値電圧（ＶT ）分が加わった電位が与えられる。従っ
て、従来ではトランジスタＴＮ1 のソース側にＢ点の電
位が直接与えられていたが、このトランジスタＴＰBを
設けることにより、トランジスタＴＮ1 のソース側（Ｂ
´点）の「Low 」レベルが制限され、このＢ´点におけ
る電位の変動幅を抑えることができる。
ンジスタＴＮ1 のソース側（Ｂ´点）には、トランジス
タＴＰB のゲート電位に対しトランジスタＴＰB のしき
い値電圧（ＶT ）分が加わった電位が与えられる。従っ
て、従来ではトランジスタＴＮ1 のソース側にＢ点の電
位が直接与えられていたが、このトランジスタＴＰBを
設けることにより、トランジスタＴＮ1 のソース側（Ｂ
´点）の「Low 」レベルが制限され、このＢ´点におけ
る電位の変動幅を抑えることができる。
【００２５】この後、このラインが充電されるが、Ｂ´
点における電位の変動幅が抑えられるため、トランジス
タＴＮ1 のソース−ゲート間、即ち、Ｂ´点とＣ点との
電位差が従来に比べて低減され、結果として、Ｂ´点に
おける過充電が抑制される。
点における電位の変動幅が抑えられるため、トランジス
タＴＮ1 のソース−ゲート間、即ち、Ｂ´点とＣ点との
電位差が従来に比べて低減され、結果として、Ｂ´点に
おける過充電が抑制される。
【００２６】Ｂ点が充電された状態はデータ“０”の読
み出しであり（図２：（ロ）参照）、この後にデータ
“１”の読み出し（即ち、Ｂ点の放電）がなされるとし
ても放電すべき過充電による電荷量も低減されるので、
この後のデータ“１”の読み出し時間を短縮することが
可能となる（図２：（ハ）参照）。
み出しであり（図２：（ロ）参照）、この後にデータ
“１”の読み出し（即ち、Ｂ点の放電）がなされるとし
ても放電すべき過充電による電荷量も低減されるので、
この後のデータ“１”の読み出し時間を短縮することが
可能となる（図２：（ハ）参照）。
【００２７】本実施例では、センスアンプ３０のトラン
ジスタＴＮ1 をＮチャンネルのトランジスタで構成し、
トランジスタＴＰB をＰチャンネルのトランジスタで構
成したが、これに限定するものではなく、トランジスタ
ＴＮ1 をＰチャンネルのトランジスタで構成し、かつ、
トランジスタＴＰB をＮチャンネルのトランジスタで構
成することも可能である。
ジスタＴＮ1 をＮチャンネルのトランジスタで構成し、
トランジスタＴＰB をＰチャンネルのトランジスタで構
成したが、これに限定するものではなく、トランジスタ
ＴＮ1 をＰチャンネルのトランジスタで構成し、かつ、
トランジスタＴＰB をＮチャンネルのトランジスタで構
成することも可能である。
【００２８】
【発明の効果】以上説明したように、本発明によれば、
センスアンプ回路とカラム選択回路とを、ゲートに基準
電位が与えられた第２導電型トランジスタを介して接続
して構成したので、メモリセルからデータを読み出す
際、仮にこの第２導電型トランジスタにＧＮＤレベルが
与えれた場合にも、このセンスアンプ回路に与えられる
電位は、第２導電型トランジスタのゲート電位にこのト
ランジスタのしきい値電圧（ＶT ）分が加わった値とな
る。
センスアンプ回路とカラム選択回路とを、ゲートに基準
電位が与えられた第２導電型トランジスタを介して接続
して構成したので、メモリセルからデータを読み出す
際、仮にこの第２導電型トランジスタにＧＮＤレベルが
与えれた場合にも、このセンスアンプ回路に与えられる
電位は、第２導電型トランジスタのゲート電位にこのト
ランジスタのしきい値電圧（ＶT ）分が加わった値とな
る。
【００２９】このため、センスアンプ回路に与えれられ
る電位の変動（スパイクノイズによる波形の尖頭値）が
抑えられ、これによって、センスアンプ回路を構成する
第１導電型トランジスタの寄生容量Ｃｐによるゲート電
位（Ｃ点）の電位上昇も抑えられるため、従来、問題と
なっていた過充電を抑制でき、この結果、読み出し時間
の遅延を防止することができる。
る電位の変動（スパイクノイズによる波形の尖頭値）が
抑えられ、これによって、センスアンプ回路を構成する
第１導電型トランジスタの寄生容量Ｃｐによるゲート電
位（Ｃ点）の電位上昇も抑えられるため、従来、問題と
なっていた過充電を抑制でき、この結果、読み出し時間
の遅延を防止することができる。
【図１】本発明にかかる半導体記憶装置を示す概略構成
図である。
図である。
【図２】各点における電位の推移を示すグラフである。
【図３】従来の半導体記憶装置を示す概略構成図であ
る。
る。
１０…メモリセルアレイ、２０…カラムセレクタ（カラ
ム選択回路）、３０…センスアンプ、３２…インバータ
回路、ＴＮ1 …トランジスタ（第１導 電型トランジス
タ）、ＴＰB …トランジスタ（第２導電型トランジス
タ）。
ム選択回路）、３０…センスアンプ、３２…インバータ
回路、ＴＮ1 …トランジスタ（第１導 電型トランジス
タ）、ＴＰB …トランジスタ（第２導電型トランジス
タ）。
Claims (2)
- 【請求項１】 複数のメモリセルを配列したメモリセル
アレイと、 前記メモリセルアレイに設けられたビット線の選択を行
うカラム選択回路と、 前記選択されたビット線に対して電流を供給する電流源
を有し、このビット線に対して流れ込む電流の有無を電
圧レベルの変化として出力するセンスアンプ回路とを備
えた半導体記憶装置において、 前記センスアンプ回路は、 前記電流源に接続された第１導電型トランジスタと、 前記第１導電型のトランジスタの出力が与えられ、か
つ、この出力を反転し前記第１導電型トランジスタのゲ
ートに入力するインバータ回路とを備えており、 前記センスアンプ回路と前記カラム選択回路とを、ゲー
トに基準電位が与えられた第２導電型トランジスタを介
して接続して構成することを特徴とする半導体記憶装
置。 - 【請求項２】 前記第１導電型トランジスタをＮチャン
ネルのトランジスタで構成し、前記第２導電型のトラン
ジスタをＰチャンネルのトランジスタで構成したことを
特徴とする請求項１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34052092A JPH06195990A (ja) | 1992-12-21 | 1992-12-21 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34052092A JPH06195990A (ja) | 1992-12-21 | 1992-12-21 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06195990A true JPH06195990A (ja) | 1994-07-15 |
Family
ID=18337771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34052092A Pending JPH06195990A (ja) | 1992-12-21 | 1992-12-21 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06195990A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6323724B1 (en) | 1998-12-01 | 2001-11-27 | Nec Corporation | Biasing circuit for quickly outputting stable bias output and semiconductor memory device using the same |
| JP2018101457A (ja) * | 2013-03-15 | 2018-06-28 | シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． | 高度なナノメートルフラッシュメモリデバイスのための高速検知 |
-
1992
- 1992-12-21 JP JP34052092A patent/JPH06195990A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6323724B1 (en) | 1998-12-01 | 2001-11-27 | Nec Corporation | Biasing circuit for quickly outputting stable bias output and semiconductor memory device using the same |
| US6509786B2 (en) | 1998-12-01 | 2003-01-21 | Nec Corporation | Biasing circuit for quickly outputting stable bias output and semiconductor memory device |
| JP2018101457A (ja) * | 2013-03-15 | 2018-06-28 | シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． | 高度なナノメートルフラッシュメモリデバイスのための高速検知 |
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