JP2018101457A - 高度なナノメートルフラッシュメモリデバイスのための高速検知 - Google Patents

Abstract

【課題】高度なナノメートルフラッシュメモリデバイスのための改善された検知回路を提供する。
【解決手段】検知回路２００は、選択されたフラッシュメモリセルに連結され、かつ、ビット線と、第１の隣接したビット線からの第１の寄生キャパシタ２１６と、第２の隣接したビット線からの第２の寄生キャパシタ２１８と、を備えるメモリデータ読み取りブロック２１０と、参照メモリセルに連結されるメモリ参照読み取りブロック２２０と、選択されたフラッシュメモリセルに記憶される値を決定するためのメモリデータ読み取りブロック２１０及びメモリ参照読み取りブロック２２０に連結される差動増幅器ブロック２３０と、を備える。第１の寄生キャパシタ及び第２の寄生キャパシタを補正するために、メモリデータ読み取りブロック２１０及びメモリ参照読み取りブロック２２０がプリチャージ回路２５０に連結される。
【選択図】図４

Description

（関連出願の相互参照）
本出願は、米国特許法第１１９条及び第１２０条の下で、２０１３年３月１５日出願の米国仮特許出願第６１／７９９，９７０号の優先権を主張するものであり、これは、参照により本明細書に組み込まれる。

（発明の分野）
高度なナノメートルフラッシュメモリデバイスのための改善された検知回路及び改善されたビット線レイアウトが開示される。

浮遊ゲートを使用して電荷をその上に蓄積するフラッシュメモリセル、及び半導体基板内に形成されるそのような不揮発性メモリセルのメモリアレイは、当該技術分野において周知である。典型的に、そのような浮遊ゲートメモリセルは、スプリットゲート型又は積層ゲート型のものとなっている。

フラッシュメモリデバイスは、典型的には、適切なメモリセルを選択するために、読み取り及び書き込み動作中に使用される、半導体内の同一の金属層内に通常含有される平行ビット線を含む。

図１は、典型的な従来技術の構成を示す。ビット線１０、２０、及び３０は、ほぼ平行であり、互いに比較的近接している。ビット線１０、２０、及び３０は、典型的には、半導体ダイ内の同一の金属層の一部として製作される。ビット線１０、２０、及び３０は、コネクタ４０を通って他の回路コンポーネントに接続する。

図２は、上面図からの同一の従来技術の構成を示す。この場合も同様に、ビット線１０、２０、及び３０は、互いにほぼ平行である。それらの近接及び長さは、キャパシタ１５及びキャパシタ２５としてモデル化され得る寄生キャパシタンスをもたらす。

フラッシュメモリの設計がより小さくかつ高密度になるにつれて、隣接したビット線間の寄生キャパシタンスの問題が難しくなる。

ビット線間の寄生キャパシタンスを補正する改善された回路設計が必要とされる。

高度なナノメートルフラッシュメモリデバイス中の寄生キャパシタンスの量を低減するための改善されたレイアウト設計が必要とされる。

上記の問題及び必要性は、隣接したビット線間の寄生キャパシタンスを補正するための改善された回路設計を通して対処される。加えて、改善されたレイアウト技術は、寄生キャパシタンスを低減する。

従来技術のビット線レイアウトの立体側面図を示す。 図１の従来技術のビット線レイアウトの上面図を示す。 従来技術の検知回路を示す。 １つの検知回路の実施形態を示す。 別の検知回路の実施形態を示す。 別の検知回路の実施形態を示す。 ビット線レイアウトの一実施形態の立体側面図を示す。 図７の実施形態の上面図を示す。 ビット線レイアウトの一実施形態の立体側面図を示す。 図９の実施形態の上面図を示す。 検知ブロック図を示す。 検知信号制御を追跡するためのタイミング図を示す。 ビット線に沿った位置に基づくワード線バイアス及びビット線バイアスの変化を示すグラフを示す。

図３は、従来技術の検知回路１００を示す。図３で見られるように、従来技術の設計は、寄生キャパシタンスをモデルにすることも、またはあるいはそれを考慮に入れることもない。検知回路１００は、メモリデータ読み取りブロック１１０と、メモリ参照読み取りブロック１２０と、差動増幅器ブロック１３０とを備える。データ読み取りブロック１１０は、電流源１１１と、カスコード検知ＮＭＯＳトランジスタ１１３と、ビット線クランプＮＭＯＳトランジスタ１１４と、ダイオード接続検知負荷ＰＭＯＳトランジスタ１１２と、キャパシタ１１５とを備える。

メモリ参照読み取りブロック１２０は、電流源１２１と、参照ビット線クランプＮＭＯＳトランジスタ１２４と、カスコード検知ＮＭＯＳトランジスタ１２３と、ダイオード接続検知負荷ＰＭＯＳトランジスタ１２２と、キャパシタ１２５とを備える。

差動増幅器ブロック１３０は、入力差動対のＮＭＯＳトランジスタ１３１及び１３４と、電流ミラー負荷ＰＭＯＳトランジスタ１３２及び１３３と、出力ＰＭＯＳトランジスタ１３５と、電流バイアスＮＭＯＳトランジスタ１３６と、出力電流バイアスＮＭＯＳトランジスタと、出力１４０とを備える。

ノード１１６は、読み取られる選択されたメモリセル（図示せず）に連結され、ノード１１７は、選択されたメモリセルの値を決定するために使用される参照メモリセル（図示せず）に連結される。

差動増幅器ブロック１３０は、選択されたメモリセルに記憶されたデータの値を示す出力１４０を生成するために、データ読み取りブロック１１０及び参照読み取りブロック１２０から受信された信号を比較するために使用される。これらのコンポーネントは、図３に示されるように互いに接続される。

図４は、改善された検知回路２００を示す。検知回路２００は、メモリデータ読み取りブロック２１０と、メモリ参照読み取りブロック２２０と、差動増幅器ブロック２３０とを備える。データ読み取りブロック２１０は、電流源２１１と、カスコード検知ＮＭＯＳトランジスタ２１３と、ビット線クランプＮＭＯＳトランジスタ２１４と、ダイオード接続検知負荷ＰＭＯＳトランジスタ２１２と、キャパシタ２１５とを備える。

メモリ参照読み取りブロック２２０は、電流源２２１と、参照ビット線クランプＮＭＯＳトランジスタ２２４と、カスコード検知ＮＭＯＳトランジスタ２２３と、ダイオード接続検知負荷ＰＭＯＳトランジスタ２２２と、キャパシタ２２５とを備える。

差動増幅器ブロック２３０は、入力差動対のＮＭＯＳトランジスタ２３１及び２３４と、電流ミラー負荷ＰＭＯＳトランジスタ２３２及び２３３と、出力ＰＭＯＳトランジスタ２３５と、電流バイアスＮＭＯＳトランジスタ２３６と、出力電流バイアスＮＭＯＳトランジスタ２３７と、出力２４０とを備える。

ノード２１６は、読み取られる選択されたメモリセル（図示せず）に連結され、ノード２１７は、選択されたメモリセルの値を決定するために使用される参照メモリセル（図示せず）に連結される。

ノード２１６は、選択されたビット線であり、キャパシタ２１５を補正するために駆動される、それぞれ隣接したビット線からの寄生キャパシタンスを表す、キャパシタ２１７及びキャパシタ２１８に連結され、プリチャージスイッチ２５０及び均等化スイッチ２６０は、選択的にオンにされる。隣接したビット線は、電圧ＶＢに駆動され得、それは、選択されたビット線が駆動される電圧２５よりも小さいか、又はそれに等しい。そうすることによって、キャパシタ２１７及びキャパシタ２１８によって表される寄生キャパシタンスの影響を低減する。

差動増幅器ブロック２３０は、選択されたメモリセルに記憶されたデータの値を示す出力２４０を生成するために、データ読み取りブロック２１０及び参照読み取りブロック２２０から受信された信号を比較するために使用される。これらのコンポーネントは、図４に示されるように互いに接続される。

図５は、別の改善された検知回路３００を示す。検知回路３００は、ＰＭＯＳトランジスタ３０１と、カスコードＮＭＯＳトランジスタ３０２と、出力ＰＭＯＳトランジスタ３０８と、電流バイアスＮＭＯＳトランジスタ３０７と、出力３１０とを備える。ノード３０４は、読み取られる選択されたメモリセル（図示せず）に連結される。トランジスタ３０１のゲートは、本実施例において、１．２Ｖ又は接地であり得る、プリチャージノード電圧３０９を受信する。トランジスタ３０７、３０８は、出力のためのシングルエンド増幅器を構成する。これらのコンポーネントは、図５に示されるように互いに接続される。

検知されたノード（トランジスタ３０８のゲート）は、接地であるプリチャージノード電圧３０９によって、トランジスタ３０１を通してバイアスレベルまでプリチャージされる。次いで、プリチャージノード電圧３０９は、トランジスタ３０１を開放する（弱くバイアスする、又はオフにする）ための電圧レベルになる。ノード３０４に連結されるメモリセルの状態に応じて、電流がある場合（例えば、参照により本明細書に組み込まれ、付属書類Ａとして本明細書に添付される、米国特許第８，０７２，８１５号に記載されるスプリットゲートセルの消去状態）、検知されたノードは減少し、それはトランジスタ３０８をオンにし、出力３１０を上昇させる。電流がない場合（例えば、米国特許第８，０７２，８１５号に記載されるスプリットゲートセルのプログラムされた状態）、検知されたノードは高い状態のままであり、それはトランジスタ３０８をオフにし、出力３１０を低下させる。このスキームは、参照なし検知と呼ばれる。

ＰＭＯＳトランジスタ３０１の３１１バルク（ｎｗｅｌｌ）基板端子及びＰＭＯＳトランジスタ３０８の３１２バルク（ｎｗｅｌｌ）端子は、より低い電圧ヘッドルーム及びより高い速度に対する閾値電圧（低下された）及び高いＩｄｓａｔを強化するために、更に順方向にバイアスされる（Ｖｓｏｕｒｃｅ電圧−バルク電圧＝小さい正数、例えば、約０．６ｖのＶｐ／ｎ順方向接合よりも小さい０．４ｖ）。このバルク技術は、他の形態に適用され得る。

ノード３０４は、キャパシタ３０５及びキャパシタ３０６に連結され、それぞれ、ノード３０４に接続されるキャパシタ３０３を補正するために駆動される隣接したビット線からの寄生キャパシタンスを表す。

図６は、別の改善された検知回路４００を示す。検知回路４００は、ＰＭＯＳトランジスタ４０１と、カスコードＮＭＯＳトランジスタ４０３と、出力ＰＭＯＳトランジスタ４０９と、電流バイアスＮＭＯＳトランジスタ４１０と、出力４２０とを備える。ノード４０５は、読み取られる選択されたメモリセル（図示せず）に連結され、ノード４１２は、参照メモリセル（図示せず）に連結される。

トランジスタ４０１のゲートは、本実施例において１．２Ｖ又は接地であり得るプリチャージノード電圧４２１を受信する。トランジスタ４０９、４１０は、出力のためのシングルエンド増幅器を構成する。これらのコンポーネントは、図６に示されるように互いに接続される。

ＰＭＯＳトランジスタ４０１の４２２バルク（ｎｗｅｌｌ）基板端子及びＰＭＯＳトランジスタ４０９の４２３バルク（ｎｗｅｌｌ）端子は、より低い電圧ヘッドルーム及びより高い速度に対する閾値電圧（低下された）及び高いＩｄｓａｔを強化するために、更に順方向にバイアスされる（Ｖｓｏｕｒｃｅ電圧−バルク電圧＝小さい正数、例えば、約０．６ｖのＶｐ／ｎ順方向接合よりも小さい０．４ｖ）。このバルク技術は、他の形態に対して適用され得る。

ノード４０５は、それぞれが隣接したビット線からの寄生キャパシタンスを表す、キャパシタ４０６及びキャパシタ４０７に連結される。ノード４１２は、キャパシタ４１３及びキャパシタ４１４に連結され、それぞれ、キャパシタ４０４及びキャパシタ４１１を補正するために駆動される隣接したビット線からの寄生キャパシタンスを表し、スイッチ４０２及び４０８は、選択的にオンにされる。

図７は、ビット線間の寄生キャパシタンスを低減するためのビット線の改善されたレイアウト５００を示す。ビット線５１０及び５３０は、１つの金属層内に形成される。しかしながら、ビット線５２０は、異なる金属層内に形成される。したがって、ビット線５１０と５２０との間、かつビット線５２０と５３０との間の距離は、従来技術にあるように、ビット線５２０がビット線５１０及び５３０と同じ金属層内に形成された場合よりも長い。ビット線５２０は、ビア５６０、金属５５０、及びコネクタ５４０を通って他の回路コンポーネントに接続する。ビット線５１０及び５３０は、コネクタ４０を通って他の回路コンポーネントに接続する。

図８は、上から見た図７のレイアウトを示す。この視点から、ビット線５１０及び５２０及び５３０は、互いに隣接しているように見える。しかしながら、異なる陰影によって示されるように、ビット線５２０並びにビット線５１０及び５３０は、異なる金属層内に形成される。

図９は、ビット線間の寄生キャパシタンスが増加させることなく、ビット線の抵抗を低減するための改善されたレイアウト７００を示す。ここで、ビット線５１０、５２０、及び５３０は、従来技術の構成にあるように、隣接し、平行し、かつ同じ金属層内に形成される。追加の構造５５０は、異なる金属層においてビット線５１０の一部の上に配置され、コネクタ５４０を通ってビット線５１０に接続する。同様に、追加の構造５６０は、異なる金属層においてビット線５２０の一部の上に配置され、コネクタ５４０を通ってビット線５２０に接続し、追加の構造５７０は、異なる金属層においてビット線５３０の一部の上に配置され、コネクタ５４０を通ってコネクタ５３０に接続する。各追加の構造５５０、５６０、及び５７０は、各追加の構造の長さ及び配置によって、寄生キャパシタンスを増加させることなく、それが接続するビット線の抵抗を低減する効果を有する。具体的には、追加の構造５５０、５６０、及び５７０は、それらとビット線５１０、５２０、及び５３０との中又は間に有意な寄生キャパシタンスが生成されないように、互い違いの形で配置される。

図１０は、上から見た図９のレイアウトを示す。ビット線５１０及び５２０及び５３０は、互いに隣接及び平行している。追加の構造５５０、５６０、及び５７０の互い違いの形は、この視点から明らかである。

図１１は、フラッシュメモリデバイス９００を示す。フラッシュメモリデバイス９００は、セルがワード線及びビット線によってアクセスされるメモリセルのアレイ９１０と、水平デコーダ９０５と、垂直デコーダ９２０と、読み取りパルス制御ブロック９１５と、読み取り制御ブロック９３０と、検知増幅器回路ブロック９２５と、ＩＯブロック９３５とを備える。

読み取り制御ブロック９３０は、ＷＬ位置、ＢＬ位置、及びＩＯ幅を追跡する読み取りタイミングパルスを生成し、かつＰＶＴを補正するために使用される。

図１２は、経時的に種々の制御信号の動作を示すタイミング図９５０を示す。信号９５１は、Ｔ＿ＳＥＮ−ＣＹＣ信号であり、信号９５２は、Ｔ−ＡＴＤ信号であり、信号９５３は、Ｔ−ＰＲＥＣＨａ信号であり、信号９５４は、Ｔ−ＥＱ信号であり、信号９５５は、Ｔ−ＳＥＮＳＥａ信号であり、信号９５６は、Ｔ−ＤＯＬＡＴＣＨ信号であり、信号９５７は、Ｔ−ＢＬ０、ＢＬ１信号であり、信号９５８は、Ｔ−ＳＯ０、ＳＯ１信号であり、信号９５９は、Ｔ−ＳＯＵＴ信号である。

信号９５３（Ｔ−ＰＲＥＣＨａ）は、適応プリチャージパルスを実施する。パルスは、ＷＬ０（ワード線に沿った位置０）でより短く、ＷＬ−Ｎ（ワード線に沿った位置Ｎ）でより長く、ＩＯ０（ＩＯ線に沿った位置０）でより短く、ＩＯ−Ｎ（ＩＯ線に沿った位置Ｎ）でより長い。信号９５３（Ｔ−ＰＲＥＣＨａ）は、ＷＬ遅延及びＢＬ遅延を追跡し、例えば、そのパルスは、ＷＬ０／ＢＬ０に対して最も短い。

信号９５５（Ｔ−ＳＥＮＳＡａ）は、適応検知パルスを実施する。パルスは、ＩＯ０でより短く、ＩＯ−Ｎでより長い。パルスは、ＷＬ０でより短く、ＷＬ端でより長い。それは、ＷＬ遅延及びＢＬ遅延を追跡し、例えば、そのパルスは、ＷＬ−Ｎ／ＢＬ−Ｎに対して最も長い。

信号９５１（Ｔ−ＳＥＮ−ＣＹＣ）は、検知サイクルが完了した後、自動的に電源を切る。

図１３は、２つのグラフを示す。第１のグラフは、ＷＬバイアスがビット線の一方の末端よりも他方の末端でより高いことを示し、第２のグラフは、ＢＬバイアスがビット線の一方の末端よりも他方の末端でより高いことを示す。これは、図９及び１０を参照してすでに論じられているように、ビット線間の寄生キャパシタンスを増加させることなく、ビット線の抵抗を低減する重要性を示す。

本明細書における本発明に対する言及は、いかなる特許請求の範囲又は特許請求の範囲の用語も限定することを意図するものではなく、代わりに特許請求の範囲の１つ以上によって包含され得る１つ以上の特徴に言及するにすぎない。上述の材料、プロセス、及び数値例は、例示的なものにすぎず、特許請求の範囲を限定するものと見なされるべきではない。本明細書で使用されるとき、用語「上に（over）」及び「上に（on）」の両方は、「直接上に」（間に配設される中間の材料、要素、又は間隙がない）及び「間接的に上に」（中間の材料、要素、又は間隙が間に配設される）を包括的に含むことに留意されるべきである。同様に、用語「隣接する」は、「直接隣接する」（間に配設される中間の材料、要素、又は間隙がない）及び「間接的に隣接する」（中間の材料、要素、又は間隙が間に配設される）を含む。例えば、「基板上に」要素を形成することは、その間に中間の材料／要素を有せず基板上に直接その要素を形成すること、並びに１つ以上の中間の材料／要素をその間に有して基板上に間接的にその要素を形成することを含む。

Claims (25)

1. 検知回路であって、
   選択されたフラッシュメモリセルに連結され、かつビット線と、第１の隣接したビット線からの第１の寄生キャパシタと、第２の隣接したビット線からの第２の寄生キャパシタと、を備える、メモリデータ読み取りブロックと、
   参照メモリセルに連結されるメモリ参照読み取りブロックと、
   前記選択されたフラッシュメモリセルに記憶される値を決定するための、前記メモリデータ読み取りブロック及び前記メモリ参照読み取りブロックに連結される差動増幅器ブロックと、を備え、
   前記第１の寄生キャパシタ及び前記第２の寄生キャパシタを補正するために、前記メモリデータ読み取りブロック及びメモリ参照読み取りブロックがプリチャージ回路に連結される、検知回路。
2. 前記メモリデータ読み取りブロックが、電流源と、カスコード検知ＮＭＯＳトランジスタと、ビット線クランプＮＭＯＳトランジスタと、ダイオード接続検知負荷ＰＭＯＳトランジスタと、キャパシタと、を備える、請求項１に記載の検知回路。
3. 前記メモリ参照読み取りブロックが、電流源と、参照ビット線クランプＮＭＯＳトランジスタと、カスコード検知ＮＭＯＳトランジスタと、ダイオード接続検知負荷ＰＭＯＳトランジスタと、キャパシタと、を備える、請求項２に記載の検知回路。
4. 前記差動増幅器ブロックが、入力差動対のＮＭＯＳトランジスタと、電流ミラー負荷ＰＭＯＳトランジスタと、出力ＰＭＯＳトランジスタと、電流バイアスＮＭＯＳトランジスタと、出力電流バイアスＮＭＯＳトランジスタと、を備える、請求項１に記載の検知回路。
5. 検知回路であって、
   選択されたフラッシュメモリセルに連結されるビット線と、
   前記ビット線及び第１の隣接したビット線に連結される第１の寄生キャパシタと、
   前記ビット線及び第２の隣接したビット線に連結される第２の寄生キャパシタと、前記ビット線をバイアス電圧にプリチャージするための、前記ビット線に連結されるプリチャージ回路と、
   ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを備えるシングルエンド増幅器と、を備え、前記ＰＭＯＳトランジスタのゲートが、前記ビット線に連結され、前記増幅器の出力が、前記選択されたフラッシュメモリセルに記憶された前記値を示す、検知回路。
6. 前記出力が、参照メモリセルを使用することなく生成される、請求項５に記載の検知回路。
7. 前記バイアス電圧の大きさが、メモリアレイ内の前記選択されたフラッシュメモリセルの位置に基づいて変化する、請求項５に記載の検知回路。
8. 前記バイアス電圧の大きさが、メモリアレイ内の前記選択されたフラッシュメモリセルのビットラインの位置に基づいて変化する、請求項７に記載の検知回路。
9. 前記バイアス電圧の大きさが、メモリアレイ内の前記選択されたフラッシュメモリセルのワードラインの位置に基づいて変化する、請求項７に記載の検知回路。
10. 前記ＰＭＯＳトランジスタのバルクが、順方向にバイアスされる、請求項５に記載の検知回路。
11. 前記プリチャージ回路が、プリチャージ電圧を記憶するための、前記ビット線に連結されるビット線キャパシタを備える、請求項５に記載の検知回路。
12. 前記プリチャージ回路が、電圧源及び前記ビット線に連結され、かつプリチャージ制御信号によって制御されるＰＭＯＳトランジスタを備える、請求項６に記載の検知回路。
13. 前記プリチャージ電圧の大きさが、メモリアレイ内の前記選択されたメモリセルの位置に基づいて変化する、請求項１１に記載の検知回路。
14. 前記プリチャージ電圧の大きさが、メモリアレイ内の前記選択されたフラッシュメモリセルのビットラインの位置に基づいて変化する、請求項１３に記載の検知回路。
15. 前記プリチャージ電圧の大きさが、メモリアレイ内の前記選択されたフラッシュメモリセルのワードラインの位置に基づいて変化する、請求項１３に記載の検知回路。
16. 前記プリチャージ制御信号が、メモリアレイ内の前記選択されたメモリセルの位置に基づいて変化する、請求項１２に記載の検知回路。
17. 前記プリチャージ制御信号が、メモリアレイ内の前記選択されたメモリセルのビットラインの位置に基づいて変化する、請求項１６に記載の検知回路。
18. 前記プリチャージ制御信号が、メモリアレイ内の前記選択されたメモリセルのワードラインの位置に基づいて変化する、請求項１６に記載の検知回路。
19. 検知回路であって、
    フラッシュメモリセルに連結される選択されたビット線と、
    前記選択されたビット線、第１の隣接したビット線に連結される第１の寄生キャパシタと、
    前記ビット線及び第２の隣接したビット線に連結される第２の寄生キャパシタと、
    参照メモリセルに連結される参照線と、
    前記参照線及び第３の隣接したビット線に連結される第３の寄生キャパシタと、
    前記参照線及び第４の隣接したビット線に連結される第４の寄生キャパシタと、
    前記選択されたフラッシュメモリセルに記憶される値を決定するための、前記選択されたビット線及び前記参照線に連結される差動増幅器と、を備え、
    前記選択されたビット線及び前記参照線が、前記第１の寄生キャパシタ、前記第２の寄生キャパシタ、前記第３の寄生キャパシタ、及び前記第４の寄生キャパシタを補正するために、プリチャージ回路に連結される、検知回路。
20. 前記プリチャージ回路が、プリチャージ電圧を記憶するための、前記選択されたビット線に連結されるビット線キャパシタと、プリチャージ電圧を記憶するための、前記参照線に連結される参照線キャパシタと、を備える、請求項１９に記載の検知回路。
21. 前記プリチャージ回路が、電圧源及び前記選択されたビット線に連結され、かつプリチャージ制御信号によって制御されるＰＭＯＳトランジスタを備える、請求項２０に記載の検知回路。
22. 前記プリチャージ制御信号が、前記選択されたメモリセルの位置に基づいて変化する、請求項２１に記載の検知回路。
23. 前記プリチャージ制御信号が、前記選択されたメモリセルのビットラインの位置に基づいて変化する、請求項２２に記載の検知回路。
24. 前記プリチャージ制御信号が、前記選択されたメモリセルのワードラインの位置に基づいて変化する、請求項２２に記載の検知回路。
25. 前記ＰＭＯＳトランジスタのバルクが、順方向にバイアスされる、請求項２２に記載の検知回路。