JP6676081B2 - 高度なナノメートルフラッシュメモリデバイスのための高速検知 - Google Patents
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Description
本出願は、米国特許法第119条及び第120条の下で、2013年3月15日出願の米国仮特許出願第61/799,970号の優先権を主張するものであり、これは、参照により本明細書に組み込まれる。
高度なナノメートルフラッシュメモリデバイスのための改善された検知回路及び改善されたビット線レイアウトが開示される。
Claims (27)
- フラッシュメモリ用の検知回路であって、
選択されたフラッシュメモリセルに連結され、かつビット線と、第1の隣接したビット線からの第1の寄生キャパシタと、第2の隣接したビット線からの第2の寄生キャパシタと、メモリデータ読み取りブロック出力ノードとを備える、メモリデータ読み取りブロックと、
参照メモリセルに連結され、メモリ参照読み取りブロック出力ノードを備えるメモリ参照読み取りブロックと、
前記第1の寄生キャパシタ及び前記第2の寄生キャパシタを補償するために、前記メモリデータ読み取りブロック出力ノード及びメモリ参照読み取りブロック出力ノードをバイアス電圧にまでプリチャージするプリチャージ回路であって、前記バイアス電圧の大きさは、メモリアレイ内の前記選択されたフラッシュメモリセルのワード線の位置が前記検知回路からより離れている程、前記バイアス電圧の大きさがより大きいようにして、変化する、前記プリチャージ回路と、
前記選択されたフラッシュメモリセルに記憶される値を決定するための、前記メモリデータ読み取りブロックの出力ノード及び前記メモリ参照読み取りブロックの出力ノードに連結される差動増幅器ブロックと、を備える、検知回路。 - ワード線のバイアス電圧の大きさが、メモリアレイ内の前記選択されたフラッシュメモリセルのワード線の位置が前記検知回路からより離れている程、前記ワード線のバイアス電圧の大きさがより大きいようにして、変化する、請求項1に記載の検知回路。
- 前記メモリデータ読み取りブロックが、電流源と、カスコード検知NMOSトランジスタと、ビット線クランプNMOSトランジスタと、ダイオード接続検知負荷PMOSトランジスタと、キャパシタと、を備える、請求項1に記載の検知回路。
- 前記メモリ参照読み取りブロックが、電流源と、参照ビット線クランプNMOSトランジスタと、カスコード検知NMOSトランジスタと、ダイオード接続検知負荷PMOSトランジスタと、キャパシタと、を備える、請求項3に記載の検知回路。
- 前記差動増幅器ブロックが、入力差動対のNMOSトランジスタと、電流ミラー負荷PMOSトランジスタと、出力PMOSトランジスタと、電流バイアスNMOSトランジスタと、出力電流バイアスNMOSトランジスタと、を備える、請求項1に記載の検知回路。
- フラッシュメモリ用の検知回路であって、
選択されたフラッシュメモリセルに連結されるビット線と、
前記ビット線及び第1の隣接したビット線に連結される第1の寄生キャパシタと、
前記ビット線及び第2の隣接したビット線に連結される第2の寄生キャパシタと、前記ビット線をバイアス電圧にプリチャージするための、前記ビット線に連結されるプリチャージ回路と、
PMOSトランジスタ及びNMOSトランジスタを備えるシングルエンド増幅器と、を備え、
前記バイアス電圧の大きさは、メモリアレイ内の前記選択されたフラッシュメモリセルのワード線の位置が前記検知回路からより離れている程、前記バイアス電圧の大きさがより大きいようにして、変化し、
前記PMOSトランジスタのゲートが、前記ビット線に連結され、前記増幅器の出力が、前記選択されたフラッシュメモリセルに記憶された値を示す、
検知回路。 - ワード線のバイアス電圧の大きさが、メモリアレイ内の前記選択されたフラッシュメモリセルの前記ワード線の位置が前記検知回路からより離れている程、前記ワード線のバイアス電圧の大きさがより大きいようにして、変化する、請求項6に記載の検知回路。
- 前記出力が、参照メモリセルを使用することなく生成される、請求項6に記載の検知回路。
- 前記バイアス電圧の大きさが、メモリアレイ内の前記選択されたフラッシュメモリセルの位置に基づいて変化する、請求項6に記載の検知回路。
- 前記バイアス電圧の大きさが、メモリアレイ内の前記選択されたフラッシュメモリセルのワード線の位置に基づいて変化する、請求項9に記載の検知回路。
- 前記PMOSトランジスタのバルクが、順方向にバイアスされる、請求項6に記載の検知回路。
- 前記プリチャージ回路が、プリチャージ電圧を記憶するための、前記ビット線に連結されるビット線キャパシタを備える、請求項6に記載の検知回路。
- 前記プリチャージ回路が、電圧源及び前記ビット線に連結され、かつプリチャージ制御信号によって制御されるPMOSトランジスタを備える、請求項6に記載の検知回路。
- 前記プリチャージ制御信号が、メモリアレイ内の前記選択されたフラッシュメモリセルの位置に基づいて変化する、請求項13に記載の検知回路。
- 前記プリチャージ制御信号が、メモリアレイ内の前記選択されたフラッシュメモリセルのビット線の位置に基づいて変化する、請求項14に記載の検知回路。
- 前記プリチャージ制御信号が、メモリアレイ内の前記選択されたフラッシュメモリセルのワード線の位置に基づいて変化する、請求項14に記載の検知回路。
- フラッシュメモリ用の検知回路であって、
フラッシュメモリセルに連結される選択されたビット線と、
前記選択されたビット線、第1の隣接したビット線に連結される第1の寄生キャパシタと、
前記ビット線及び第2の隣接したビット線に連結される第2の寄生キャパシタと、
参照メモリセルに連結される参照線と、
前記参照線及び第3の隣接したビット線に連結される第3の寄生キャパシタと、
前記参照線及び第4の隣接したビット線に連結される第4の寄生キャパシタと、
前記選択されたフラッシュメモリセルに記憶される値を決定するための、前記選択されたビット線及び前記参照線に連結される差動増幅器と、を備え、
前記選択されたビット線及び前記参照線が、前記第1の寄生キャパシタ、前記第2の寄生キャパシタ、前記第3の寄生キャパシタ、及び前記第4の寄生キャパシタを補正するために、前記ビット線をバイアス電圧にまでプリチャージするためのプリチャージ回路に連結され、前記バイアス電圧の大きさは、メモリアレイ内の前記選択されたフラッシュメモリセルのワード線の位置が前記検知回路からより離れている程、前記バイアス電圧の大きさがより大きいようにして、変化する、検知回路。 - ワード線のバイアス電圧の大きさが、メモリアレイ内の前記選択されたフラッシュメモリセルの前記ワード線の位置が前記検知回路からより離れている程、前記ワード線のバイアス電圧の大きさがより大きいようにして、変化する、請求項17に記載の検知回路。
- 前記プリチャージ回路が、プリチャージ電圧を記憶するための、前記選択されたビット線に連結されるビット線キャパシタと、プリチャージ電圧を記憶するための、前記参照線に連結される参照線キャパシタと、を備える、請求項17に記載の検知回路。
- 前記プリチャージ回路が、電圧源及び前記選択されたビット線に連結され、かつプリチャージ制御信号によって制御されるPMOSトランジスタを備える、請求項19に記載の検知回路。
- 前記プリチャージ制御信号が、前記選択されたフラッシュメモリセルの位置に基づいて変化する、請求項20に記載の検知回路。
- 前記プリチャージ制御信号が、前記選択されたフラッシュメモリセルのビット線の位置に基づいて変化する、請求項21に記載の検知回路。
- 前記プリチャージ制御信号が、前記選択されたフラッシュメモリセルのワード線の位置に基づいて変化する、請求項21に記載の検知回路。
- 前記PMOSトランジスタのバルクが、順方向にバイアスされる、請求項21に記載の検知回路。
- プリチャージ制御信号が、メモリアレイ内の前記選択されたフラッシュメモリセルの位置に基づいて、変化する請求項1に記載の検知回路。
- プリチャージ制御信号が、メモリアレイ内の前記選択されたフラッシュメモリセルのビット線の位置に基づいて、変化する請求項1に記載の検知回路。
- プリチャージ制御信号が、メモリアレイ内の前記選択されたフラッシュメモリセルのワード線の位置に基づいて、変化する請求項1に記載の検知回路。
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