KR101691319B1 - 어드밴스트 나노미터 플래시 메모리 디바이스에 대한 고속 감지 - Google Patents

어드밴스트 나노미터 플래시 메모리 디바이스에 대한 고속 감지 Download PDF

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Abstract

어드밴스트 나노미터 플래시 메모리 디바이스들에 대한 개선된 감지 회로들 및 개선된 비트 라인 레이아웃들이 개시된다.

Description

어드밴스트 나노미터 플래시 메모리 디바이스에 대한 고속 감지{HIGH SPEED SENSING FOR ADVANCED NANOMETER FLASH MEMORY DEVICE}
우선권 주장
본 출원은 2013년 3월 15일자로 출원된 미국 가특허 출원 제61/799,970호에 대해 35 U.S.C. 섹션 119 및 120에 따라 우선권을 주장하며, 이는 본 명세서에 참고로 포함된다.
어드밴스트 나노미터 플래시 메모리 디바이스(advanced nanometer flash memory device)들에 대한 개선된 감지 회로들 및 개선된 비트 라인 레이아웃들이 개시된다.
플로팅 게이트(floating gate)를 사용하여 전하들을 저장하는 플래시 메모리 셀들 및 반도체 기판에 형성되는 그러한 비휘발성 메모리 셀들의 메모리 어레이들은 당업계에 주지되어 있다. 전형적으로, 그러한 플로팅 게이트 메모리 셀들은 스플릿 게이트 타입(split gate type) 또는 스택 게이트 타입(stacked gate type)의 것이었다.
플래시 메모리 디바이스들은 통상적으로 판독 및 기록 동작들 동안에 사용되어 적절한 메모리 셀을 선택하게 하는 평행한 비트 라인들을 포함하며, 이러한 평행 비트 라인들은 대개 반도체 내의 동일한 금속 층 내에 포함된다.
도 1은 전형적인 종래 기술의 구성을 도시한다. 비트 라인들(10, 20, 30)은 거의 평행하고, 서로에 대해 비교적 가깝게 근접하여 있다. 비트 라인들(10, 20, 30)은 통상적으로 반도체 다이 내의 동일한 금속 층의 일부로서 제조된다. 비트 라인들(10, 20, 30)은 커넥터들(40)을 통해 다른 회로 컴포넌트들에 접속한다.
도 2는 동일한 종래 기술의 구성을 평면도로 도시한다. 또한, 비트 라인들(10, 20, 30)은 서로에 대해 거의 평행하다. 그들의 근접성 및 길이는 기생 커패시턴스를 초래하는데, 이는 커패시터(15) 및 커패시터(25)로서 모델링될 수 있다.
플래시 메모리 설계들이 더 작아지고 더 조밀해짐에 따라, 인접 비트 라인들 사이의 기생 커패시턴스는 더 문제가 될 것이다.
비트 라인들 사이의 기생 커패시턴스를 보상하는 개선된 회로 설계들이 필요하다.
어드밴스트 나노미터 플래시 메모리 디바이스에서의 기생 커패시턴스의 양을 감소시키기 위한 개선된 레이아웃 설계가 필요하다.
전술한 문제들 및 요구들은 인접 비트 라인들 사이의 기생 커패시턴스를 보상하기 위한 개선된 회로 설계를 통해 해결된다. 또한, 개선된 레이아웃 기술들이 기생 커패시턴스를 감소시킨다.
도 1은 종래 기술의 비트 라인 레이아웃의 측면 사시도를 도시한다.
도 2는 도 1의 종래 기술의 비트 라인 레이아웃의 평면도를 도시한다.
도 3은 종래 기술의 감지 회로를 도시한다.
도 4는 감지 회로 실시예를 도시한다.
도 5는 다른 감지 회로 실시예를 도시한다.
도 6은 다른 감지 회로 실시예를 도시한다.
도 7은 비트 라인 레이아웃의 일 실시예의 측면 사시도를 도시한다.
도 8은 도 7의 실시예의 평면도를 도시한다.
도 9는 비트 라인 레이아웃의 일 실시예의 측면 사시도를 도시한다.
도 10은 도 9의 실시예의 평면도를 도시한다.
도 11은 감지 블록 다이어그램을 도시한다.
도 12는 감지 신호 제어를 추적하기 위한 타이밍도를 도시한다.
도 13은 비트 라인을 따르는 위치에 기초하여 워드 라인 바이어스 및 비트 라인 바이어스에서의 변화들을 보여주는 그래프를 도시한다.
도 3은 종래 기술의 감지 회로(100)를 도시한다. 도 3에서 알 수 있는 바와 같이, 종래 기술의 설계는 기생 커패시턴스를 모델링하는 것도 아니고 이를 달리 고려하는 것도 아니다. 감지 회로(100)는 메모리 데이터 판독 블록(110), 메모리 기준 판독 블록(120), 및 차동 증폭기 블록(130)을 포함한다. 데이터 판독 블록(110)은 전류원(111), 캐스코딩(cascoding) 감지 NMOS 트랜지스터(113), 비트 라인 클램프(bitline clamp) NMOS 트랜지스터(114), 다이오드 접속형 감지 부하(diode connected sensing load) PMOS 트랜지스터(112), 및 커패시터(115)를 포함한다.
메모리 기준 판독 블록(120)은 전류원(121), 기준 비트 라인 클램프 NMOS 트랜지스터(124), 캐스코딩 감지 NMOS 트랜지스터(123), 다이오드 접속형 감지 부하 PMOS 트랜지스터(122), 및 커패시터(125)를 포함한다.
차동 증폭기 블록(130)은 입력 차동 쌍 NMOS 트랜지스터(131, 134), 전류 미러 부하 PMOS 트랜지스터(132, 133), 출력 PMOS 트랜지스터(135), 전류 바이어스 NMOS 트랜지스터(136), 출력 전류 바이어스 NMOS 트랜지스터(137), 및 출력(140)을 포함한다.
판독될 선택된 메모리 셀(도시되지 않음)에 노드(116)가 커플링되고, 선택된 메모리 셀의 값을 판정하는 데 사용될 기준 메모리 셀(도시되지 않음)에 노드(117)가 커플링된다.
차동 증폭기 블록(130)은 데이터 판독 블록(110)으로부터 수신된 신호와 기준 판독 블록(120)으로부터 수신된 신호를 비교하여 선택된 메모리 셀에 저장된 데이터의 값을 나타내는 출력(140)을 생성하는 데 사용된다. 이들 컴포넌트들은 도 3에 도시된 바와 같이 서로 접속된다.
도 4는 개선된 감지 회로(200)를 도시한다. 감지 회로(200)는 메모리 데이터 판독 블록(210), 메모리 기준 판독 블록(220), 및 차동 증폭기 블록(230)을 포함한다. 데이터 판독 블록(210)은 전류원(211), 캐스코딩 감지 NMOS 트랜지스터(213), 비트 라인 클램프 NMOS 트랜지스터(214), 다이오드 접속형 감지 부하 PMOS 트랜지스터(212), 및 커패시터(215)를 포함한다.
메모리 기준 판독 블록(220)은 전류원(221), 기준 비트 라인 클램프 NMOS 트랜지스터(224), 캐스코딩 감지 NMOS 트랜지스터(223), 다이오드 접속형 감지 부하 PMOS 트랜지스터(222), 및 커패시터(225)를 포함한다.
차동 증폭기 블록(230)은 입력 차동 쌍 NMOS 트랜지스터(231, 234), 전류 미러 부하 PMOS 트랜지스터(232, 233), 출력 PMOS 트랜지스터(235), 전류 바이어스 NMOS 트랜지스터(236), 출력 전류 바이어스 NMOS 트랜지스터(237), 및 출력(240)을 포함한다.
판독될 선택된 메모리 셀(도시되지 않음)에 노드(216)가 커플링되고, 선택된 메모리 셀의 값을 판정하는 데 사용될 기준 메모리 셀(도시되지 않음)에 노드(217)가 커플링된다.
노드(216)는 선택된 비트 라인이고, 커패시터(215)를 보상하도록 구동되는 커패시터(217) 및 커패시터(218) - 각각이 인접 비트 라인들로부터의 기생 커패시턴스를 나타냄 - 에 커플링되며, 사전 충전(precharge) 스위치(250) 및 균등화(equalization) 스위치(260)가 선택적으로 턴 온된다. 인접 비트 라인들은 전압 VB로 구동될 수 있는데, 이는 선택된 비트 라인이 구동되게 되는 전압보다 작거나 또는 그와 같다. 그렇게 하면, 커패시터(217) 및 커패시터(218)에 의해 나타나는 기생 커패시턴스의 효과가 감소할 것이다.
차동 증폭기 블록(230)은 데이터 판독 블록(210)으로부터 수신된 신호와 기준 판독 블록(220)으로부터 수신된 신호를 비교하여 선택된 메모리 셀에 저장된 데이터의 값을 나타내는 출력(240)을 생성하는 데 사용된다. 이들 컴포넌트들은 도 4에 도시된 바와 같이 서로 접속된다.
도 5는 다른 개선된 감지 회로(300)를 도시한다. 감지 회로(300)는 PMOS 트랜지스터(301), 캐스코딩 NMOS 트랜지스터(302), 출력 PMOS 트랜지스터(308), 전류 바이어스 NMOS 트랜지스터(307), 및 출력(310)을 포함한다. 판독될 선택된 메모리 셀(도시되지 않음)에 노드(304)가 커플링된다. 트랜지스터(301)의 게이트는 사전 충전 노드 전압(309)을 수신하며, 이는 이러한 예에서 1.2V 또는 접지일 수 있다. 트랜지스터들(307, 308)은 출력용 싱글 엔디드 증폭기(single ended amplifier)를 구성한다. 이들 컴포넌트들은 도 5에 도시된 바와 같이 서로 접속된다.
감지된 노드(트랜지스터(308)의 게이트)는 접지되고 있는 사전 충전 노드 전압(309)에 의해 트랜지스터(301)를 통해 바이어스 레벨로 사전 충전된다. 이어서, 사전 충전 노드 전압(309)은 트랜지스터(301)를 해제(release)하는(약하게 바이어싱하거나 턴 오프시키는) 전압 레벨로 진행한다. 노드(304)에 커플링된 메모리 셀의 상태에 따라, 전류가 있는 경우(예컨대, 본 명세서에 참고로 포함되고 첨부문서 A로서 본 명세서에 첨부된 미국 특허 제8,072,815호에 기재된 스플릿 게이트 셀의 소거 상태), 감지된 노드는 전압이 내려갈 것이고, 이는 트랜지스터(308)를 턴 온시켜 출력(310)을 하이(high) 상태가 되게 한다. 전류가 없는 경우(예컨대, 미국 특허 제8,072,815호에 기재된 스플릿 게이트 셀의 프로그래밍된 상태), 감지된 노드는 하이 상태로 유지될 것이고, 이는 트랜지스터(308)를 턴 오프시켜 출력(310)을 로우(low) 상태가 되게 한다. 이러한 방식은 기준없는 감지(reference-less sensing)로 지칭된다.
PMOS 트랜지스터(301)의 벌크(n웰) 기판 단자(311) 및 PMOS 트랜지스터(308)의 벌크(n웰) 단자(312)는 추가로 순방향 바이어싱(Vsource 전압 - 벌크 전압 = ~ 0.6 v의 Vp/n 순방향 접합 미만의 작은 포지티브(positive), 예컨대 0.4v)되어, 더 낮은 전압 헤드룸(voltage headroom) 및 더 높은 속도에 대해 높은 Idsat 및 임계 전압(저하됨)을 향상시킨다. 이러한 벌크 기술이 다른 도면에 대해 적용될 수 있다.
노드(304)는 노드(304)에 접속된 커패시터(303)를 보상하도록 구동되는 커패시터(305) 및 커패시터(306) - 각각이 인접 비트 라인으로부터의 기생 커패시턴스를 나타냄 - 에 커플링된다.
도 6은 다른 개선된 감지 회로(400)를 도시한다. 감지 회로(400)는 PMOS 트랜지스터(401), 캐스코딩 NMOS 트랜지스터(403), 출력 PMOS 트랜지스터(409), 전류 바이어스 NMOS 트랜지스터(410), 및 출력(420)을 포함한다. 판독될 선택된 메모리 셀(도시되지 않음)에 노드(405)가 커플링되고, 기준 메모리 셀(도시되지 않음)에 노드(412)가 커플링된다.
트랜지스터(401)의 게이트는 사전 충전 노드 전압(421)을 수신하며, 이는 이러한 예에서 1.2V 또는 접지일 수 있다. 트랜지스터들(409, 410)은 출력용 싱글 엔디드 증폭기를 구성한다. 이들 컴포넌트들은 도 6에 도시된 바와 같이 서로 접속된다.
PMOS 트랜지스터(401)의 벌크(n웰) 기판 단자(422) 및 PMOS 트랜지스터(409)의 벌크(n웰) 단자(423)는 추가로 순방향 바이어싱(Vsource 전압 - 벌크 전압 = ~ 0.6 v의 Vp/n 순방향 접합 미만의 작은 포지티브, 예컨대 0.4v)되어, 더 낮은 전압 헤드룸 및 더 높은 속도에 대해 높은 Idsat 및 저하된 임계 전압을 향상시킨다. 이러한 벌크 기술이 다른 도면에 대해 적용될 수 있다.
노드(405)는 커패시터(406) 및 커패시터(407) - 각각이 인접 비트 라인으로부터의 기생 커패시턴스를 나타냄 - 에 커플링된다. 노드(412)는 커패시터(404) 및 커패시터(411)를 보상하도록 구동되는 커패시터(413) 및 커패시터(414) - 각각이 인접 비트 라인으로부터의 기생 커패시턴스를 나타냄 - 에 커플링되고, 스위치들(402, 408)이 선택적으로 턴 온된다.
도 7은 비트 라인들 사이에서의 기생 커패시턴스를 감소시키는, 비트 라인들의 개선된 레이아웃(500)을 도시한다. 비트 라인들(510, 530)이 하나의 금속 층에 형성된다. 그러나, 비트 라인(520)은 상이한 금속 층에 형성된다. 따라서, 비트 라인들(510, 520) 사이 그리고 비트 라인들(520, 530) 사이의 거리는 비트 라인(520)이 종래 기술에서와 같이 비트 라인들(510, 530)과 동일한 금속 층에 형성된 경우일 때보다 더 길다. 비트 라인(520)은 비아(via)들(560), 금속(550), 및 커넥터들(540)을 통해 다른 회로 컴포넌트들에 접속한다. 비트 라인들(510, 530)은 커넥터들(40)을 통해 다른 회로 컴포넌트들에 접속한다.
도 8은 도 7의 레이아웃을 평면도로 도시한다. 이러한 도면으로부터, 비트 라인들(510, 520, 530)은 서로 인접해 있는 것으로 보인다. 그러나, 상이한 명암에 의해 나타나는 바와 같이, 비트 라인(520)과 비트 라인들(510, 530)은 상이한 금속 층들에 형성된다.
도 9는 비트 라인들 사이의 기생 커패시턴스를 증가시킴이 없이 비트 라인들의 저항을 감소시키는 개선된 레이아웃(700)을 도시한다. 여기서, 비트 라인들(510, 520, 530)은 인접해 있고, 평행하며, 종래 기술의 구성에서와 같이 동일한 금속 층에 형성된다. 추가적인 구조물(550)이 비트 라인(510)의 일부분 위에 상이한 금속 층으로 배치되고 커넥터들(540)을 통해 비트 라인(510)에 접속한다. 유사하게, 추가적인 구조물(560)이 비트 라인(520)의 일부분 위에 상이한 금속 층으로 배치되고 커넥터들(540)을 통해 비트 라인(520)에 접속하며, 추가적인 구조물(570)이 비트 라인(530)의 일부분 위에 상이한 금속 층으로 배치되고 커넥터들(540)을 통해 비트 라인(530)에 접속한다. 각각의 추가적인 구조물(550, 560, 570)은 그것이 접속하는 비트 라인의 저항을 감소시키지만 각각의 추가적인 구조물의 길이 및 배치로 인해 기생 커패시턴스를 증가시키지 않는 효과를 갖는다. 구체적으로, 추가적인 구조물들(550, 560, 570)은 그들과 비트 라인들(510, 520, 530) 사이에 어떠한 현저한 기생 커패시턴스도 생성되지 않도록 엇갈린(stagger) 형태로 배치된다.
도 10은 도 9의 레이아웃을 평면도로 도시한다. 비트 라인들(510, 520, 530)은 서로 인접해 있고 평행하다. 추가적인 구조물들(550, 560, 570)의 엇갈린 형태가 이러한 도면에서 명백하다.
도 11은 플래시 메모리 디바이스(900)를 도시한다. 플래시 메모리 디바이스(900)는: 셀들이 워드 라인들 및 비트 라인들에 의해 액세스되는 메모리 셀들의 어레이(910); 수평 디코더(905); 수직 디코더(920); 판독 펄스 제어 블록(915); 판독 제어 블록들(930); 감지 증폭기 회로 블록들(925); 및 IO 블록들(935)을 포함한다.
판독 제어 블록들(930)은 WL 위치, BL 위치, 및 IO 폭을 추적하는 판독 타이밍 펄스들을 생성하는 데, 그리고 PVT를 보상하는 데 사용된다.
도 12는 시간에 따른 다양한 제어 신호들의 동작을 보여주는 타이밍도(950)를 도시한다. 신호(951)는 T_SEN-CYC 신호이고, 신호(952)는 T-ATD 신호이고, 신호(953)는 T-PRECHa 신호이고, 신호(954)는 T-EQ 신호이고, 신호(955)는 T-SENSEa 신호이고, 신호(956)는 T-DOLATCH 신호이고, 신호(957)는 T-BL0, BL1 신호이고, 신호(958)는 T-SO0, SO1 신호이며, 신호(959)는 T-SOUT 신호이다.
신호(953)(T-PRECHa)는 적응적 사전 충전 펄스화(adaptive precharge pulsing)를 수행한다. 펄스는 WL0(워드 라인을 따른 위치 0)에서 더 짧고, WL-N(워드 라인을 따른 위치 N)에서 더 길며, 그것은 IO0(IO 라인을 따른 위치 0)에서 더 짧고, IO-N(IO 라인을 따른 위치 N)에서 더 길다. 신호(953)(T-PRECHa)는 WL 지연 및 BL 지연을 추적하며, 예를 들어 그것의 펄스들은 WL0/BL0에 대해 가장 짧다.
신호(955)(T-SENSAa)는 적응적 감지 펄스화를 수행한다. 펄스는 IO0에서 더 짧고, IO-N에서 더 길다. 펄스는 WL0에서 더 짧고, WL-end에서 더 길다. 그것은 WL 지연 및 BL 지연을 추적하며, 예를 들어 그것의 펄스들은 WL-N/BL-N에 대해 가장 길다.
신호(951)(T-SEN-CYC)는 감지 사이클이 완료된 후에 자동 전력 차단을 수행한다.
도 13은 두 개의 그래프들을 도시한다. 제1 그래프는 WL 바이어스가 다른 것보다 비트 라인의 일 단부에서 더 높다는 것을 보여주고, 제2 그래프는 BL 바이어스가 다른 것보다 비트 라인의 일 단부에서 더 높다는 것을 보여준다. 이는 도 9 및 도 10을 참조하여 전술된 바와 같이 비트 라인들 사이의 기생 커패시턴스를 증가시킴이 없이 비트 라인들의 저항을 감소시키는 것의 중요성을 보여준다.
본 명세서에서의 본 발명에 대한 언급은 임의의 청구항 또는 청구항 용어의 범주를 제한하려는 것이 아니라, 대신, 청구항들 중 하나 이상에 의해 포괄될 수 있는 하나 이상의 특징들에 대해 언급하는 것일 뿐이다. 전술된 물질들, 프로세스들, 및 수치 예들은 단지 예시적일 뿐이며, 청구범위를 제한하는 것으로 간주되어서는 안 된다. 본 명세서에 사용된 바와 같이, 용어들 "~ 위에" 및 "~ 상에" 둘 모두는 포괄적으로 "~ 상에 직접적으로"(사이에 어떠한 중간의 물질들, 요소들 또는 공간도 배치되지 않음)와 "~ 상에 간접적으로"(사이에 중간의 물질들, 요소들 또는 공간이 배치됨)를 포함한다는 것에 주의하여야 한다. 마찬가지로, 용어 "인접한"은 "직접적으로 인접한"(사이에 어떠한 중간의 물질들, 요소들 또는 공간도 배치되지 않음) 및 "간접적으로 인접한"(사이에 중간의 물질들, 요소들 또는 공간이 배치됨)을 포함한다. 예를 들어, "기판 위에" 요소를 형성하는 것은 어떠한 중간의 물질들/요소들도 사이에 두지 않고 기판 상에 직접적으로 요소를 형성하는 것뿐만 아니라 하나 이상의 중간의 물질들/요소들을 사이에 두어 기판 상에 간접적으로 요소를 형성하는 것을 포함할 수 있다.

Claims (24)

  1. 플래시 메모리 디바이스로서,
    플래시 메모리 셀들에 액세스하기 위한 비트 라인들의 세트를 포함하는 제1 금속 층; 및
    복수의 구조물들을 포함하는 제2 금속 층을 포함하며,
    상기 복수의 구조물들 중의 어느 두 개의 구조물들 사이의 가장 짧은 거리는 상기 비트 라인들의 세트 중의 어느 한 쌍의 인접한 비트 라인들 사이의 가장 짧은 거리보다 크도록, 상기 복수의 구조물들에서 각 구조물은 엇갈린 형태로 상기 비트 라인들의 세트 중의 하나의 비트 라인에 연결되며, 인접한 비트 라인들에 연결되는 상기 복수의 구조물들 중의 어느 두 개의 구조물들은 상기 인접한 비트 라인들과 직교하는(perpendicular) 방향에서 중첩되지 않는, 플래시 메모리 디바이스.
  2. 삭제
  3. 삭제
  4. 플래시 메모리 디바이스로서,
    플래시 메모리 셀들에 액세스하기 위해 끊김 없이 연속적인 비트 라인들의 세트를 포함하는 제1 금속 층; 및
    상기 비트 라인들의 세트에 평행하고 상기 비트 라인들과는 상이한 길이를 갖는 복수의 구조물들을 포함하는 제2 금속 층을 포함하고, 상기 복수의 구조물들 중의 각각의 구조물은 상기 비트 라인들의 세트 중의 상이한 비트 라인에 커플링되는, 플래시 메모리 디바이스.
  5. 청구항 4에 있어서,
    상기 복수의 구조물들 중의 각각의 구조물은 상기 제1 금속 층과 상기 제2 금속 층 사이의 하나 이상의 커넥터들에 의해 상기 비트 라인들의 세트 중의 상이한 비트 라인에 커플링되는, 플래시 메모리 디바이스.
  6. 청구항 5에 있어서,
    상기 복수의 구조물들 중의 각각의 구조물은 상기 비트 라인들의 세트 중의 각각의 비트 라인보다 더 짧은, 플래시 메모리 디바이스.
  7. 청구항 6에 있어서,
    상기 복수의 구조물들은 상기 제2 금속 층 내에 엇갈린(stagger) 형태로 배열되는, 플래시 메모리 디바이스.
  8. 감지 회로로서,
    선택된 플래시 메모리 셀에 커플링되고, 비트 라인, 제1 인접 비트 라인으로부터의 제1 기생 커패시터, 및 제2 인접 비트 라인으로부터의 제2 기생 커패시터를 포함하는 메모리 데이터 판독 블록;
    기준 메모리 셀에 커플링되는 메모리 기준 판독 블록; 및
    상기 메모리 데이터 판독 블록 및 상기 메모리 기준 판독 블록에 커플링되어 상기 선택된 플래시 메모리 셀에 저장된 값을 판정하기 위한 차동 증폭기 블록을 포함하고,
    상기 메모리 데이터 판독 블록 및 상기 메모리 기준 판독 블록은 사전 충전 회로에 커플링되어 상기 제1 기생 커패시터 및 상기 제2 기생 커패시터를 보상하고,
    상기 메모리 데이터 판독 블록은 전류원, 캐스코딩(cascoding) 감지 NMOS 트랜지스터, 비트 라인 클램프(bitline clamp) NMOS 트랜지스터, 다이오드 접속형 감지 부하(diode connected sensing load) PMOS 트랜지스터, 및 커패시터를 포함하는, 감지 회로.
  9. 삭제
  10. 청구항 8에 있어서,
    상기 메모리 기준 판독 블록은 전류원, 기준 비트 라인 클램프 NMOS 트랜지스터, 캐스코딩 감지 NMOS 트랜지스터, 다이오드 접속형 감지 부하 PMOS 트랜지스터, 및 커패시터를 포함하는, 감지 회로.
  11. 청구항 10에 있어서,
    상기 차동 증폭기 블록은 NMOS 트랜지스터들의 입력 차동 쌍, 전류 미러 부하 PMOS 트랜지스터들, 출력 PMOS 트랜지스터, 전류 바이어스 NMOS 트랜지스터, 및 출력 전류 바이어스 NMOS 트랜지스터를 포함하는, 감지 회로.
  12. 감지 회로로서,
    선택된 플래시 메모리 셀에 커플링되는 비트 라인;
    상기 비트 라인 및 제1 인접 비트 라인에 커플링되는 제1 기생 커패시터;
    상기 비트 라인 및 제2 인접 비트 라인에 커플링되는 제2 기생 커패시터;
    상기 비트 라인에 커플링되어 상기 비트 라인을 바이어스 전압으로 사전 충전하기 위한 사전 충전 회로; 및
    PMOS 트랜지스터 및 NMOS 트랜지스터를 포함하는 싱글 엔디드 증폭기(single ended amplifier)를 포함하고,
    상기 PMOS 트랜지스터의 게이트는 상기 비트 라인에 커플링되고, 상기 증폭기의 출력은 상기 선택된 플래시 메모리 셀에 저장된 값을 나타내며,
    상기 바이어스 전압은 선택되고 있는 상기 메모리 셀들의 위치에 따라 변하는, 감지 회로.
  13. 감지 회로로서,
    선택된 플래시 메모리 셀에 커플링되는 비트 라인;
    상기 비트 라인 및 제1 인접 비트 라인에 커플링되는 제1 기생 커패시터;
    상기 비트 라인 및 제2 인접 비트 라인에 커플링되는 제2 기생 커패시터;
    상기 비트 라인에 커플링되어 상기 비트 라인을 바이어스 전압으로 사전 충전하기 위한 사전 충전 회로; 및
    PMOS 트랜지스터 및 NMOS 트랜지스터를 포함하는 싱글 엔디드 증폭기(single ended amplifier)를 포함하고,
    상기 PMOS 트랜지스터의 게이트는 상기 비트 라인에 커플링되고, 상기 증폭기의 출력은 상기 선택된 플래시 메모리 셀에 저장된 값을 나타내며,
    상기 PMOS 트랜지스터의 벌크가 순방향 바이어싱되는, 감지 회로.
  14. 감지 회로로서,
    선택된 플래시 메모리 셀에 커플링되는 비트 라인;
    상기 비트 라인 및 제1 인접 비트 라인에 커플링되는 제1 기생 커패시터;
    상기 비트 라인 및 제2 인접 비트 라인에 커플링되는 제2 기생 커패시터;
    상기 비트 라인에 커플링되어 상기 비트 라인을 바이어스 전압으로 사전 충전하기 위한 사전 충전 회로; 및
    PMOS 트랜지스터 및 NMOS 트랜지스터를 포함하는 싱글 엔디드 증폭기(single ended amplifier)를 포함하고,
    상기 PMOS 트랜지스터의 게이트는 상기 비트 라인에 커플링되고, 상기 증폭기의 출력은 상기 선택된 플래시 메모리 셀에 저장된 값을 나타내며,
    상기 사전 충전 회로는 상기 비트 라인에 커플링되어 사전 충전 전압을 저장하기 위한 비트 라인 커패시터를 포함하는, 감지 회로.
  15. 청구항 14에 있어서,
    상기 사전 충전 전압은 선택되고 있는 상기 메모리 셀들의 위치에 따라 변하는, 감지 회로.
  16. 감지 회로로서,
    선택된 플래시 메모리 셀에 커플링되는 비트 라인;
    상기 비트 라인 및 제1 인접 비트 라인에 커플링되는 제1 기생 커패시터;
    상기 비트 라인 및 제2 인접 비트 라인에 커플링되는 제2 기생 커패시터;
    상기 비트 라인에 커플링되어 상기 비트 라인을 바이어스 전압으로 사전 충전하기 위한 사전 충전 회로; 및
    PMOS 트랜지스터 및 NMOS 트랜지스터를 포함하는 싱글 엔디드 증폭기(single ended amplifier)를 포함하고,
    상기 PMOS 트랜지스터의 게이트는 상기 비트 라인에 커플링되고, 상기 증폭기의 출력은 상기 선택된 플래시 메모리 셀에 저장된 값을 나타내며,
    상기 사전 충전 회로는, 전압원 및 상기 비트 라인에 커플링되고 사전 충전 제어 신호에 의해 제어되는 PMOS 트랜지스터를 포함하는, 감지 회로.
  17. 청구항 16에 있어서,
    상기 사전 충전 제어 신호의 펄스 폭은 선택되고 있는 상기 메모리 셀들의 위치에 따라 변하는, 감지 회로.
  18. 청구항 12 내지 청구항 17 중 어느 한 항에 있어서,
    상기 출력은 기준 메모리 셀의 사용 없이 생성되는, 감지 회로.
  19. 삭제
  20. 감지 회로로서,
    플래시 메모리 셀에 커플링되는 선택된 비트 라인;
    상기 선택된 비트 라인 및 제1 인접 비트 라인에 커플링되는 제1 기생 커패시터;
    상기 비트 라인 및 제2 인접 비트 라인에 커플링되는 제2 기생 커패시터;
    기준 메모리 셀에 커플링되는 기준 라인;
    상기 기준 라인 및 제3 인접 비트 라인에 커플링되는 제3 기생 커패시터;
    상기 기준 라인 및 제4 인접 비트 라인에 커플링되는 제4 기생 커패시터; 및
    상기 선택된 비트 라인 및 상기 기준 라인에 커플링되어 상기 선택된 플래시 메모리 셀에 저장된 값을 판정하기 위한 차동 증폭기를 포함하고,
    상기 선택된 비트 라인 및 상기 기준 라인은 사전 충전 회로에 커플링되어 상기 제1 기생 커패시터, 상기 제2 기생 커패시터, 상기 제3 기생 커패시터, 및 상기 제4 기생 커패시터를 보상하는, 감지 회로.
  21. 청구항 20에 있어서,
    상기 사전 충전 회로는 상기 선택된 비트 라인에 커플링되어 사전 충전 전압을 저장하기 위한 비트 라인 커패시터, 및 상기 기준 라인에 커플링되어 사전 충전 전압을 저장하기 위한 기준 라인 커패시터를 포함하는, 감지 회로.
  22. 청구항 21에 있어서,
    상기 사전 충전 회로는, 전압원 및 상기 선택된 비트 라인에 커플링되고 사전 충전 제어 신호에 의해 제어되는 PMOS 트랜지스터를 포함하는, 감지 회로.
  23. 청구항 22에 있어서,
    상기 사전 충전 제어 신호의 펄스 폭은 선택되고 있는 상기 메모리 셀들의 위치에 따라 변하는, 감지 회로.
  24. 청구항 22에 있어서,
    상기 PMOS 트랜지스터의 벌크가 순방향 바이어싱되는, 감지 회로.
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