JP2007080424A - 不揮発性メモリ - Google Patents

Abstract

【課題】 不揮発性メモリにおいて、メモリＩｄｓ特性をそろえることができる技術を提供する。
【解決手段】 電気的に書き込み及び消去可能な複数のメモリセルと、前記複数のメモリセルに接続されるワード線ＷＬ及びビット線と、前記メモリセルからデータの読み出しを行う際、Ｘアドレスの値、すなわち前記ワード線ＷＬの位置に応じてディスチャージ時間を変更する手段とを備える。また、前記メモリセルからデータの読み出しを行う際、ワード線ＷＬに印加される読み出し電圧の印加時間をワード線ＷＬの位置に応じて変更する手段を設ける。
【選択図】 図１

Description

本発明は、不揮発性メモリに関し、特に、フラッシュメモリなどの電気的に書き込み及び消去可能な不揮発性メモリに適用して有効な技術に関する。

本発明者が検討した技術として、例えば、不揮発性メモリにおいては、メモリセルにおける閾値電圧（以下「Ｖｔｈ」という）がその時々の状況（配線に残っている電荷量等の変動性のある状態）により生じる変動（Ｖｔｈぼけ）のストリング内のＸアドレス依存性を補償するため、読み出し動作を行う際、ワード線に印加する読出し電圧の値を変える技術などが考えられる。ビット線とコモンドレイン線との間に配置されたメモリセルの中での相対的な位置に応じて、ビット線に近い位置に配置されたメモリセルは則ちコモンドレイン線からは遠い位置に配置されるため、メモリセルからコモンドレイン線までの間の寄生抵抗（又は寄生容量）が大きくなり、一方でビット線から遠い位置に配置されたメモリセルは則ちコモンドレイン線に近い位置に配置されるため、メモリセルからコモンドレイン線までの間の寄生抵抗（又は寄生容量）が小さくなる。このメモリセルの配置位置によって生じる寄生抵抗（又は寄生容量）の多少がＸアドレス依存性として現れる。

なお、本明細書において、Ｖｔｈぼけとは、読み出しメモリセルの位置、読み出し電圧・時間などの読み出し条件により、見かけ上のＶｔｈが変動することをいう。

ところで、前記のような不揮発性メモリの技術について、本発明者が検討した結果、以下のようなことが明らかとなった。

例えば、ワード線に印加する読み出し電圧による補正では、基本的なメモリＩｄｓ特性までそろえることはできず、オフリークやＧＢＬ（グローバルビットライン）カップリングなどによるＶｔｈぼけにアドレス依存性が出てしまうことが考えられる。

そこで、本発明の目的は、不揮発性メモリにおいて、メモリＩｄｓ特性をそろえることができる技術を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

すなわち、本発明による不揮発性メモリは、電気的に書き込み及び消去可能な複数のメモリセルと、前記複数のメモリセルに接続されるワード線及びビット線と、前記メモリセルからデータの読み出しを行う際、Ｘアドレス、すなわち前記ワード線の位置に応じてディスチャージ時間を変更する手段とを有するものである。

また、本発明による不揮発性メモリは、電気的に書き込み及び消去可能な複数のメモリセルと、前記複数のメモリセルに接続されるワード線及びビット線と、前記メモリセルからデータの読み出しを行う際、前記ワード線に印加される読み出し電圧の印加時間を前記ワード線の位置に応じて変更する手段とを有するものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。

（１）メモリＩｄｓ特性が、ＣＤ（コモンドレイン）側とＧＢＬ側とでそろうので、オフリークやＧＢＬカップリングなどのＶｔｈぼけ特性にアドレス依存がなくなる。

（２）Ｖｔｈぼけによるウインドウマージンを低減できる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

図１は本発明の一実施の形態による不揮発性メモリにおけるストリング部分の構成を示す回路図である。

まず、図１により、本実施の形態による不揮発性メモリの構成の一例を説明する。本実施の形態の不揮発性メモリは、例えば電気的に書き込み及び消去可能なフラッシュメモリとされ、メモリセル間の干渉を防ぐアシストゲートとデータを記憶する浮遊ゲートとを交互に配置したメモリセル方式を採用している。そして、ビット線配線として、アシストゲート下の反転層を利用している。

このフラッシュメモリは、浮遊ゲート１０１とアシストゲート１０２，１０３からなる多数のメモリセルが行列状に配列され、ストリング１０４を形成している。各メモリセルの浮遊ゲート１０１のゲートはワード線ＷＬに接続され、ソース又はドレインはアシストゲート１０２，１０３のソース又はドレインに接続されている。ビット線を形成するＧＢＬ（グローバルビットライン）側のアシストゲート１０２のゲートは、制御信号ＡＧ０，ＡＧ２に接続され、ディスチャージに使用されるＣＤ（コモンドレイン）側のアシストゲート１０３のゲートは、制御信号ＡＧ１，ＡＧ３に接続されている。ストリング１０４の周辺には、ビット線プリチャージ用のトランジスタ１０５や、センスラッチ１０６などが配置されている。

次に、このフラッシュメモリの読み出し動作を説明する。

まず、トランジスタ１０７がオン（制御信号ＳＴＳがハイ）、アシストゲート１０２がオン（制御信号ＡＧ０がハイ）の状態で、制御信号ＲＰＣ０／１により、プリチャージ用のトランジスタ１０５をオンにしてビット線のプリチャージを行う。例えば、制御信号ＲＰＣ０／１を１．８Ｖ、制御信号ＦＲＰＣを１．３Ｖとして、ビット線を約１．２Ｖまでプリチャージする。プリチャージが終了したら、制御信号ＣＤが０Ｖ、選択ワード線ＷＬがハイ、アシストゲート１０３がオン（制御信号ＡＧ３がハイ）の状態で、制御信号ＳＴＤをハイにして、トランジスタ１０８によりビット線をディスチャージする。この時のディスチャージ時間は、トランジスタ１０８のオン時間で決まる。所定のディスチャージ時間経過後、トランジスタ１０８をオフ（制御信号ＳＴＤをロウ）にして、センスラッチ１０６により、ビット線電位と基準電位との差を増幅して保持する。

図２及び図３は、本実施の形態に係るフラッシュメモリのメモリＩｄｓ特性を示す図である。図２はＣＤ（コモンドレイン）側、図３はＧＢＬ（グローバルビットライン）側のメモリセルの特性を示す。縦軸はＩｄｓ、横軸は時間である。また、ワード線電圧を２０ｍＶ間隔で変えた場合の各曲線を示してある。

図２及び図３からも分かるように、ストリング内のアドレス（ワード線ＷＬの位置）により、メモリＩｄｓ特性が異なっている。すなわち、ＣＤ側の方がＧＢＬ側よりもディスチャージ開始時のＩｄｓ絶対値が大きく、ワード線電圧の違いによる影響も大きい。これは、メモリのソース・ドレインが、アシストゲートの反転層となっているため、反転層抵抗の影響を大きく受けるためである。そのため、Ｖｔｈぼけは、ＧＢＬ側でワーストとなる傾向がある。このことは、メモリセルが直列に接続され、それぞれのメモリセルのオン抵抗が直列に接続されて見えるＮＡＮＤ型でも同様である。

ＧＢＬ側のアドレスを読み出すときにＣＤ側よりもディスチャージ時間を延ばすとメモリＩｄｓ特性はＣＤ側の特性に近くなる。すると、ＧＢＬ側のＶｔｈぼけはＣＤ側並になり、結果としてＶｔｈぼけのワースト値は低減できる。ウインドウ設定はワースト値で決まるので、結果として、Ｖｔｈぼけによるウインドウマージンを低減できる。

そこで、本実施の形態に係るフラッシュメモリでは、ストリング内のＸアドレスに対してメモリディスチャージ時間により補正をかけ、メモリＩｄｓ特性をそろえている。具体的には、例えば、ＣＤ側を読み出す時のディスチャージ時間を４.８μｓ、ＧＢＬ側を読み出す時のディスチャージ時間を７.２μｓとして、ＧＢＬ側のディスチャージ時間を長くする。

したがって、本実施の形態による不揮発性メモリによれば、メモリＩｄｓ特性が、ＣＤ側とＧＢＬ側とでそろうので、オフリークやＧＢＬカップリングなどのＶｔｈぼけ特性にアドレス依存がなくなる。また、Ｖｔｈぼけによるウインドウマージンを低減できる。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、前記実施の形態においては、フラッシュメモリについて説明したが、これに限定されるものではなく、ＥＥＰＲＯＭ、ＥＰＲＯＭ等の他の不揮発性メモリについても適用可能であり、特に読み出し時にＸアドレス依存性があるメモリほど本発明の効果は有効である。

また、前記実施の形態においては、メモリセルがアシストゲートと浮遊ゲートからなるフラッシュメモリについて説明したが、これに限定されるものではなく、アシストゲートを使用しない不揮発性メモリについても適用可能である。

また、前記実施の形態においては、制御信号ＳＴＤのオン時間によりディスチャージ時間を設定していたが、ワード線に印加される読み出し電圧の印加時間によりディスチャージ時間を設定してもよい。

本発明は、半導体装置、電子機器等の製造業において利用可能である。

本発明の一実施の形態による不揮発性メモリの構成を示す回路図である。 本発明の一実施の形態に係る不揮発性メモリのメモリＩｄｓ特性を示す図である。 本発明の一実施の形態に係る不揮発性メモリのメモリＩｄｓ特性を示す図である。

符号の説明

１０１ 浮遊ゲート
１０２，１０３ アシストゲート
１０４ ストリング
１０５，１０７，１０８ トランジスタ
１０６ センスラッチ
ＷＬ ワード線
ＧＢＬ グローバルビット線

Claims (5)

1. 電気的に書き込み及び消去可能な複数のメモリセルと、
   前記複数のメモリセルに接続されるワード線及びビット線と、
   前記メモリセルからデータの読み出しを行う際、前記ワード線の位置に応じてディスチャージ時間を変更する手段とを有することを特徴とする不揮発性メモリ。
2. 電気的に書き込み及び消去可能な複数のメモリセルと、
   前記複数のメモリセルに接続されるワード線及びビット線と、
   前記メモリセルからデータの読み出しを行う際、Ｘアドレスの値に応じてディスチャージ時間を変更する手段とを有することを特徴とする不揮発性メモリ。
3. 電気的に書き込み及び消去可能な複数のメモリセルと、
   前記複数のメモリセルに接続されるワード線及びビット線と、
   前記メモリセルからデータの読み出しを行う際、前記ワード線に印加される読み出し電圧の印加時間を前記ワード線の位置に応じて変更する手段とを有することを特徴とする不揮発性メモリ。
4. 請求項１〜３のいずれか１項に記載の不揮発性メモリにおいて、
   前記ビット線は、反転層配線を用いていることを特徴とする不揮発性メモリ。
5. 請求項１〜３のいずれか１項に記載の不揮発性メモリにおいて、
   前記変更手段は、グローバルビットライン側のメモリセルのディスチャージ時間を、コモンドレイン側のメモリセルのディスチャージ時間より大きくすることを特徴とする不揮発性メモリ。