CN107039081A - 快速设置低压降调节器 - Google Patents

快速设置低压降调节器 Download PDF

Info

Publication number
CN107039081A
CN107039081A CN201710028008.2A CN201710028008A CN107039081A CN 107039081 A CN107039081 A CN 107039081A CN 201710028008 A CN201710028008 A CN 201710028008A CN 107039081 A CN107039081 A CN 107039081A
Authority
CN
China
Prior art keywords
voltage
output
electric current
memory
target regulated
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710028008.2A
Other languages
English (en)
Other versions
CN107039081B (zh
Inventor
S.韦尔马
S.泰戈
S.雅达拉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SanDisk Technologies LLC
Original Assignee
SanDisk Technologies LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SanDisk Technologies LLC filed Critical SanDisk Technologies LLC
Publication of CN107039081A publication Critical patent/CN107039081A/zh
Application granted granted Critical
Publication of CN107039081B publication Critical patent/CN107039081B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
    • G05F1/575—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices characterised by the feedback circuit
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops

Abstract

描述了用于减小电压调节器的稳定时间的方法和系统。在有些情况下，可以通过检测到电压调节器从待机模式转换到有源模式和在电流升高阶段期间从电压调节器的输出提取附加电流，来减小电压调节器的稳定时间。电流升高阶段可以对应于电流升高脉冲，该电流升高脉冲当从控制器接收到使能信号时启动，且然后当电压调节器的输出电压在期望调节电压的第一电压内时或者已经超出期望调节电压第二电压(例如，已经超出期望调节电压150mV)时结束。

Description

快速设置低压降调节器
背景技术
半导体存储器广泛地用于各种电子装置，例如蜂窝电话、数码相机、个人数字助理、医疗电子设备、移动计算装置和非移动计算装置。半导体存储器可以包括非易失性存储器或者易失性存储器。非易失性存储器允许即使非易失性存储器未连接到电源(例如，电池)也存储和保持信息。非易失性存储器的实例包括闪存存储器(例如，NAND类型和NOR类型闪存存储器)和电可擦可编程只读存储器(EEPROM)。
闪存存储器和EEPROM两者都利用浮置栅极晶体管。对于每个浮置栅极晶体管，浮置栅极位置浮置栅极晶体管的沟道区以上并与该沟道区绝缘。沟道区位于浮置栅极晶体管的源极和漏极区之间。控制栅极位于浮置栅极以上并与该浮置栅极绝缘。可以通过设置浮置栅极上存储的电荷量来控制浮置栅极晶体管的阈值电压。浮置栅极上的电荷量典型地使用Fowler-Nordheim(F-N)隧穿(tunneling)或者热电子注入来控制。调整阈值电压的能力允许浮置栅极晶体管用作非易失性存储元件或者存储器单元。在有些情况下，可以通过编程和读取多个阈值电压或者阈值电压范围来提供每个存储器单元多于一个数据位(即，多级或者多阶段存储器单元)。
NAND闪存存储器结构典型地与两个选择栅极串联且在两个选择栅极之间布置多个浮置栅极晶体管。与选择栅极串联的浮置栅极晶体管可以被称为NAND串。近年来，NAND闪存存储器已经被缩放以降低每个位的成本。但是，随着工艺几何形状缩小，出现许多设计和工艺挑战。这些挑战包括晶体管特性随着工艺、电压和温度(PVT)变化的增加的变化性。
附图说明
图1示出NAND串的一个实施例。
图2使用相应的电路图示出图1的NAND串的一个实施例。
图3A示出包括多个NAND串的存储器块的一个实施例。
图3B示出对于每单元三位存储器单元的可能的阈值电压分布的一个实施例。
图3C示出编程操作期间NAND串的一个实施例。
图4A示出垂直NAND结构的一个实施例。
图4B示出沿着图4A的线X-X的截面图的一个实施例。
图5A示出非易失性存储系统的一个实施例。
图5B示出感应块的一个实施例。
图6A示出用于生成大于电源电压的电压的电荷泵系统的一个实施例。
图6B示出电压基准发生器的一个实施例。
图7A示出电压调节器的一个实施例，该电压调节器包括具有可配置的分压器的非反相放大器和用于减小电压调节器的稳定时间的电流升高(current boosting)电路系统。
图7B示出电压调节器的一个实施例，该电压调节器包括单位增益缓存器和用于减小电压调节器的稳定时间的电流升高电路系统。
图7C示出电压调节器的另一个实施例，该电压调节器包括单位增益缓存器和用于减小电压调节器的稳定时间的电流升高电路系统。
图7D示出用于图7A中示出的电压调节器的电压波形的一个实施例。
图8A是描述用于减小电压调节器的稳定时间(settling time)的处理的一个实施例的流程图。
图8B是描述用于减小电压调节器的稳定时间的处理的替代实施例的流程图。
具体实施方式
描述用于当生成调节的电压(例如，读取电压或者编程电压)时减小电压调节器的稳定时间的技术。电压调节器的稳定时间可以包括电压调节器从不同于期望调节电压的电压而输出期望调整电压所用的时间。在一个实例中，稳定时间可以包括将电压调节器的输出从待机模式期间的预设电压(例如，5V或者0V)转换到有源模式(例如，对应于生成读取电压的电压发生器)期间的期望调节电压(例如，3V)的时间。在有些情况下，可以通过检测到电压调节器从待机模式转换到有源模式且在电流升高阶段期间从电压调节器的输出提取(draw)附加电流，来减小电压调节器的稳定时间。电流升高阶段可以对应于电流升高脉冲，该电流升高脉冲当从控制器接收到使能信号时开始，且然后当电压调节器的输出电压在期望调节电压的第一电压内(例如，在期望调节电压的50mV内)或者超出期望调节电压第二电压(例如，超出期望调节电压150mV)时结束。
在一个实施例中，与从电压调节器的输出提取附加电流相关联的电流升高脉冲可以当从配置为执行或者促进一个或多个存储器阵列操作的一个或多个控制电路接收到使能信号时开始，且然后在对应于当电压调节器的输出电压首次达到特定电压电平(例如，大于在期望调节电压以上的200mV或者至少是小于期望调节电压的50mV)时锁存该禁止信号之后结束。在有些情况下，锁存的禁止信号然后可以仅在来自一个或多个控制电路的使能信号反转(toggle)(例如，从VDD转换到0V且然后回到VDD)之后重新锁存。在一个实例中，可以仅一旦在接收使能信号的上升沿之后锁存该禁止信号。用于确定何时停止从电压调节器的输出提取附加电流的锁存的禁止信号可以使用Reset/Set(RS)锁存器、NAND门锁存器或者一对交叉耦合的NAND门来锁存。提供当从一个或多个控制电路接收到使能信号时开始和当锁存禁止信号时结束的电流升高脉冲的一个益处是可以在各种输出负载条件和期望调节电压上动态地调整电流升高脉冲的脉冲宽度。
在一些实施例中，可以基于输出负载条件(例如，要由负载形成的电流量)、期望调节电压(例如，期望调节电压是2V或者10V)和/或待机模式期间的预设电压(或者预充电电压)和有源模式期间的期望调节电压之间的差值，来设置用于确定何时锁存禁止信号的特定电压电平。在一个实例中，如果预设电压和期望调节电压之间的差值小于1V，则特定电压电平可以被设置为小于期望调节电压100mV；否则，如果预设电压和期望调节电压之间的差值是1V或大于1V，则特定电压电平可以被设置为大于期望调节电压200mV。在该情况下，如果预设电压和期望调节电压之间的差值是1V或大于1V，则特定电压电平可以指示发生超过期望调节电压。在另一实例中，如果期望调节电压小于4V，则特定电压电平可以被设置为期望调节电压；否则，如果期望调节电压是4V或大于4V，则特定电压电平可以被设置为大于期望调节电压150mV。在该情况下，如果期望调节电压大于4V，则特定电压电平可以指示发生超过(overshoot)期望调节电压。
用于使用电压调节器生成电压的在这里描述的方法和系统可以以位于集成电路上的各种电子电路(例如，数字或者模拟电路)使用。作为实例，集成电路可以包括存储器芯片(例如，DRAM、SRAM、闪存存储器等)、可编程逻辑器件(例如，FPGA或者CPLD)、微处理器、微控制器、DSP、ASIC或者RF集成电路。
在一个实施例中，非易失性存储系统可以包括非易失性存储器单元的一个或多个二维阵列。二维存储器阵列内的存储器单元可以形式单层的存储器单元且可以在X和Y方向上经由控制线(例如，字线和位线)来选择。在另一实施例中，非易失性存储系统可以包括一个或多个单片三维存储器阵列，其中可以在单个基底以上形成两个或更多层的存储器单元而没有任何介于其间的基底。在有些情况下，三维存储器阵列可以包括位于基底以上且与基底正交或者实质上与基底正交(例如，在与基底正交的法向矢量的2-5度内)的存储器单元的一个或多个垂直列。在一个实例中，非易失性存储系统可以包括具有垂直位线或者与半导体基底正交布置的位线的存储器阵列。基底可以包括硅基底。存储器阵列可以包括各种存储器结构，包括平面NAND结构、垂直NAND结构、位成本可扩展(BiCS)NAND结构、3D NAND结构或者3D ReRAM结构。
在一个实施例中，存储器阵列内的存储器单元可以包括可重写非易失性存储器单元，其包括可逆阻抗切换元件。可逆阻抗切换元件可以包括具有可以在两个或更多状态之间可逆地切换的电阻率的可逆电阻率切换材料。在一个实施例中，可逆阻抗切换材料可以包括金属氧化物(例如，二元金属氧化物)。金属氧化物可以包括氧化镍或者氧化铪。在另一实施例中，可逆阻抗切换材料可以包括相变材料。相变材料可以包括硫族化物材料。在有些情况下，可重写非易失性存储器单元可以包括阻性RAM(ReRAM)存储器单元。在其它情况下，可重写非易失性存储器单元可以包括电桥存储器单元或者可编程金属化存储器单元。
在一些实施例中，非易失性存储系统可以包括在具有设置在硅基底以上的有源区的存储器单元阵列的一个或多个物理级中单片地形成的非易失性存储器。非易失性存储系统还可以包括与存储器单元的操作相关联的电路系统(例如，解码器、状态机、页寄存器或者用于控制存储器单元的读取或者编程的控制电路)。与存储器单元的操作相关联的电路系统可以位于基底以上或者位于基底内。
在一些实施例中，非易失性存储系统可以包括单片三维存储器阵列。单片三维存储器阵列可以包括一个或多个级的存储器单元。一个或多个级的存储器单元的第一级内的每个存储器单元可以包括位于基底以上(例如，在单晶基底或者晶体硅基底以上)的有源区。在一个实例中，有源区可以包括半导体结(例如，P-N结)。有源区可以包括晶体管的源极或者漏极区的一部分。在另一实例中，有源区可以包括晶体管的沟道区。
图1示出NAND串90的一个实施例。图2使用相应的电路图示出图1的NAND串的一个实施例。如图所示，NAND串90包括在第一选择栅极120(即，漏极侧选择栅极)和第二选择栅极122(即，源极侧选择栅极)之间串联的四个晶体管100、102、104和106。选择栅极120将NAND串90连接到位线126。选择栅极122将NAND串90连接到源极线128。通过施加适当的电压到控制栅极120CG(即，经由图2的选择线SGD)来控制选择栅极120。通过施加适当的电压到控制栅极122CG(即，经由图2的选择线SGS)来控制选择栅极122。晶体管100、102、104和106中的每一个包括控制栅极和浮置栅极。例如，晶体管100包括控制栅极100CG和浮置栅极100FG，晶体管102包括控制栅极102CG和浮置栅极102FG，晶体管104包括控制栅极104CG和浮置栅极104FG，且晶体管106包括控制栅极106CG和浮置栅极106FG。控制栅极100CG、102CG、104CG和106CG分别连接到字线WL3、WL2、WL1和WL0。
注意到虽然图1和图2示出了NAND串中的四个浮置栅极晶体管，仅提供四个浮置栅极晶体管的使用作为示例。NAND串可以具有少于或多于四个浮置栅极晶体管(或者存储器单元)。例如，某些NAND串可以包括16个存储器单元、32个存储器单元、64个存储器单元、128个存储器单元等。在这里的讨论不限于NAND串中存储器单元的任何特定数目。一个实施例使用具有66个存储器单元的NAND串，其中64个存储器单元用于存储数据且两个存储器单元被称为伪存储器单元，因为它们不存储数据。
使用NAND闪存存储器结构的闪存存储器系统的典型架构包括存储器块内的多个NAND串。存储器块可以包括擦除单元。在有些情况下，存储器块内的NAND串可以共享公共的阱(例如，P-阱)。每个NAND串可以通过它的源极侧选择栅极连接到公共源极线(例如，由选择线SGS控制)和通过它的漏极侧选择栅极连接到它相关联的位线(例如，由选择线SGD控制)。典型地，每个位线在垂直于字线的方向上在它相关联的NAND串顶部(或者上方)延伸，且连接到感应放大器(sense amplifier)。
在一些实施例中，在编程操作期间，可以通过升高相关联的沟道区(例如，经由字线耦合而自升高(self-boosting)沟道区)来禁止或者封锁未被编程的存储元件(例如，先前已经完成编程到目标数据状态的存储元件)的编程。未选择的存储元件(或者未选择的NAND串)可以被称为禁止或者封锁的存储元件(或者禁止的NAND串)，因为在编程操作的给定编程迭代期间禁止或者封锁其编程。
虽然在这里描述了使用NAND类型闪存存储器的技术，在这里公开的技术也可以应用于其他类型的非易失性存储装置和架构(例如，NOR类型闪存存储器)。此外，虽然在这里描述了使用浮置栅极晶体管的技术，在这里描述的技术也可以应用于或者与其他存储器技术一起使用，这些存储器技术包括采用电荷陷阱、相变(例如，硫族化物材料)或者状态改变材料的存储器技术。
图3A示出包括多个NAND串的存储器块的一个实施例。如图所示，每个NAND串包括(Y+1)个存储器单元。每个NAND串经由由漏极侧选择信号SGD控制的漏极侧选择栅极连接到漏极侧上的(X+1)个位线中的一条位线(即，位线BL0-BLX的一条位线)。每个NAND串经由由源极侧选择信号SGS控制的源极侧选择栅极连接到源极线(源极)。在一个实施例中，由源极侧选择信号SGS控制的源极侧选择栅极和由漏极侧选择信号SGD控制的漏极侧选择栅极可以包括没有浮置栅极的晶体管或者包括浮置栅极结构的晶体管。
在一个实施例中，在编程操作期间，当编程存储器单元，例如NAND闪存存储器单元时，编程电压可以施加到存储器单元的控制栅极，且相应的位线可以接地。这些编程偏置条件可以使得电子经由场辅助的电子隧道注入浮置栅极中，由此升高存储器单元的阈值电压。在编程操作期间施加到控制栅极的编程电压可以作为一系列脉冲施加。在有些情况下，编程脉冲的幅值可以随着每个连续脉冲增加预定步长。在编程脉冲之间，可以执行一个或多个验证操作。在编程操作期间，可以通过升高编程禁止的存储器单元的沟道区，来封锁和禁止已经达到它们想要的编程状态的存储器单元的编程。
在一个实施例中，可以通过在足够的时间段内升高到p-阱到擦除电压(例如，20伏特)和在源极和位线浮置的同时将所选的存储器单元的块的字线接地，来擦除存储器单元。这些擦除偏置条件可以使得电子从浮置栅极转移通过隧道氧化物，由此降低所选块内的存储器单元的阈值电压。在有些情况下，可以关于整个存储器平面，关于存储器平面内的单独的块，或者关于存储器单元的另一单元执行擦除操作。
在一些实施例中，在验证操作和/或读取操作期间，所选的字线可以连接(或者偏置)到一电压，对于每个读取和验证操作指定该电压电平以确定特定的存储器单元的阈值电压是否已经达到这个电平。在施加字线电压之后，可以测量(或者感应)存储器单元的传导电流以确定存储器单元是否响应于施加到字线的电压传导足够量的电流。如果传导电流测量为大于某个值，则假定存储器单元导通且施加到字线的电压大于存储器单元的阈值电压。如果传导电流未测量为大于某个值，则假定存储器单元不导通且施加到字线的电压不大于存储器单元的阈值电压。
存在在读取或者验证操作期间测量存储器单元的传导电流的很多方式。在一个实例中，可以通过存储器单元放电或者充电感应放大器中的专用电容器的速率来测量存储器单元的传导电流。在另一实例中，所选的存储器单元的传导电流允许(或者未能允许)包括存储器单元的NAND串在相应的位线上放电电压。可以在时间段之后测量位线的电压(或者感应放大器中的专用电容器两端的电压)以确定位线是否已经放电特定量。
图3B示出每单元三位的存储器单元(即，可以存储三位数据的存储器单元)的可能的阈值电压分布(或者数据状态)的一个实施例。但是，其他实施例可以每个存储器单元使用多于或者少于三位数据(例如，每个存储器单元四位或更多位数据)。在成功的编程处理(具有验证)的结束，按照需要，存储器页或者存储器块内的存储器单元的阈值电压应该在编程的存储器单元的一个或多个阈值电压分布内或者在擦除的存储器单元的阈值电压分布内。
如图所示，每个存储器单元可以存储三位数据；因此，存在八个有效数据状态S0-S7。在一个实施例中，数据状态S0低于0伏且数据状态S1-S7高于0伏。在其他实施例中，全部八个数据状态高于0伏，或者可以实现其他布置。在一个实施例中，阈值电压分布S0比分布S1-S7宽。
每个数据状态S0-S7对应于存储器单元中存储的三位的唯一值。在一个实施例中，S0＝111，S1＝110，S2＝101，S3＝100，S4＝011，S5＝010，S6＝001且S7＝000。也可以使用数据到状态S0-S7的其他映射。在一个实施例中，存储器单元中的所有数据位存储在同一逻辑页中。在其他实施例中，存储器单元中存储的每位数据对应于不同页。因此，存储三位数据的存储器单元将包括第一页、第二页和第三页中的数据。在一些实施例中，连接到同一字线的所有存储器单元将存储在数据的相同三页中的数据。在一些实施例中，连接到字线的存储器单元可以分组为页的不同集合(例如，通过奇数和偶数位线)。
在某些实例实现中，存储器单元将被擦除到状态S0。从状态S0，存储器单元可以被编程到S1-S7中的任意状态。可以通过施加具有上升幅值的一组脉冲到存储器单元的控制栅极来执行编程。在脉冲之间，可以执行一组验证操作以确定正在编程的存储器单元是否已经达到它们的目标阈值电压(例如，使用验证电平Vv1、Vv2、Vv3、Vv4、Vv5、Vv6和Vv7)。编程到状态S1的存储器单元将被测试以参考它们的阈值电压是否已经达到Vv1。编程到状态S2的存储器单元将被测试以参考它们的阈值电压是否已经达到Vv2。编程到状态S3的存储器单元将被测试以参考它们的阈值电压是否已经达到Vv3。编程到状态S4的存储器单元将被测试以参考它们的阈值电压是否已经达到Vv4。编程到状态S5的存储器单元将被测试以参考它们的阈值电压是否已经达到Vv5。编程到状态S6的存储器单元将被测试以参考它们的阈值电压是否已经达到Vv6。编程到状态S7的存储器单元将被测试以参考它们的阈值电压是否已经达到Vv7。
当读取存储三位数据的存储器单元时，将在读取比较点Vr1、Vr2、Vr3、Vr4、Vr5、Vr6和Vr7执行多次读取以确定存储器单元处于哪个状态。如果存储器单元响应于Vr1导通，则其处于状态S0。如果存储器单元响应于Vr2导通但是不响应于Vr1导通，则其处于状态S1。如果存储器单元响应于Vr3导通但是不响应于Vr2导通，则其处于状态S2。如果存储器单元响应于Vr4导通但是不响应于Vr3导通，则其处于状态S3。如果存储器单元响应于Vr5导通但是不响应于Vr4导通，则其处于状态S4。如果存储器单元响应于Vr6导通但是不响应于Vr5导通，则其处于状态S5。如果存储器单元响应于Vr7导通但是不响应于Vr7导通，则其处于状态S7。如果存储器单元不响应于Vr7导通，则其处于状态S7。
图3C示出编程操作期间NAND串300的一个实施例。当编程NAND串300的存储元件(例如，与WL5相关联的存储元件316)时，编程电压可以施加到与存储元件相关联的所选的字线，且低电压(例如，地)可以施加到与该存储元件相关联的位线。如图所示，NAND串300包括源极侧选择栅极306、漏极侧选择栅极308和在基底310以上形成的八个字线WL0-WL7。VSGS可以施加到源极侧选择栅极306且VSGD可以施加到漏极侧选择栅极308。位线302可以偏置到VBL且源极线304可以偏置到VSOURCE。在编程操作期间，编程电压VPGM可以施加到与所选的存储元件316相关联的所选的字线WL5。
在升高模式的一个实例中，当存储元件316是所选的存储元件时，相对低电压VLOW(例如，2-6V)可以施加到源极侧字线(WL3)，同时隔离电压VISO(例如，0-4V)可以施加到被称为隔离字线的另一源极侧字线(WL2)，且传递电压VPASS可以施加到与NAND串300相关联的剩余字线(在该情况下，字线WL0、WL1、WL4、WL6和WL7)。虽然VISO和VLOW的绝对值可以在相对大和部分重叠的范围上变化，VISO可以小于VLOW。在有些情况下，VISO可以小于VLOW，VLOW小于VPASS，VPASS小于VPGM。
在有些情况下垂直NAND结构可以包括垂直NAND串或者垂直反向NAND串。NAND串可以包括浮置栅极晶体管的串。反向NAND串可以包括反向浮置栅极晶体管的串。
图4A示出垂直NAND结构的一个实施例。垂直NAND结构包括反向NAND串，该反向NAND串在基底424以上形成且定向以使得该反向NAND串与基底424正交。反向NAND串可以包括如下NAND串，该NAND串包括在反向浮置栅极的浮置栅极和反向浮置栅极晶体管的控制栅极之间具有隧道氧化物的反向浮置栅极晶体管。浮置栅极和控制栅极之间的隧道氧化物的布置允许用于反向浮置栅极晶体管的编程和/或擦除在浮置栅极和控制栅极之间发生、而不是在浮置栅极和反向浮置栅极晶体管的沟道之间发生的机制(例如，作为运输机制的F-N隧道)。反向NAND串可以布置在垂直存储器孔内，该垂直存储器孔通过控制栅极材料(例如，钨、氮化物或者多晶硅)和栅极间绝缘体材料(例如，氧化物或者二氧化硅)的交互层蚀刻。如图所示，控制栅极材料的层包括层417和层414-416，且栅极间绝缘体材料的层包括层418-420。栅极间绝缘体材料层420可以布置在源极线层422(例如，掺杂的多晶硅)以上，且源极线层422可以布置在基底424以上(例如，硅基底)。在有些情况下，第一字线(WL1)可以对应于控制栅极层414，第二字线(WL0)可以对应于控制栅极层415，且源极侧选择栅极线(SGS)可以对应于控制栅极层416。
在一个实施例中，在存储器孔内，隧道层材料408(例如，包括薄氧化物)、浮置栅极材料410(例如，多晶硅)、介电层412(例如，氧化物)和沟道层材料406(例如，无掺杂的多晶硅)可以沉积在存储器孔内且依次布置以形成反向NAND串。如图4A所示，隧道层材料408布置在存储器孔内或者存储器孔的内部。隧道层材料408可以包括多层电介质堆叠的一部分，例如包括二氧化硅(“O”)和氮化硅(“N”)的交替层的ONO电介质堆叠。在有些情况下，隧道层材料408可以包括具有比二氧化硅大的介电常数的高-K介电材料(例如，基于铪的高K电介质或者氧化铪)。在有些情况下，可以在存储器孔内形成核心材料层404(例如，氧化物)。在其它情况下，可以省略核心材料层404。位线接触层402可以在存储器孔的顶部形成并连接到或者直接邻接沟道层材料406。沟道层材料406可以在存储器孔的底部连接到源极线层422。因此，在该情况下，位线接触层402在存储器孔的顶部连接到反向NAND串，且源极线接触层422在存储器孔的底部连接到反向NAND串。
在一个实施例中，位线接触层402可以包括第一传导类型(例如，N型)的材料，且源极线接触层422可以包括不同于第一传导类型的第二传导类型(例如，P型)的材料。在一个实例中，位线接触层402可以包括N型材料(例如，N型多晶硅)且源极线接触层422可以包括P型材料(例如，P型多晶硅)。在另一实例中，位线接触层402可以包括P型材料，且源极线接触层422可以包括N型材料(例如，N型多晶硅)。因此，在有些情况下，反向NAND串可以包括不对称源极和漏极，其可以用于提供用于使用反向NAND串执行的存储器操作(例如，编程、擦除和读取操作)的电子供应(经由N型材料)和空穴供应(经由P型材料)两者。存储器操作可以取决于施加到反向NAND串的偏压条件而包括N沟道操作和/或P沟道操作。
在一个实施例中，可以使用与沟道层(例如，无掺杂的多晶硅沟道层)相邻布置的核心材料层(例如，氧化物层或者其他介电层)来形成反向NAND串，该沟道层与阻挡层(例如，氧化物层或者其他介电层)相邻布置，该阻挡层与浮置栅极层(或者电荷阱层)相邻布置，该浮置栅极层与隧道层(例如，薄氧化物)相邻布置，该隧道层与控制栅极层(例如，钨)相邻布置。隧道层可以具有小于阻挡层的厚度的厚度。
图4B示出沿着图4A的线X-X的截面图的一个实施例。如图所示，反向NAND串包括由沟道层材料406围绕的内核材料层404，沟道层材料406由介电层412围绕，介电层412由浮置栅极材料410围绕，浮置栅极材料410由隧道层材料408围绕，隧道层材料408由控制栅极材料层417围绕。在一个实施例中，图4A可以示出沿着图4B的线Y-Y的截面图。在一个实施例中，反向NAND串可以使用垂直圆柱结构或者垂直锥形圆柱结构来形成。在该情况下，反向NAND串的介电材料412、浮置栅极材料410、隧道层材料408和沟道层材料406可以包括围绕核心材料层404的垂直环状结构。在另一实施例中，反向NAND串可以使用垂直柱状结构或者垂直直角棱镜结构来形成。
图5A示出包括用于并行读取和编程存储器单元(例如，NAND多级单元)的页(或者其他单元)的读/写电路的非易失性存储系统596的一个实施例。如图所示，非易失性存储系统596包括存储器裸芯598和控制器550。存储器裸芯598包括存储器阵列501(例如，NAND闪存存储器阵列)、控制电路系统510、行解码器530、列解码器560和读/写电路565。在一个实施例中，由各种外围电路(例如，行解码器或者列解码器)对存储器阵列501的访问在阵列的相对侧上以对称方式实现，以使得每一侧上访问线和电路系统的密度减小一半。存储器阵列501可经由行解码器530由字线和经由列解码器560由位线寻址。字线和位线是存储器阵列控制线的实例。读/写电路565包括允许并行读取或者编制存储元件的页的多个感应块500。在有些情况下，控制器550可以集成在存储器裸芯598上。经由线520在主机和控制器550并经由线518在控制器550和存储器裸芯598之间转移命令和数据。
控制电路系统510与读/写电路565协作以关于存储器阵列501执行存储器操作。控制电路系统510包括状态机512、片上地址解码器514和功率控制模块516。状态机512提供存储器操作的芯片级控制。片上地址解码器514提供由主机使用的地址和由解码器530和560使用的硬件地址之间的地址接口。功率控制模块516控制在存储器操作期间供应到字线和位线的功率和电压。在一个实施例中，功率控制模块516包括可以生成大于电源电压的电压的一个或多个电荷泵。
在一些实施例中，存储器阵列501之外的一个或多个组件(单独或者组合的)可以被称为管理或者控制电路。例如，一个或多个管理或者控制电路可以包括控制电路系统510、状态机512、解码器530/560、功率控制516、感应块500、读/写电路565、控制器550等中的任何一个或者组合。一个或多个管理电路或者一个或多个控制电路可以执行或者促进擦除、编程或者读取操作的一个或多个存储器阵列操作。
在一些实施例中，一个或多个管理或者控制电路可以用于控制存储器阵列，例如存储器阵列501的操作。一个或多个管理或者控制电路可以提供控制信号到存储器阵列以关于存储器阵列执行读取操作和/或写入操作。在一个实例中，一个或多个管理或者控制电路可以包括控制电路系统、状态机、解码器、感应放大器、读/写电路和/或控制器中的任何一个或者组合。一个或多个控制电路可以使能或者促进要关于存储器阵列执行的包括擦除、编程或者读取操作的一个或多个存储器阵列操作。在一个实例中，一个或多个控制电路可以包括用于确定行和列地址、字线和位线地址、存储器阵列使能信号和/或数据锁存信号的片上存储器控制器。
在一个实施例中，存储器阵列501可以被划分为存储器单元的大量块(例如，块0-1023，或者另一量)。如对于闪存存储器系统普遍的，块可以是擦除的单元。也就是，每个块可以包含一起擦除的最小数目的存储器单元。也可以使用其他擦除单元。块包括经由位线和字线访问的NAND串的集合。典型地，块中的所有NAND串共享公共的字线集合。
每个块可以被划分为特定数目的页。在一个实施例中，页可以是编程的单元。也可以使用其他编程单元。数据的一个或多个页典型地存储在存储器单元的一行中。例如，一个或多个页的数据可以存储在连接到公共的字线的存储器单元中。在一个实施例中，连接到公共的直线的存储器单元的集合被同时编程。一页可以存储一个或多个扇区。扇区可以包括用户数据和辅助数据(也称为系统数据)。辅助数据典型地包括报头信息和已经根据扇区的用户数据计算的纠错码(ECC)。当数据正在被编程到阵列中时，控制器(或者其他组件)计算ECC，且还当正在从阵列读取数据时检查它。替代地，ECC和/或其他辅助数据可以存储在与它们属于的用户数据不同的页，或者甚至不同的块中。用户数据的扇区典型地是512字节，对应于磁盘驱动器的扇区的尺寸。大量页形成块，从例如8页直到32页、64页、128页或更多页。也可以使用不同尺寸的块、页和扇区。
图5B示出感应块500，例如图5A的感应块500的一个实施例。单独的感应块500可以分区为被称为感应模块580的核心部分和公共部分590。在一个实施例中，存在用于每个位线的分开的感应模块580和用于多个感应模块580的集合的一个公共部分590。在一个实例中，感应块将包括公共部分590和八个感应模块580。组中的每一个应模块将经由数据总线572与相关联的公共部分通信。
感应模块580包括确定连接的位线中的传导电流高于或者低于预定阈值电平的感应电路系统570。感应模块580还包括用于设置关于连接的位线的电压条件的位线锁存器582。例如，在位线锁存器582中锁存的预定状态可以导致连接的位线被拉到指定编程禁止电压(例如，1.5-3V)的状态。
公共部分590包括处理器592、一组数据锁存器594和在该组数据锁存器594和数据总线520之间耦合的I/O接口596。处理器592执行计算。例如，处理器592可以确定在感应的存储元件中存储的数据并在该组数据锁存器中存储确定的数据。该组数据锁存器594可以用于在读取操作期间存储由处理器592确定的数据位或者在编程操作期间存储从数据总线520输入的数据位。输入的数据位表示要编程到存储器阵列，例如图5A的存储器阵列501中的写入数据。I/O接口596提供数据锁存器594和数据总线520之间的接口。
在读取操作或者其他存储元件感应操作期间，例如图5A的状态机512的状态机控制不同控制栅极电压到寻址的存储元件的供应。因为它单步调试与存储器支持的各种存储器状态对应的各种预定义的控制栅极电压，因此感应模块580可以经过这些电压之一且输出将经由总线572从感应模块580提供到处理器592。在那时，处理器592通过考虑感应模块的一个或多个经过事件和关于经由输入线593从状态机施加的控制栅极电压的信息来确定产生的存储器状态。它然后计算用于存储器状态的二进制编码并将产生的数据位存储到数据锁存器594中。在核心部分的另一实施例中，位线锁存器582用作用于锁存感应模块580的输出的锁存器和如上所述的位线锁存器两者。
在编程操作期间，要编程的数据存储在该组数据锁存器594中。编程操作在状态机512的控制下，包括施加到寻址的存储元件的控制栅极的一系列编程电压脉冲。每个编程脉冲后面是读回(read back)(或者验证处理)以确定存储元件是否已经编程到期望的存储器状态。处理器592相对于期望的存储器状态监控读回的存储器状态。当两者相符合时，处理器592设置位线锁存器582从而使得位线被拉到指定编程禁止电压的状态。即使编程脉冲在其控制栅极出现，这也禁止耦合到位线的存储元件被进一步编程。在其他实施例中，处理器最初加载位线锁存器582，且感应电路系统在验证处理期间将其设置为禁止值。
数据锁存器堆594包括与感应模块对应的数据锁存器的堆。在一个实施例中，每个感应模块580存在三个数据锁存器。数据锁存器可以实现为移位寄存器，以使得在其中存储的并行数据被转换为用于数据总线520的，且反之亦然。与读/写块对应的全部数据锁存器可以链接在一起以形成块移位寄存器，以使得可以通过串行传送输入或者输出数据块。具体来说，读/写模块的排可以配置为使得每个其数据锁存器集合将顺序地将数据移位到数据总线之中或者之外，就好像它们是用于整个读/写块的移位寄存器的一部分那样。
在一些实施例中，可以使用集成电路实现非易失性存储系统，例如图5A的非易失性存储系统596。集成电路可以包括片上电路系统以生成具有大于提供给集成电路的最高电源电压的幅值的升高电压。升高电压可以用于提供功率给位于集成电路上的电子电路的部分。可以使用片上电荷泵系统生成升高电压。在有些情况下，电荷泵系统可以用于生成大于提供给集成电路的最高电源电压的输出电压。在其它情况下，电荷泵系统可以用于生成小于提供给集成电路的最低电源电压的输出电压(例如，负电荷泵系统可以生成小于地或者VSS的电压)。
图6A示出用于生成大于电源电压的电压的电荷泵系统的一个实施例。可以经由在包括电荷泵系统的集成电路外部的外部电压源或者经由位于集成电路之外的电压调节器提供电源电压。如图所示，电荷泵系统包括一个或多个电荷泵级648、比较器AMP 643、压控振荡器VCO 644和由电阻器640和642形成的分压器。电荷泵系统的输出电压VOUT可以用作到片上电压调节器的输入电压，以向存储器阵列提供各种电压基准(例如，所选的字线电压、未选择的字线电压、所选的位线电压和未选择的位线电压)。如图所示，基准电压VREF(例如，1.25V)用作到比较器AMP 643的输入。由于闭环反馈，因此在节点VX的电压将接近于(或者实质上等于)VREF，且由于由电阻器640和642形成的分压器，因此在节点VOUT的电压将高于在节点VX的电压几倍。
比较器AMP 643驱动压控振荡器VCO 644。VCO 644生成多个时钟信号，例如CLK1、CLK2和CLK3。比较器AMP 643的输出可以调整多个时钟信号的频率。在一个实例中，如果在节点VX的电压小于VREF电压，则比较器AMP 643的输出可以使得VCO 644增加多个时钟信号的频率。VCO 644驱动生成高于提供的电源电压的电压的一个或多个电荷泵级648。如图所示，一个或多个电荷泵级648包括三个电荷泵级CP1 647、CP2 646和CP3 645。CP1 647可以用于将输入电压(例如，电源电压)升高到第一电压，CP2 646可以用于将第一电压升高到第二电压，且CP3 645可以用于将第二电压升高到输出电压。一个或多个电荷泵级的每个电荷泵级可以包括一对二极管、一对二极管连接的晶体管、一对晶体管或者一对电荷转移开关。用于由电阻器640和642形成的分压器的电阻器和/或晶体管修正选项可以用于修改产生的输出电压VOUT。基准电压VREF可以包括温度不灵敏的基准电压或者取决于温度的基准电压。在一个实施例中，VREF可以使用带隙(bandgap)电压基准生成或者从基于带隙的电压基准导出。
在一些实施例中，一个或多个电荷泵级648的电荷泵级可以包括在充电阶段期间充电到充电电压(例如，由先前的电荷泵级提供的VDD或者电压)的升高电容器。在充电阶段之后，升高电容器可以在升高阶段期间升高。在一个实例中，连接到升高电容器的一端的时钟信号可以通过从第一电压转换为大于第一电压的第二电压(例如，从0V到3V)来将升高电容器升高。
图6B示出包括用于生成基准电压，例如图6A中的VREF的晶体管602-610和电阻器612的电压基准发生器的一个实施例。晶体管608和610包括NMOS晶体管。晶体管602和604包括以电流镜配置的PMOS晶体管。晶体管606包括低VT NMOS晶体管。如图所示，电压基准发生器基于晶体管608和晶体管606之间的晶体管VT的差值，来生成和组合与绝对温度成正比例(PTAT)电压和与绝对温度互补(CTAT)电压。通过修改PTAT电压和CTAT电压组合的程度，可以创建产生的输出电压是PTAT、CTAT或者实质上独立于温度的。在一个实施例中，缩放装置以使得VREF提供温度不灵敏的基准电压。电阻器和晶体管休整选项可以用于修改产生的输出电压和其相对温度的斜率。使用基于晶体管VT的差值的电压基准发生器的一个益处在于，与基于双极结晶体管的基极-发射极电压的电压基准不同(例如，带隙电压基准)，可以使用子1V电压电源在很宽的温度范围上生成基准电压。可以在美国专利7,999,529，“Methods and Apparatus for Generating Voltage References Using TransistorThreshold Differences”中找到关于电压基准生成的更多信息。
在一些实施例中，跨越PVT变化稳定的电压基准(例如，VREF)可以用于生成用于在存储器操作期间偏置存储器阵列内的字线和/或位线的已调节电压(例如，读取操作期间的所选的字线电压或者编程操作期间的未选择的字线电压)。存储器操作可以包括读取操作、编程操作或者擦除操作。可以使用非反相放大器配置生成已调节电压。
图7A示出电压调节器的一个实施例，该电压调节器包括具有可配置的分压器的非反相放大器和用于减小电压调节器的稳定时间的电流升高电路系统。如图所示，放大器702以具有由电阻器703-704形成的电阻电压分压器的非反相放大器配置来配置。放大器702可以包括差分放大器。放大器702的输出连接到电容器706和包括NMOS晶体管710、脉冲宽度发生器714和比较器712的电流升高电路系统。基准电压VREF(例如，1.25V)用作到放大器702的输入。由于闭环反馈，在节点VX的电压在调节期间将接近于(或者实质上等于)VREF，且由于由电阻器703和704形成的分压器，在节点VOUT的电压将高于在节点VX的电压几倍。在接收使能信号EN(例如，从用于控制存储器操作的一个或多个控制电路)时，NMOS晶体管710可以设置为导通状态以使得从电压调节器的输出提取升高电流708。在一个实例中，升高电流可以包括从电压调节器的输出提取的附加电流的1mA或者5mA。
在一个实施例中，比较器712可以比较基准电压VREF与在节点VOUT的电压，以确定电压调节器的输出是否接近目标调节点或者电压调节器的输出是否接近电压调节器的期望(或者目标)调节电压。在另一实施例中，比较器712可以配置为确定电压调节器的输出已经达到特定电压电平，例如电压调节器的输出在期望调节电压的100mV内或者电压调节器的输出已经超出期望调节电压100mV。当电压调节器的输出从小于期望调节电压的待机模式期间的预设电压变得高于期望调节电压时，电压调节器的输出可能超过期望调节电压。相反地，当电压调节器的输出从大于期望调节电压的待机模式期间的预设电压变得低于期望调节电压时，电压调节器的输出可能超过期望调节电压。在一个实例中，如果待机模式期间的预设电压是5V且期望调节电压是1.25V，则当电压调节器的输出变得低于1.25V(例如，命中1.2V)时，电压调节器的输出可能超过期望调节电压。一旦比较器712检测到电压调节器的输出已经达到特定电压电平，则脉冲宽度发生器714可以禁止电流升高并将NMOS晶体管710设置为非导通状态，以使得不从电压调节器的输出提取升高电流708。
图7B示出电压调节器的一个实施例，该电压调节器包括单位增益缓存器和用于减小电压调节器的稳定时间的电流升高电路系统。如图所示，放大器722配置为缓存电压VY的单位增益放大器配置。放大器722可以包括差分放大器。放大器722的输出连接到电容器726和包括NMOS晶体管730、脉冲宽度发生器734和比较器732的电流升高电路系统。由于闭环反馈，在节点VOUT的电压将是或者实质上等于调节期间的电压VY。在接收使能信号EN(例如，从用于控制存储器操作的一个或多个控制电路)时，NMOS晶体管730可以设置为导通状态以使得从电压调节器的输出提取升高电流728(例如，1mA)。在一个实施例中，电压VY可以对应于读取电压、编程电压、所选的字线电压、未选择的字线电压、所选的位线电压或者未选择的位线电压。
在一个实施例中，比较器732可以比较基准电压VY与在节点VOUT的电压，以确定电压调节器的输出是否接近目标调节点或者电压调节器的输出是否接近电压VY(即，在该情况下，期望调节电压)。在另一实施例中，比较器732可以配置为确定电压调节器的输出已经达到特定电压电平，例如电压调节器的输出在期望关系电压的100mV内或者电压调节器的输出已经超出期望调节电压100mV。一旦比较器732检测到电压调节器的输出已经达到特定电压电平，则脉冲宽度发生器734可以禁止电流升高并将NMOS晶体管730设置为非导通状态，以使得不从电压调节器的输出提取升高电流728。
图7C示出电压调节器的另一个实施例，该电压调节器包括单位增益缓存器和用于减小电压调节器的稳定时间的电流升高电路系统。如图所示，放大器752被配置为缓存电压VREF的单位增益放大器配置。放大器752可以包括具有差分放大器输入级的两级放大器。放大器752的输出连接到电容器743和包括NMOS晶体管742和用于控制NMOS晶体管742的栅极的脉冲宽度控制器750的电流升高电路系统。放大器752的输出OUT包括到脉冲宽度控制器750的比较器748的输入。由于闭环反馈，在节点VOUT的电压将是或者实质上等于调节期间的电压VREF。在接收使能信号EN(例如，从用于控制存储器操作的一个或多个控制电路)时，NMOS晶体管742可以设置为导通状态以使得从电压调节器的输出提取升高电流IP(例如，1mA)。脉冲宽度控制器750包括比较器748、AND门747和包括交叉耦合的NAND门745-746的锁存器。脉冲宽度控制器750的输出GATE控制NMOS晶体管742的栅极和NMOS晶体管740的栅极。
图7D示出用于图7A中示出的电压调节器的电压波形的一个实施例。如图所示，在时间T0，从控制器接收到的使能信号EN从低状态转换为高状态(例如，从0V到VDD)。在时间T0的使能信号EN的上升沿使得信号GATE从低状态转换到高状态，这又使得经由NMOS晶体管742从电压调节器的输出提取升高电流IP。此外，可以经由NMOS晶体管740从差分放大器输入级提取附加电流。响应于从电压调节器的输出提取升高电流IP，电压调节器的输出OUT开始从高于VREF的期望调节电压的预设电压快速放电。在时间T1，电压调节器OUT的输出达到期望调节电压VREF，使得比较器748的输出DET从高状态转换到低状态，这又使得包括交叉耦合的NAND门745-746的锁存器的输出LAT从高状态转换到低状态。在该情况下，锁存器锁存在节点LAT的禁止信号。在节点LAT的禁止信号从高状态转换到低状态使得AND门747的输出从高状态转换到低状态。在时间T2，比较器748的输出DET响应于信号GATE到低状态而从低状态转换到高状态。因为已经锁存了在节点LAT的禁止信号，禁止信号不响应于比较器748的输出DET转换到高状态而改变状态。
图8A是描述用于减小电压调节器的稳定时间的处理的一个实施例的流程图。在一个实施例中，图8A的处理可以由电压调节器、例如图7A-图7C示出的电压调节器执行。
在步骤802，接收用于开始电流升高阶段的使能信号。使能信号可以从用于控制由存储器阵列执行的存储器操作的一个或多个控制电路、例如图5A中的控制电路系统510接收到。在步骤804，响应于接收到使能信号，开始电流升高阶段以从电压调节器的输出提取附加电流。在一个实例中，电流升高阶段可以使得与限流装置或者电流源串联放置的晶体管(例如，NMOS晶体管)设置为导通状态。在有些情况下，晶体管本身可以被缩放以限制从电压调节器的输出提取的附加电流的量。
在步骤806，在开始电流升高阶段之后确定输出的电压和目标调节电压之间的差值。在步骤808，检测到该差值小于升高阈值(例如，差值小于30mV)。在一个实例中，检测到电压调节器的输出的电压和目标调节电压之间的差值小于150mV。在步骤810，响应于检测到差值小于升高阈值而锁存用于结束电流升高阶段的禁止信号。在步骤812，结束电流升高阶段以在锁存禁止信号之后停止从电压调节器的输出提取附加电流。
图8B是描述用于减小电压调节器的稳定时间的处理的替代实施例的流程图。在一个实施例中，图8B的处理可以由电压调节器，例如图7A-图7C示出的电压调节器执行。
在步骤822，接收用于启动电流升高脉冲的使能信号。可以从用于控制由存储器阵列执行的存储器操作的一个或多个控制电路接收到使能信号。在步骤824，响应于接收到使能信号从电压调节器的输出提取升高电流。在一个实例中，可以经由与电压调节器的输出串联放置的NMOS晶体管提取升高电流。在有些情况下，NMOS晶体管可以被缩放以限制从电压调节器的输出提取的升高电流的量。
在步骤826，检测到在从输出提取升高之后电压调节器的输出的电压已经超出期望电压(例如，目标调节电压)超出阈值。在一个实例中，可能检测到电压调节器的输出已经超出目标调节电压多于200mV。当电压调节器的输出从小于目标调节电压的待机模式期间使用的预充电或者预设电压变得高于目标调节电压时，电压调节器的输出可能超过目标调节电压。当电压调节器的输出从大于目标调节电压的待机模式期间使用的预充电或者预设电压变得低于目标调节电压时，电压调节器的输出可能超过目标调节电压。在一个实例中，如果电压调节器的待机模式期间的预设电压是0V且目标调节电压是1.25V，则当电压调节器的输出变得高于1.25V(例如，命中1.3V)时，电压调节器的输出可能过冲目标调节电压。
在步骤828，响应于检测到电压调节器的输出的电压已经超出期望电压了超出阈值(overshoot threshold)，锁存用于结束电流升高脉冲的禁止信号。在步骤830，在锁存禁止信号之后阻止或者停止从电压调节器的输出提取升高电流。
公开的技术的一个实施例包括电压调节器和电流升高电路。电流升高电路配置为响应于使能信号的接收从电压调节器的输出提取升高电流、且配置为在从所述输出提取升高电流之后检测输出超过目标调节电压至少第一电压。电流升高电路配置为直到使能信号响应于检测到所述输出超过目标调节电压至少第一电压而反转时则阻止从所述输出提取升高电流。
公开的技术的一个实施例包括电压调节器和电流升高电路。电流升高电路配置为响应于使能信号的接收从电压调节器的输出提取升高电流、且配置为在从所述输出提取升高电流之后检测所述输出已经超出目标调节电压至少第一电压。电流升高电路配置为响应于检测到所述输出超过目标调节电压至少第一电压而锁存禁止信号，和配置为响应于禁止信号被锁存而阻止从所述输出提取升高电流。
公开的技术的一个实施例包括响应于接收到使能信号从电压调节器的输出提取附加电流，确定所述输出和目标调节电压之间的电压差，基于电压差检测到所述输出已经超出目标调节电压至少第一电压，响应于检测到所述输出已经超出目标调节电压至少第一电压而锁存禁止信号，和响应于禁止信号被锁存而而阻止从电压调节器的输出提取附加电流。
公开的技术的一个实施例包括单位增益放大器和电流升高电路，该电流升高电路配置为响应于使能信号的接收从单位增益放大器的输出提取升高电流和配置为在从所述输出提取升高电流之后检测到所述输出已经目标调节电压。电流升高电路配置为响应于输出已经达到目标调节电压的检测锁存禁止信号，和配置为响应于禁止信号被锁存而阻止从所述输出提取升高电流。
为了该文档的目的，应当注意图中示出的各种特征的尺寸可以不必是按比例绘制的。
为了该文档的目的，说明书中对“实施例”、“一个实施例”、“某些实施例”或者“另一实施例”的参考可以用于描述不同实施例且不必参考相同实施例。
为了该文档的目的，连接可以是直接连接或者间接连接(例如，经由另一部分)。在有些情况下，当元件被称为连接或者耦合到另一元件时，该元件可以直接连接到该另一元件或者经由介于其间的元件间接地连接到该另一元件。当元件被称为直接连接到另一元件时，则在该元件和该另一元件之间没有介于其间的元件。
为了该文档的目的，术语“基于”可以读作“至少部分地基于”。
为了该文档的目的，在没有附加上下文的情况下，数字项，例如“第一”对象、“第二”对象和“第三”对象的使用可以不暗示对象的次序，而是可以代替地用于标识不同对象的标识目的。
为了该文档的目的，术语对象的“集合”可以指一个或多个对象的“集合”。
虽然已经以对结构特征和/或方法动作特定的语言描述了主题，将要理解所附权利要求中定义的主题不必限于上面描述的特定特征或者动作。而是，上面描述的特定特征和动作作为实现权利要求的示例形式公开。

Claims (15)

1.一种设备，包括：
电压调节器(752)；和
电流升高电路(742)，配置为响应于使能信号的接收从电压调节器的输出提取升高电流、且配置为检测在从所述输出提取升高电流之后所述输出超过目标调节电压至少第一电压，所述电流升高电路配置为在对应于检测到所述输出超过目标调节电压至少第一电压的第一时间点和对应于所述使能信号已经反转的、在第一时间点之后的第二时间点之间阻止从所述输出提取升高电流。
2.如权利要求1所述的设备，其中：
所述电流升高电路配置为基于目标调节电压和在从所述输出提取升高电流之前的所述输出的预设电压之间的差值来设置第一电压。
3.如权利要求1-2中任一所述的设备，其中：
所述电流升高电路配置为基于目标调节电压设置第一电压。
4.如权利要求1所述的设备，其中：
所述电流升高电路配置为确定所述输出和目标调节电压之间的电压差和基于所述电压差检测所述输出已经超出目标调节电压了第一电压。
5.如权利要求1所述的设备，其中：
在从所述输出提取升高电流之前所述输出的预设电压大于目标调节电压；和
所述电流升高电路配置为当所述输出小于目标调节电压至少第一电压时检测所述输出已经超出目标调节电压了第一电压。
6.如权利要求1所述的设备，其中：
在从所述输出提取升高电流之前所述输出的预设电压小于目标调节电压；和
所述电流升高电路配置为当所述输出大于目标调节电压至少第一电压时检测所述输出已经超出目标调节电压了第一电压。
7.如权利要求1所述的设备，其中：
所述目标调节电压对应于未选择的字线电压。
8.如权利要求1所述的设备，其中：
所述电流升高电路配置为响应于检测到所述输出超过目标调节电压至少第一电压而锁存禁止信号，和配置为响应于禁止信号被锁存而阻止从所述输出提取升高电流。
9.如权利要求1所述的设备，其中：
所述电流升高电路配置为响应于接收到使能信号将连接到所述输出的晶体管设置为导通状态。
10.如权利要求1所述的设备，其中：
所述电流升高电路配置为响应于禁止信号被锁存而将连接到所述输出的晶体管设置为非导通状态。
11.如权利要求1所述的设备，其中：
所述电流升高电路配置为从一个或多个控制电路接收所述使能信号。
12.如权利要求1-11中任一所述的设备，其中：
所述电压调节器布置在NAND存储器裸芯上。
13.如权利要求1-12中任一所述的设备，其中：
所述电压调节器布置在包括非易失性存储器的存储器裸芯上，所述非易失性存储器以具有设置在硅基底以上的有源区的存储器单元的一个或多个物理级而单片地形成。
14.一种方法，包括：
响应于接收到使能信号从电压调节器的输出提取(824)附加电流；
确定(806)所述输出和目标调节电压之间的电压差；
基于所述电压差检测(826)所述输出已经超出目标调节电压至少第一电压；
响应于检测到所述输出已经超出目标调节电压至少第一电压来锁存(828)禁止信号；和
响应于锁存所述禁止信号而阻止(830)从电压调节器的输出提取附加电流。
15.如权利要求14所述的方法，进一步包括：
基于目标调节电压和从所述输出提取附加电流之前所述输出的预设电压之间的电压差来设置第一电压。
CN201710028008.2A 2016-01-11 2017-01-11 快速设置低压降调节器 Active CN107039081B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/992,376 US9939831B2 (en) 2016-01-11 2016-01-11 Fast settling low dropout voltage regulator
US14/992,376 2016-01-11

Publications (2)

Publication Number Publication Date
CN107039081A true CN107039081A (zh) 2017-08-11
CN107039081B CN107039081B (zh) 2021-01-26

Family

ID=59276369

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710028008.2A Active CN107039081B (zh) 2016-01-11 2017-01-11 快速设置低压降调节器

Country Status (2)

Country Link
US (1) US9939831B2 (zh)
CN (1) CN107039081B (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108039188A (zh) * 2017-12-07 2018-05-15 中国科学院微电子研究所 一种非易失三维存储器的控制电路
CN110502052A (zh) * 2018-05-16 2019-11-26 艾普凌科有限公司 电压调节器
CN111665889A (zh) * 2019-03-06 2020-09-15 合肥杰发科技有限公司 多模式切换电路及稳压器
CN112602039A (zh) * 2018-08-24 2021-04-02 美光科技公司 用于存储器子系统功率循环的功率管理组件
WO2023078063A1 (zh) * 2021-11-03 2023-05-11 深圳飞骧科技股份有限公司 低压差线性稳压器电路及射频开关

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10366765B2 (en) * 2016-12-15 2019-07-30 Taiwan Semiconductor Manufacturing Co., Ltd. Adjustment circuit for partitioned memory block
US10839920B2 (en) * 2017-09-29 2020-11-17 Allegro Microsystems, Llc Circuit having a low power charge pump for storing information in non-volatile memory during a loss of power event
US10430296B2 (en) 2017-09-29 2019-10-01 Allegro Microsystems, Llc Circuit and method for storing information in non-volatile memory during a loss of power event
US11043276B1 (en) 2020-02-20 2021-06-22 Sandisk Technologies Llc Sense amplifier architecture providing improved memory performance
US11500405B2 (en) * 2020-04-23 2022-11-15 Cirrus Logic, Inc. Voltage regulator circuitry
US11675378B2 (en) * 2020-09-14 2023-06-13 Sony Semiconductor Solutions Corporation Low-dropout regulator architecture with undershoot mitigation

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050275450A1 (en) * 2004-06-09 2005-12-15 Hidehiro Shiga Booster circuit
CN102289238A (zh) * 2010-04-13 2011-12-21 半导体元件工业有限责任公司 可编程低压降调节器及其方法
US20130223133A1 (en) * 2011-09-09 2013-08-29 Ryotaro Azuma Cross point variable resistance nonvolatile memory device and method of writing thereby

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4272717A (en) 1979-03-12 1981-06-09 Hewlett-Packard Company Output capacitor discharge circuit
US5162668A (en) 1990-12-14 1992-11-10 International Business Machines Corporation Small dropout on-chip voltage regulators with boosted power supply
US5283514A (en) 1992-09-08 1994-02-01 Hybricon Corporation Fast response current regulator for DC power supply
JP5034139B2 (ja) * 2001-02-07 2012-09-26 富士通セミコンダクター株式会社 電圧発生回路および半導体記憶装置
US7034585B1 (en) 2003-02-14 2006-04-25 National Semiconductor Corporation VDD detect circuit without additional power consumption during normal mode
TWI233543B (en) 2003-10-01 2005-06-01 Mediatek Inc Fast-disabled voltage regulator circuit with low-noise feedback loop
ITRM20030512A1 (it) 2003-11-05 2005-05-06 St Microelectronics Srl Circuito a pompa di carica a basso tempo di assestamento
JP4717458B2 (ja) * 2004-03-30 2011-07-06 ローム株式会社 電圧生成装置
US7372320B2 (en) 2005-12-16 2008-05-13 Sandisk Corporation Voltage regulation with active supplemental current for output stabilization
KR100795014B1 (ko) 2006-09-13 2008-01-16 주식회사 하이닉스반도체 반도체 메모리 장치의 내부전압 발생기
US7626367B2 (en) 2006-11-21 2009-12-01 Mediatek Inc. Voltage reference circuit with fast enable and disable capabilities
US8710914B1 (en) 2013-02-08 2014-04-29 Sandisk Technologies Inc. Voltage regulators with improved wake-up response
EP3055748B1 (en) * 2013-10-07 2019-09-11 Lion Semiconductor Inc. Feedback control in hybrid voltage regulators

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050275450A1 (en) * 2004-06-09 2005-12-15 Hidehiro Shiga Booster circuit
CN102289238A (zh) * 2010-04-13 2011-12-21 半导体元件工业有限责任公司 可编程低压降调节器及其方法
US20130223133A1 (en) * 2011-09-09 2013-08-29 Ryotaro Azuma Cross point variable resistance nonvolatile memory device and method of writing thereby

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108039188A (zh) * 2017-12-07 2018-05-15 中国科学院微电子研究所 一种非易失三维存储器的控制电路
CN110502052A (zh) * 2018-05-16 2019-11-26 艾普凌科有限公司 电压调节器
CN110502052B (zh) * 2018-05-16 2021-11-16 艾普凌科有限公司 电压调节器
CN112602039A (zh) * 2018-08-24 2021-04-02 美光科技公司 用于存储器子系统功率循环的功率管理组件
CN111665889A (zh) * 2019-03-06 2020-09-15 合肥杰发科技有限公司 多模式切换电路及稳压器
WO2023078063A1 (zh) * 2021-11-03 2023-05-11 深圳飞骧科技股份有限公司 低压差线性稳压器电路及射频开关

Also Published As

Publication number Publication date
CN107039081B (zh) 2021-01-26
US20170199536A1 (en) 2017-07-13
US9939831B2 (en) 2018-04-10

Similar Documents

Publication Publication Date Title
CN107039081A (zh) 快速设置低压降调节器
US10297329B2 (en) NAND boosting using dynamic ramping of word line voltages
CN106688042B (zh) 用于数据刷新的部分块擦除
CN106229008B (zh) 通过改变位线电压的多vt感测方法
WO2016043959A1 (en) Temperature dependent sensing scheme to counteract cross-temperature threshold voltage distribution widening
US9721672B1 (en) Multi-die programming with die-jumping induced periodic delays
CN108292519A (zh) 用于非易失性存储器的子块模式
US9543030B1 (en) Sense amplifier design for ramp sensing
CN108428466B (zh) 用于抑制第一读取问题的字线的顺序取消选择
KR20110037935A (ko) 시스템 노이즈를 제거하기 위해 조정된 소스 전압으로의 풀다운을 이용한 비휘발성 저장소에서의 감지
WO2016089467A1 (en) Operation modes for an inverted nand architecture
US11309030B2 (en) Word line discharge skip for faster read time
US10950311B2 (en) Boosting read scheme with back-gate bias
US9892791B2 (en) Fast scan to detect bit line discharge time
CN106297886A (zh) 用于电荷泵的时钟冻结技术
EP3262686B1 (en) Non-volatile storage systems and methods
US9479050B1 (en) High-efficiency fractional pump
US11348649B2 (en) Threshold voltage setting with boosting read scheme
WO2016064512A1 (en) Methods for reducing body effect and increasing junction breakdown voltage

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant