KR20010070216A - 반도체 메모리 장치 - Google Patents

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KR20010070216A
KR20010070216A KR1020000067451A KR20000067451A KR20010070216A KR 20010070216 A KR20010070216 A KR 20010070216A KR 1020000067451 A KR1020000067451 A KR 1020000067451A KR 20000067451 A KR20000067451 A KR 20000067451A KR 20010070216 A KR20010070216 A KR 20010070216A
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semiconductor memory
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KR1020000067451A
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와타나베카즈오
Original Assignee
니시가키 코지
닛뽄덴끼 가부시끼가이샤
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells

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  • Read Only Memory (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명에 따른 반도체 메모리 장치에 의하면, 다수의 셀 어레이와 하나의 기준 셀 어레이를 구비하는 반도체 메모리 장치로서, 셀 어레이로부터 입력되는 셀 전류를 메인 셀 전압으로 변환하는 제 1의 전류-전압 변환 수단과, 상기 기준 셀 어레이로부터 입력되는 기준 셀 전류를 기준 셀 전압으로 변환하는 제 2의 전류-전압 변환 수단과, 상기 제 1의 전류-전압 변환 수단과 상기 다수의 셀 어레이를 접속하는 글로벌 비트 라인, 및 상기 제 2의 전류-전압 변환 수단과 상기 기준 셀 어레이를 접속하는 더미 글로벌 비트 라인을 포함하며, 상기 글로벌 비트 라인의 임피던스와 상기 더미 글로벌 비트 라인의 임피던스는 서로 동일하다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
발명의 배경
발명의 분야
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 데이터 판독 속도를 증가시키는 구성을 갖는 반도체 메모리 장치에 관한 것이다.
관련 기술의 설명
종래부터, 플래시 메모리도 다른 메모리 매체와 마찬가지로 고속 액세스가 요구되고 있다. 종래의 회로 구성에 따르면, 기준 셀 어레이측의 입력 임피던스가 항상 일정하기 때문에, 메인 셀 어레이측의 선택된 셀 어레이에 따라, 기준 셀 어레이측의 입력 임피던스와 메인 셀 어레이측의 입력 임피던스가 서로 일치하지 않는 상황이 발생한다. 따라서, 메인 메모리 셀 어레이에 대한 고속 액세스를 실현하는 것이 대단히 어려웠다.
도 1은 종래 기술 1에 따른 반도체 메모리 장치의 구성을 도시하는 회로도이다. I-V 변환 회로(전류/전압 변환 회로)(2, 3)에서 보이는 임피던스는, 도 4에 도시하는 바와 같이 메인 셀 어레이측은 선택된 섹터에 따라 변화되지만, 기준 셀 어레이측은 선택된 섹터에 따라 변화되지 않는다.
셀 어레이1 내의 데이터를 판독하기 위해서, 셀 어레이1 선택 신호와 기준 셀 어레이 선택 신호는 하이 레벨이 되고, 노드(500)는 노드(700)에 접속되고, 노드(600)는 I-V 변환 회로(3)에 접속된다.
셀 어레이N 선택 신호(셀 어레이1 이외의 셀 어레이에 대응하는 셀 어레이 선택 N-채널 트랜지스터(N-ch Tr)를 제어하는 셀 어레이 선택 신호)는 로우 레벨이 되고, 노드(501)와 글로벌 비트 라인(4)은 오픈 상태가 된다. 셀 어레이1의 행 디코더(row decoder; 9)는 임의의 워드 라인을 선택하고, 열 디코더(column decoder; 10)는 임의의 서브-비트 라인(sub-bit line; 7)을 선택한다. 선택된 임의의 서브-비트 라인은 열 디코더(10)를 통해 노드(500)에 접속된다. 행 디코더(R11)는 기준 셀 어레이 내의 기준 셀 게이트에 접속된 워드 라인을 선택한다. 기준 서브-비트 라인(8)은 더미 디코더(dummy decoder; 12)를 통해 노드(600)에 접속된다.
다음에, 종래 기술 1에 있어서의 반도체 메모리 장치의 동작에 관해 설명한다. T=0의 상태에서, ATD(Address Transaction Director) 신호가 하이 레벨에서 로우 레벨로 변화하고, PRE 신호가 로우에서 하이 레벨로 변화함으로써, I-V 변환 회로(2 및 3)는 활성화되어 셀 데이터 판독 동작을 시작한다. 글로벌 비트 라인(4)과 셀 어레이1의 서브-비트 라인(7), 및 기준 글로벌 비트 라인(5)과 기준 셀 어레이의 기준 서브-비트 라인(8)은 각각 I-V 변환 회로(2)와 I-V 변환 회로(3)로부터의 전류에 의해 충전(charge up)된다.
도 2에 있어서의 I-V 변환 회로(2, 3)를 참조하여 동작을 설명하면, ATD 신호2가 하이 레벨에서 로우 레벨로 됨으로써, N0R 회로의 출력은 하이 레벨로 된다. N0R 회로의 출력이 하이 레벨로 되면, 글로벌 비트 라인(4)과 기준 글로벌 비트 라인(5)은 N-ch Tr1(N형 채널 트랜지스터)을 통해 전원에 접속된다. 또한, PRE 신호가 하이 레벨로 되면, 글로벌 비트 라인(4)(I-V 변환 회로(3)에서는 기준 글로벌 비트 라인(5))은 전원에 접속된다.
I-V 변환 회로(2, 3) 내의 프리차지 회로는 각 비트 라인의 충전을 보충하기 위해서 마련되어 있다. 노드(700)와 기준 글로벌 비트 라인(5)이 전원에 접속됨에 의해 노드(500, 700 및 600)의 전위는 상승한다. 그 전위가 I-V 변환 회로(2, 3) 내의 N0R 회로의 임계 전압에 도달하면, I-V 변환 회로(2, 3)의 N-ch Tr2, N-ch Tr5는 오프 상태로 된다. 이 상태는, 글로벌 비트 라인(4), 서브-비트 라인(7), 기준 글로벌 비트 라인(5) 및 기준 서브-비트 라인(8)이 I-V 변환 회로(2, 3)에서 흐르는 전류에 의해 충분히 충전된 상태를 나타낸다.
종래의 회로 구성에서는, 도 4에 도시하는 바와 같이 I-V 변환 회로(2, 3)에서 보이는 메인 셀 어레이측의 글로벌 비트 라인(4)의 임피던스와 기준 셀 어레이측의 기준 글로벌 비트 라인(5)의 임피던스가 다르다.
종래 기술 1에 있어서의 도 9의 A, B는 각 경로의 전류 및 전압의 파형을 도시하는 파형도이다. 글로벌 비트 라인(4)에 흐르는 전류(IgsN)와 서브-비트라인(7)에 흐르는 전류(Igs1)(= Is1)는, T=0에서 글로벌 비트 라인(4)의 정전 용량(capacitance)과 서브-비트 라인(7)의 정전 용량의 충전을 시작하고, T=1의 타이밍에서 충전을 완료한다. 충전이 완료되면, 글로벌 비트 라인(4)에 흐르는 전류(IgsN)는 0[A]이 된다. 서브-비트 라인(7)에 흐르는 전류(Igs1)는 셀 어레이 내에서 선택된 셀 전류이다. I-V 변환 회로(2)에 입력되는 전류(Im)는 하기 식으로 구해진다:
전류(Im) = IgsN + Igs1.
기준 셀 어레이부도 마찬가지로, 기준 글로벌 비트 라인(5)에 흐르는 전류(IgrN)와 기준 서브-비트 라인(8)에 흐르는 전류(Igr1)는 T=0에서 기준 글로벌 비트 라인(5)의 정전 용량과 기준 서브-비트 라인(8)의 정전 용량의 충전을 시작하고, T=1의 타이밍에서 충전을 완료한다. 충전이 완료되면, 기준 서브-비트 라인(8)에 흐르는 전류(IgrN)는 0[A]이 된다. 기준 서브-비트 라인(8)에 흐르는 전류(Igr1)는 셀 어레이 내에서 선택된 셀 전류이다. I-V 변환 회로(3)에 입력되는 전류(Iref)는 하기 식으로 구해진다:
전류(Iref)= IgrN + Igr1.
각 충전 전류는 I-V 변환 회로(2, 3)에서 보이는 임피던스에 의해서 변화된다. 메인 셀 어레이측의 임피던스와 기준 셀 어레이측의 임피던스는 도 4에 도시된 바와 같이 다르기 때문에, Im과 Iref의 전류는 다르다. T=1의 상태에서, PRE 신호는 하이 레벨에서 로우 레벨로 변화되고, I-V 변환 회로(2, 3) 내의 프리차지 회로는 동작을 정지한다.
도 2에 있어서의 I-V 변환 회로(2, 3)를 참조하여 동작을 설명하면, PRE 신호가 로우 레벨로 됨으로써 I-V 변환 회로(2, 3) 내의 N-ch Tr4는 오프 상태로 되고, 글로벌 비트 라인(4)(I-V 변환 회로(3)에서는 기준 글로벌 비트 라인(5))과 전원은 오픈 상태가 된다.
T=1의 상태에 있어서는, 노드(500, 700 및 600)는 충분히 충전되어 있다. T=1 내지 T=2의 기간 동안, 메인 셀 어레이측은, 선택된 셀의 셀 전류를 Im에 전할 필요가 있다. 글로벌 비트 라인(4)에 저장된 전하가 Igs1로 흐르기 때문에, Im의 전류는 0[A]가 된다.
기준 셀 어레이측에서는, 기준 셀 전류(Iref)는 T=1의 타이밍에서 I-V 변환 회로(3)에 전해진다. 이것은 기준 글로벌 비트 라인(5)이 기생 용량을 가지지 않기 때문에, 여분의 전하가 저장되어 있지 않기 때문이다.
따라서, T=1 내지 T=2의 단계 동안, I-V 변환 회로(3)에는 기대된 전류(Iref)가 완전한 형태로 전해지지만, I-V 변환 회로(2)에는 기대된 전류(Im)가 완전한 형태로 전해지지 않는다. 결과적으로, I-V 변환 회로(2, 3)의 출력(Vm, Vref)은 기대 밖의 차전위(difference potential)를 나타낸다. 이 단계에서 Vm과 Vref의 비교를 행하면, 비교기 회로(1)는 정확한 정보를 출력할 수 없을 가능성이 있고, 오동작의 원인이 된다.
T=2 내지 T=3의 기간 동안, 셀 어레이1에 의해 실제로 선택된 셀의 셀 전류가 흐르기 시작하고, I-V 변환 회로(2)의 출력(Vm)이 변화되기 시작한다. T=4의 단계에서 비로소 Vm과 Vref 사이에 기대한 차전위가 생긴다.
상기 차전위가 발생하면, 비교기 회로(1)는 ATD1 신호가 로우 레벨에서 하이 레벨로 변경되는 타이밍에서 Vm과 Vref를 비교하고, Vref의 전위보다 Vm의 전위가 낮으면 로우 레벨 신호를 출력하고, Vref의 전위보다 Vm의 전위가 높으면 하이 레벨 신호를 출력한다. 도 9의 B에 있어서, Vref의 전위보다 Vm의 전위가 낮기 때문에, 비교기 회로(1)는 로우 레벨 신호를 출력한다. 이상이, 종래 기술 1의 구성과 동작이다.
다음에, 특개평 11-3599호 공보에 개시된 반도체 메모리 장치를 종래 기술 2로서 설명한다.
상기 반도체 메모리 장치는 2개의 기준 비트 라인을 가지고, 메인 셀 어레이측의 비트 라인 선택에 동기하여 2개의 기준 비트 라인 사이를 전환하는 수단과, 상기 기준 비트 라인과 상기 비트 라인 사이에 배치된 전원 라인에 의한 실드(shield)를 구비하고 있다.
상기 종래 기술 2의 반도체 메모리 장치에 의하면, 차동 증폭기측에서 본 경우의 비트 라인과 기준 라인에서의 라인간 정전 용량은 동일하고, 주변 소자로부터 장애(disturbance)가 들어간 경우에도 비트 라인과 기준 라인은 유사한 거동(behavior)을 나타내기 때문에, 안정된 데이터 판독이 가능하게 된다. 또한, 실드를 형성함으로써, 비트 라인과 기준 라인 사이의 라인간 정전 용량에 의한 영향을 배제하는 것도 가능하게 된다.
그렇지만, 종래 기술 1에 따른 반도체 메모리 장치에서는, I-V 변환 회로(2, 3)에서 보이는 글로벌 비트 라인(4)과 기준 글로벌 비트 라인(5)의 임피던스가 상이하기 때문에, 비교기 회로(1)가 오동작을 할 가능성이 있다고 하는 문제점이 있었다. 또한, 오동작을 회피하고자 하면, 메인 셀 어레이측의 전압(Vm)과 기준 셀 어레이측의 전압(Vref)의 비교 시점을 늦추는 것으로 되어, 판독 속도의 지연화가 생겨 버린다고 하는 문제점이 생겼다.
종래 기술 2의 반도체 메모리 장치에서는, 확실히, 셀 어레이 내의 서브-비트 라인 사이의 정전 용량 또는 서브-비트 라인과 기준 비트 라인 사이의 라인간 정전 용량에 의한 영향에 의해, 감지 증폭기부에 부정확한 전류가 흐른다는 문제점은 해소할 수 있다. 그렇지만, 셀 어레이와 감지 증폭기부 사이를 접속하고 있는 글로벌 비트 라인 및 기준 글로벌 비트 라인의 임피던스의 차이에 의한 감지 증폭기부에서의 오동작, 및 판독 동작의 지연화라는 문제점을 해소할 수 없다.
본 발명의 목적은 I-V 변환 회로(2, 3)(감지 증폭기)에서 보이는 메인 셀 어레이측의 입력 임피던스와 기준 셀 어레이측의 입력 임피던스를 동일하게 하는 것이 가능한 반도체 메모리 장치를 제공하는 것이다.
본 발명에 따른 반도체 메모리 장치에 의하면, 다수의 셀 어레이와 하나의 기준 셀 어레이를 구비하는 반도체 메모리 장치로서, 셀 어레이로부터 입력되는 셀 전류를 메인 셀 전압으로 변환하는 제 1의 전류-전압 변환 수단과, 상기 기준 셀 어레이로부터 입력되는 기준 셀 전류를 기준 셀 전압으로 변환하는 제 2의 전류-전압 변환 수단과, 상기 제 1의 전류-전압 변환 수단과 상기 다수의 셀 어레이를 접속하는 글로벌 비트 라인, 및 상기 제 2의 전류-전압 변환 수단과 상기 기준 셀 어레이를 접속하는 더미 글로벌 비트 라인을 포함하며, 상기 글로벌 비트 라인의 임피던스와 상기 더미 글로벌 비트 라인의 임피던스는 서로 동일하다.
본 발명의 상기 및 다른 목적과, 특징 및 이점은 첨부된 도면과 연계한 하기의 상세한 설명으로부터 더욱 명확해질 것이다.
도 1은 종래 기술에 따른 반도체 메모리 장치의 구성을 도시하는 회로도.
도 2는 두 개의 I-V 변환 회로의 구성을 도시하는 회로도.
도 3은 셀 어레이와 기준 셀 어레이를 도시하는 회로도.
도 4는 종래 기술에 따른 판독 시스템의 배선의 임피던스를 설명하는 회로도.
도 5는 본 발명에 따른 실시예의 반도체 메모리 장치의 구성을 도시하는 회로도.
도 6은 본 발명의 실시예에서의 판독 시스템의 배선의 임피던스를 설명하는 회로도.
도 7은 본 발명의 제 1의 실시예에서의 글로벌 비트 라인의 임피던스의 등가 회로도.
도 8은 본 발명의 제 2의 실시예에서의 글로벌 비트 라인의 임피던스의 등가 회로도.
도 9는 종래 기술과 본 발명의 실시예에서의 파형도.
♠도면의 주요 부분에 대한 부호의 설명♠
1 : 비교기 회로 2 : I-V 변환 회로
3 : I-V 변환 회로 4 : 글로벌 비트 라인
5 : 기준 글로벌 비트 라인 6 : 더미 글로벌 비트 라인
7 : 서브-비트 라인 8 : 기준 서브-비트 라인
9 : 행 디코더 10 : 열 디코더
11 : 행 디코더 12 : 더미 디코더
이하, 본 발명의 실시예를 첨부된 도면을 참조하면서 상세히 설명한다.
본 발명에 따른 반도체 메모리 장치의 제 1의 실시예의 구성을 도 2, 도 3, 도 5, 도 6, 및 도 7을 참조하면서 설명한다. 도 5는 본 발명의 불휘발성 반도체 메모리 장치의 구성을 도시하는 회로도이다. 상기 반도체 메모리 장치는 비교기 회로(1), I-V 변환 회로(2), I-V 변환 회로(3), 다수의 셀 어레이(셀 어레이1 내지 셀 어레이N), 및 하나의 기준 셀 어레이를 포함한다. 각각의 셀 어레이는 셀 어레이 내의 임의의 셀을 선택하기 위한 행 디코더(9)(1 내지 N)와 열 디코더(10)를 구비하고 있다. 기준 셀 어레이는 행 디코더(R11)와 더미 디코더(12)를 구비하고 있다.
비교기 회로(1)에는 I-V 변환 회로(2)의 출력(Vm)과 I-V 변환 회로(3)의 출력(Vref) 및 ATD 신호1이 입력되고, 레벨 비교의 결과를 도시되지 않은 제어부에 출력한다. 셀 어레이1 내지 셀 어레이N은 임의로 하나의 셀 어레이를 선택하기 위해 셀 어레이 선택 N-ch Tr1 내지 N-ch TrN에 각각 접속된다. 셀 어레이 선택 N-ch Tr1 내지 셀 어레이 선택 N-ch TrN은 각각 셀 어레이1 선택 신호 내지 셀 어레이N 선택 신호에 의해 제어된다. 셀 어레이 선택 N-ch Tr1 내지 셀 어레이 선택 N-chTrN의 드레인은 글로벌 비트 라인(4)에 공통 접속되고, 이들 드레인의 신호의 조합의 결과는 I-V 변환 회로(2)에 출력된다.
기준 셀 어레이 선택 N-ch Tr1 내지 기준 셀 어레이 선택 N-ch TrN의 소스와 드레인은 더미 글로벌 비트 라인(6)에 공통 접속된다. 기준 셀 어레이 선택 N-ch Tr1 내지 기준 셀 어레이 선택 N-ch TrN의 게이트는 기준 셀 어레이 선택 신호1 내지 기준 셀 어레이 선택 신호N에 의해 각각 제어된다. 기준 셀 어레이 선택 N-ch Tr1 내지 기준 셀 어레이 선택 N-ch TrN의 드레인은 더미 글로벌 비트 라인(6)에 공통 접속되고, 이들 게이트의 신호의 조합의 결과는 I-V 변환 회로(3)에 출력된다.
도 3은, 셀 어레이의 구성을 도시하는 회로도이다. 셀 어레이 내의 다수의 셀은 매트릭스 형태로 배치되어 있다. 각각의 서브-비트 라인(7)은 열 방향으로 메모리 셀의 드레인에 공통 접속된다. 각각의 워드 라인은 행 방향으로 메모리 셀 게이트에 공통 접속되어 있다.
행 디코더(9)는 다수의 워드 라인에 접속되고, 임의의 워드 라인을 선택할 수 있다. 열 디코더(10)는 다수의 서브-비트 라인(7)에 접속되고, 하나의 임의의 서브-비트 라인(7)을 노드(100)에 접속한다. 기준 셀의 드레인은 기준 셀 어레이 내의 기준 서브-비트 라인(8)에 접속된다. 기준 셀 어레이의 행 디코더(11)의 출력은 기준 셀 게이트에 접속된다.
또한, 기준 서브-비트 라인(8)은 메인 셀 어레이측의 서브-비트 라인(7)에 접속된 메모리 셀의 갯수만큼의 더미 셀에 접속된다. 더미 디코더(12)는 기준서브-비트 라인(8)에 접속되고, 기준 서브-비트 라인(8)은 더미 디코더(12)를 통해 노드(200)에 접속된다.
도 2는 I-V 변환 회로(2, 3)의 구성을 도시하는 회로도이다. I-V 변환 회로(2, 3)는 N-ch Tr1 내지 N-ch Tr5와 N0R 회로를 포함한다. N-ch Tr1의 드레인과 게이트는 전원에 접속되고, 소스(메인 라인)는 N-ch Tr2의 드레인에 접속된다. N-ch Tr2의 소스는 글로벌 비트 라인(4)(I-V 변환 회로(3)에서는 더미 글로벌 비트 라인(6))에 접속되고, N-ch Tr2의 게이트는 글로벌 비트 라인(4)(I-V 변환 회로(3)에서는 더미 글로벌 비트 라인(6))과 ATD2 신호가 입력되는 N0R 회로의 출력을 수신한다.
또한, N-ch Tr3의 드레인과 게이트는 전원에 접속되고, N-ch Tr3의 소스는 N-ch Tr4의 드레인에 접속된다. N-ch Tr4의 게이트는 PRE 신호에 의해 제어되고, N-ch Tr4의 소스는 N-ch Tr5의 드레인에 접속된다. N-ch Tr5의 소스는 글로벌 비트 라인(4)(I-V 변환 회로(3)에서는 더미 글로벌 비트 라인(6))에 접속되고, N-ch Tr5의 게이트는 N0R 회로의 출력을 수신한다.
도 6의 A는 I-V 변환 회로(2)로부터 셀 어레이 선택 N-ch Tr1과 셀 어레이 선택 N-ch TrN까지의 배선의 저항 및 정전 용량 사이의 관계를 도시하는 도면이다. 도 6의 A에 있어서, I-V 변환 회로(2)로부터 노드(300)까지의 임피던스는 Z1로 표현되고, 노드(300)로부터 셀 어레이 선택 N-ch Tr1까지의 임피던스는 Z2로 표현되며, 노드(300)로부터 셀 어레이 선택 N-ch TrN까지의 임피던스는 Zg1과 Z3로 표현된다.
도 6의 B는 I-V 변환 회로(3)로부터 기준 셀 어레이 선택 N-ch Tr1과 기준 셀 어레이 선택 N-ch TrN까지의 배선의 저항 및 정전 용량 사이의 관계를 도시하는 도면이다. 도 6의 B에 있어서, I-V 변환 회로(3)로부터 노드(400)까지의 임피던스는 Z1로 표현되고, 노드(400)로부터 기준 셀 어레이 선택 N-ch Tr1까지의 임피던스는 Z2로 표현되며, 노드(400)로부터 셀 어레이 선택 N-ch TrN까지의 임피던스는 Zg1R와 Z3로 표현된다.
도 7은 도 6의 Zg1과 Zg1R의 구성을 도시하는 도면이다. Zg1은 배선의 저항과 배선의 정전 용량에 의해서 생기는 임피던스로서, 글로벌 비트 라인(4)의 배선 길이와 배선 폭에 의해 결정된다(배선 저항 = 저항 계수 × 배선 길이 ÷ 배선 폭, 배선 정전 용량 = 정전 용량 계수 × 배선 길이 × 배선 폭). Zg1R은 배선의 저항과 배선의 정전 용량에 의해서 생기는 임피던스로서, 더미 글로벌 비트 라인(6)의 배선 길이와 배선 폭에 의해 결정된다(배선 저항 = 저항 계수 × 배선 길이 ÷ 배선 폭, 배선 정전 용량 = 정전 용량 계수 × 배선 × 배선 폭).
제 2의 실시예에 관해서, 도 8을 참조하면서 설명한다. 메인 셀 어레이측의 임피던스와 기준 셀 어레이측의 임피던스를 동일하게 하기 위해, 글로벌 비트 라인(4)과 더미 글로벌 비트 라인(6)을 도 8과 같이 구성한다. Zg1과 Zg1R을 동등하게 하기 위한 수단이 제 1의 실시예의 수단과 상이하다. 임피던스(Zg1)는 도면에 도시하는 바와 같이 배선 정전 용량과 배선 저항으로 구성된다. 본 실시예에 있어서, 임피던스(Zg1R)는 메인 셀 어레이측과 동일한 저항 및 용량을 설정하기 위해, 배선 저항, 배선 정전 용량 및 N-ch Tr의 게이트 정전 용량으로 구성된다. 나머지구성은 제 1의 실시예의 구성과 동일하다.
다음에, 제 1 및 제 2의 실시예에 있어서의 반도체 메모리 장치의 데이터의 판독 동작에 관해서 설명한다. 도 9의 C 및 D는 데이터 판독 동작시에 있어서의 각 경로의 전류 및 전압의 파형을 도시하는 타이밍도이다. T=0의 상태에 있어서, 셀 어레이1 내의 셀이 판독되는 경우, 셀 어레이1 선택 신호와 기준 셀 어레이 선택 신호1은 하이 레벨이 되고, 노드(100)와 노드(300)(글로벌 비트 라인(4)), 노드(200)와 노드(400)(더미 글로벌 비트 라인(6))는 각각 접속된다.
셀 어레이N 선택 신호와 기준 셀 어레이 선택 신호N은 로우 레벨이 되고, 노드(101)와 글로벌 비트 라인(4)은 오픈 상태로 된다. 셀 어레이1의 행 디코더(9)는 임의의 워드 라인을 선택한다. 임의의 서브-비트 라인(7)은 열 디코더(10)를 통해 노드(100)에 접속된다. 행 디코더(R11)는 임의의 워드 라인을 기준 셀 어레이 내의 기준 셀 게이트에 접속한다. 기준 서브-비트 라인(8)은 더미 디코더(12)를 통해 노드(200)에 접속된다.
또한, ATD 신호2가 하이 레벨에서 로우 레벨로 변화되고, PRE 신호가 로우 레벨에서 하이 레벨로 변화되면, I-V 변환 회로(2)와 I-V 변환 회로(3)는 활성으로 되고, 셀의 데이터 판독 동작이 시작된다. 결과적으로, 글로벌 비트 라인(4), 셀 어레이1의 서브-비트 라인(7), 더미 글로벌 비트 라인(6) 및 기준 셀 어레이의 기준 서브-비트 라인(8)은 충전된다.
도 2를 참조하면, ATD 신호2가 로우 레벨로 됨에 의해, N0R 회로의 출력은 하이 레벨로 되고, N-ch Tr1을 통해 글로벌 비트 라인(4)(I-V 변환 회로(3)에서는더미 글로벌 비트 라인(6))은 전원에 접속된다. 또한, PRE 신호가 하이 레벨로 되는 것에 의해, N-ch Tr3, N-ch Tr4, 및 N-ch Tr5를 통해 글로벌 비트 라인(4)(I-V 변환 회로(3)에서는 더미 글로벌 비트 라인(6))은 전원에 접속 된다. I-V 변환 회로(2, 3) 내의 프리차지 회로는 각 비트 라인의 충전을 보충하기 위해서 장비되어 있다.
노드(300)(글로벌 비트 라인(4))와 노드(400)(더미 글로벌비트 라인(6))가 전원에 접속됨으로써, 노드(300)와 노드(400)의 전위는 상승한다. 그 전위가 I-V 변환 회로(2, 3) 내의 N0R 회로의 임계 전압에 도달하면, N0R 회로의 출력은 로우 레벨로 되고, I-V 변환 회로(2, 3) 내의 N-ch Tr2 및 N-ch Tr5는 오프 상태로 된다. 이 상태는 글로벌 비트 라인(4), 서브-비트 라인(7), 더미 글로벌 비트 라인(6) 및 기준 서브-비트 라인(8)이 충분히 충전된 상태이다.
도 9의 C는 각 경로의 전류 파형을 도시하는 타이밍도이다. 글로벌 비트 라인(4)에 흐르는 전류(IgsN)와 서브-비트 라인(7)에 흐르는 전류(Igs1)(= Is1)는 T=0으로부터 글로벌 비트 라인(4)의 정전 용량과 서브-비트 라인(7)의 정전 용량의 충전을 시작하고, T=1의 타이밍에서 충전을 완료한다. 충전이 완료되면, 글로벌 비트 라인(4)에 흐르는 전류(IgsN)는 0[A]이 된다. 서브-비트 라인(7)에 흐르는 전류(Igs1)는 셀 어레이 내에서 선택된 셀의 전류이다. I-V 변환 회로(2)에 입력되는 전류(Im)는 하기 식으로 구해진다:
전류(Im) = IgsN + Igs1.
기준 셀 어레이부도 마찬가지로, 더미 글로벌 비트 라인(6)에 흐르는전류(IgrN)와 기준 서브-비트 라인(8)에 흐르는 전류(Igr1)는 T=0으로부터 더미 글로벌 비트 라인(6)의 정전 용량과 기준 서브-비트 라인(8)의 정전 용량의 충전을 시작하고, T=1의 타이밍에서 충전을 완료한다. 충전이 완료되면, 더미 글로벌 비트 라인(6)에 흐르는 전류(IgrN)는 0[A]이 된다. 기준 서브-비트 라인(8)에 흐르는 전류(Igr1)는 셀 어레이 내에서 선택된 셀의 전류이다. I-V 변환 회로(3)에 입력되는 전류(Iref)는, 하기의 식으로 구해진다:
전류(Iref) = IgrN + Igr1.
각 충전 전류는 I-V 변환 회로(2, 3)에서 보이는 임피던스에 의해서 변화된다. 만약 메인 셀 어레이측의 임피던스와 기준 셀 어레이측의 임피던스를 동일하게 하면, 전류(Im)와 전류(Iref)는 거의 동일하게 된다. 메인 셀 어레이측의 임피던스와 기준 셀 어레이측의 임피던스를 동일하게 설정하기 위해서, 글로벌 비트 라인(4)과 더미 글로벌 비트 라인(6)을 도 6과 같이 구성하고, Zg1와 Zg1R를 동일하게 설정해야 한다. 글로벌 비트 라인의 임피던스(Zg1)는 도 7에 도시하는 바와 같이 배선 정전 용량과 배선 저항으로 구성된다. 메인 셀 어레이측의 임피던스와 기준 셀 어레이측의 임피던스를 동일하게 하기 위해서, 더미 글로벌 비트 라인의 임피던스(Zg1R)는 메인 셀 어레이측과 동등한 배선 구성(배선 길이, 배선 폭)을 갖는다.
T=1의 상태가 되면, PRE 신호(2)가 하이 레벨에서 로우 레벨로 변화되고, I-V 변환 회로(2, 3) 내의 프리차지 회로는 동작을 정지한다. 도 2를 참조하면, PRE 신호(2)가 로우 레벨이 되면, I-V 변환 회로(2, 3) 내의 N-ch Tr4는 오프 상태가된다. N-ch Tr4가 오프 상태로 되면, I-V 변환 회로(2, 3) 내의 프리차지 회로의 글로벌 비트 라인(4)(I-V 변환 회로(3)에서는 더미 글로벌 비트 라인(6))과 전원은 오픈 상태가 된다.
T=1의 상태에 있어서는, 노드(300)(글로벌 비트 라인(4))와 노드(400)(더미 글로벌 비트 라인(6))는 충분히 충전된 상태에 있다. T=1 내지 T=2 사이의 기간 동안에, 메인 셀 어레이측은 선택된 셀의 셀 전류를 Im에 전할 필요가 있다. 글로벌 비트 라인(4)에 저장된 전하가 Igs1로 흐르기 때문에, 겉보기에는, Im의 전류는 0[A]가 된다.
기준 셀 어레이측도 마찬가지로, 기준 셀 전류를 Iref에 전할 필요가 있다. 더미 글로벌 비트 라인(6)에 저장된 전하가 Igr1로 흐르기 때문에, 겉보기에는, Iref의 전류는 0[A]가 된다.
T=2 내지 T=3 사이의 기간 동안, 셀 어레이1에서 실제로 선택된 셀의 셀 전류와 기준 셀 어레이 내의 기준 셀 전류가 흐르기 시작하여, I-V 변환 회로(2 및 3)의 출력(Vm, Vref)에 기대된 차전위가 발생한다.
차전위가 발생하면, 비교기 회로(1)는 ATD 신호가 로우 레벨에서 하이 레벨로 변하는 타이밍에서 Vref와 Vm을 비교하고, Vref의 전위보다 Vm의 전위가 낮으면, 로우 레벨을 출력하고, Vref의 전위보다 Vm의 전위가 높으면, 하이 레벨을 출력한다. 도 9의 D에 의하면, Vref의 전위보다 Vm의 전위가 낮기 때문에, 비교기 회로(1)는 로우 레벨을 출력한다. Vref와 Vm 사이의 비교가 그들의 상대적인 관계에 의해 결정되기 때문에, 두 전위 사이의 관계가 결정되는 시점에서 비교기 회로(1)는 비교를 수행하고, 비교의 결과를 출력하는 것이 가능하다.
도 9의 B에 있어서의 종래 기술 1과 비교하면, Vref와 Vm 사이의 비교 시점이 △t만큼 빠르게 되고, 그 결과 데이터 판독 속도를 고속화 할 수 있다.
이상의 설명으로부터 분명한 바와 같이, 본 발명에 의한 반도체 메모리 장치에 의하면, I-V 변환 회로(2, 3)로부터 보이는 메인 셀 어레이측의 입력 임피던스와 기준 셀 어레이측의 입력 임피던스를 동일하게 함으로써, 셀 데이터의 판독 속도를 고속화할 수가 있다.
또한, I-V 변환 회로(2, 3)로부터 보이는 메인 셀 어레이측의 입력 임피던스와 기준 셀 어레이측의 입력 임피던스를 동일하게 함으로써, 시계열(time sequence)에 따라서 Vm과 Vref 사이의 상대적 관계에서 어느 일정한 차이가 결정된 후, 그들 관계 사이의 반전없이 변화가 발생한다. 그 결과, 비교기 회로(1)가 오동작을 일으킬 가능성을 감소시키고, 안정된 데이터 판독을 확보할 수가 있다.
본 발명이 특정 실시예를 참조로 설명되었지만, 이는 설명을 위한 것이지 제한하려는 것은 아니다. 본 발명의 설명을 참조하면 당업자는 본 발명의 많은 수정예를 실시할 수 있을 것이다. 따라서, 첨부된 특허청구범위는 본 발명의 취지 내에 있는 모든 수정예와 변형예를 포괄하는 것으로 이해되어져야 한다.

Claims (9)

  1. 다수의 셀 어레이와 하나의 기준 셀 어레이를 구비하는 반도체 메모리 장치에 있어서,
    상기 셀 어레이로부터 입력되는 셀 전류를 메인 셀 전압으로 변환하는 제 1의 전류-전압 변환 수단과;
    상기 기준 셀 어레이로부터 입력되는 기준 셀 전류를 기준 셀 전압으로 변환하는 제 2의 전류-전압 변환 수단과;
    상기 제 1의 전류-전압 변환 수단과 상기 다수의 셀 어레이를 접속하는 글로벌 비트 라인; 및
    상기 제 2의 전류-전압 변환 수단과 상기 기준 셀 어레이를 접속하는 더미 글로벌 비트 라인을 포함하며,
    상기 글로벌 비트 라인의 임피던스와 상기 더미 글로벌 비트 라인의 임피던스는 서로 동일한 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1항에 있어서, 상기 더미 글로벌 비트 라인은 상기 제 2의 전류-전압 변환 수단과 상기 기준 셀 어레이를 다수의 경로를 통해 접속하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2항에 있어서, 상기 다수의 경로의 수는 상기 셀 어레이의 수와 동일한것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1항에 있어서, 상기 글로벌 비트 라인의 배선 정전 용량 및 배선 저항은 상기 더미 글로벌 비트 라인의 배선 정전 용량 및 배선 저항과 동일한 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 1항에 있어서, 상기 글로벌 비트 라인의 배선 폭 및 배선 길이는 상기 더미 글로벌 비트 라인의 배선 폭 및 배선 길이와 동일한 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 1항에 있어서,
    상기 다수의 셀 어레이 중에서 임의의 셀을 선택하고, 상기 선택된 셀 어레이와 상기 제 1의 전류-전압 변환 수단 사이에 경로를 형성하기 위한 상기 글로벌 비트 라인 상에 정렬된 제 1의 스위치 수단과;
    상기 기준 셀 어레이와 상기 제 2의 전류-전압 변환 수단을 접속하는 다수의 경로 중에서 하나의 경로를 선택하기 위한 상기 더미 글로벌 비트 라인 상에 정렬된 제 2의 스위치 수단을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6항에 있어서, 상기 제 1의 스위치 수단은 상기 셀 어레이의 수와 동일한 수로 마련되고 각각의 셀 어레이에 대응하는 위치에 정렬되는 것을 특징으로 하는반도체 메모리 장치.
  8. 제 6항에 있어서, 상기 제 2의 스위치 수단의 수는 상기 제 1의 스위치 수단의 수와 동일하고, 상기 기준 셀 어레이와 상기 제 2의 전류-전압 변환 수단 사이의 각 경로에 배치되며, 상기 제 1의 스위치 수단에 의한 상기 셀 어레이의 선택에 의해 선택된 셀 어레이와 상기 제 1의 전류-전압 변환 수단 사이에 경로가 형성될 때, 상기 선택된 셀 어레이와 상기 제 1의 전류-전압 변환 수단 사이의 상기 경로의 임피던스와 동일한 임피던스를 나타내는 상기 제 2의 전류-전압 변환 수단과 상기 기준 셀 어레이 사이의 경로를 선택하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 1항에 있어서, 상기 제 1의 전류-전압 변환 수단에 의해 변환된 메인 셀 전압과 상기 제 2의 전류-전압 변환 수단에 의해 변환된 기준 셀 전압을 비교하여 논리값을 출력하는 비교 수단을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100942487B1 (ko) * 2002-09-13 2010-02-12 후지쯔 가부시끼가이샤 불휘발성 반도체 기억 장치

Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6768165B1 (en) * 1997-08-01 2004-07-27 Saifun Semiconductors Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
US6614692B2 (en) * 2001-01-18 2003-09-02 Saifun Semiconductors Ltd. EEPROM array and method for operation thereof
US6535434B2 (en) * 2001-04-05 2003-03-18 Saifun Semiconductors Ltd. Architecture and scheme for a non-strobed read sequence
JP2003123492A (ja) * 2001-10-04 2003-04-25 Fujitsu Ltd センスアンプの動作マージンを改善した不揮発性半導体メモリ
US6791396B2 (en) * 2001-10-24 2004-09-14 Saifun Semiconductors Ltd. Stack element circuit
US7098107B2 (en) * 2001-11-19 2006-08-29 Saifun Semiconductor Ltd. Protective layer in memory device and method therefor
US6700818B2 (en) * 2002-01-31 2004-03-02 Saifun Semiconductors Ltd. Method for operating a memory device
US6917544B2 (en) * 2002-07-10 2005-07-12 Saifun Semiconductors Ltd. Multiple use memory chip
US7136304B2 (en) 2002-10-29 2006-11-14 Saifun Semiconductor Ltd Method, system and circuit for programming a non-volatile memory array
US20040151032A1 (en) * 2003-01-30 2004-08-05 Yan Polansky High speed and low noise output buffer
US6842383B2 (en) 2003-01-30 2005-01-11 Saifun Semiconductors Ltd. Method and circuit for operating a memory cell using a single charge pump
US7178004B2 (en) * 2003-01-31 2007-02-13 Yan Polansky Memory array programming circuit and a method for using the circuit
US6885244B2 (en) 2003-03-24 2005-04-26 Saifun Semiconductors Ltd. Operational amplifier with fast rise time
US6906966B2 (en) 2003-06-16 2005-06-14 Saifun Semiconductors Ltd. Fast discharge for program and verification
US7123532B2 (en) * 2003-09-16 2006-10-17 Saifun Semiconductors Ltd. Operating array cells with matched reference cells
US7050319B2 (en) * 2003-12-03 2006-05-23 Micron Technology, Inc. Memory architecture and method of manufacture and operation thereof
US7176728B2 (en) * 2004-02-10 2007-02-13 Saifun Semiconductors Ltd High voltage low power driver
US8339102B2 (en) * 2004-02-10 2012-12-25 Spansion Israel Ltd System and method for regulating loading on an integrated circuit power supply
WO2005094178A2 (en) * 2004-04-01 2005-10-13 Saifun Semiconductors Ltd. Method, circuit and systems for erasing one or more non-volatile memory cells
US7256438B2 (en) * 2004-06-08 2007-08-14 Saifun Semiconductors Ltd MOS capacitor with reduced parasitic capacitance
US7190212B2 (en) * 2004-06-08 2007-03-13 Saifun Semiconductors Ltd Power-up and BGREF circuitry
US7187595B2 (en) * 2004-06-08 2007-03-06 Saifun Semiconductors Ltd. Replenishment for internal voltage
US7095655B2 (en) * 2004-08-12 2006-08-22 Saifun Semiconductors Ltd. Dynamic matching of signal path and reference path for sensing
US20060036803A1 (en) * 2004-08-16 2006-02-16 Mori Edan Non-volatile memory device controlled by a micro-controller
US20060068551A1 (en) * 2004-09-27 2006-03-30 Saifun Semiconductors, Ltd. Method for embedding NROM
US7638850B2 (en) * 2004-10-14 2009-12-29 Saifun Semiconductors Ltd. Non-volatile memory structure and method of fabrication
US20060146624A1 (en) * 2004-12-02 2006-07-06 Saifun Semiconductors, Ltd. Current folding sense amplifier
CN1838328A (zh) * 2005-01-19 2006-09-27 赛芬半导体有限公司 擦除存储器阵列上存储单元的方法
US8053812B2 (en) 2005-03-17 2011-11-08 Spansion Israel Ltd Contact in planar NROM technology
US20070141788A1 (en) * 2005-05-25 2007-06-21 Ilan Bloom Method for embedding non-volatile memory with logic circuitry
US8400841B2 (en) * 2005-06-15 2013-03-19 Spansion Israel Ltd. Device to program adjacent storage cells of different NROM cells
US7184313B2 (en) * 2005-06-17 2007-02-27 Saifun Semiconductors Ltd. Method circuit and system for compensating for temperature induced margin loss in non-volatile memory cells
US7804126B2 (en) * 2005-07-18 2010-09-28 Saifun Semiconductors Ltd. Dense non-volatile memory array and method of fabrication
EP1750281B1 (en) * 2005-07-29 2011-07-06 STMicroelectronics Srl Nonvolatile memory device with multiple references and corresponding control method
US20070036007A1 (en) * 2005-08-09 2007-02-15 Saifun Semiconductors, Ltd. Sticky bit buffer
US7668017B2 (en) 2005-08-17 2010-02-23 Saifun Semiconductors Ltd. Method of erasing non-volatile memory cells
US20070096199A1 (en) * 2005-09-08 2007-05-03 Eli Lusky Method of manufacturing symmetric arrays
US20070120180A1 (en) * 2005-11-25 2007-05-31 Boaz Eitan Transition areas for dense memory arrays
US7352627B2 (en) * 2006-01-03 2008-04-01 Saifon Semiconductors Ltd. Method, system, and circuit for operating a non-volatile memory array
US7808818B2 (en) * 2006-01-12 2010-10-05 Saifun Semiconductors Ltd. Secondary injection for NROM
US20070173017A1 (en) * 2006-01-20 2007-07-26 Saifun Semiconductors, Ltd. Advanced non-volatile memory array and method of fabrication thereof
US8253452B2 (en) * 2006-02-21 2012-08-28 Spansion Israel Ltd Circuit and method for powering up an integrated circuit and an integrated circuit utilizing same
US7692961B2 (en) * 2006-02-21 2010-04-06 Saifun Semiconductors Ltd. Method, circuit and device for disturb-control of programming nonvolatile memory cells by hot-hole injection (HHI) and by channel hot-electron (CHE) injection
US7760554B2 (en) * 2006-02-21 2010-07-20 Saifun Semiconductors Ltd. NROM non-volatile memory and mode of operation
US20070255889A1 (en) * 2006-03-22 2007-11-01 Yoav Yogev Non-volatile memory device and method of operating the device
US7701779B2 (en) * 2006-04-27 2010-04-20 Sajfun Semiconductors Ltd. Method for programming a reference cell
US20070253255A1 (en) * 2006-04-28 2007-11-01 Girolamo Gallo Memory device, method for sensing a current output from a selected memory cell and sensing circuit
JP2008047189A (ja) 2006-08-11 2008-02-28 Matsushita Electric Ind Co Ltd 半導体記憶装置
US7605579B2 (en) * 2006-09-18 2009-10-20 Saifun Semiconductors Ltd. Measuring and controlling current consumption and output current of charge pumps
JP2008146734A (ja) * 2006-12-08 2008-06-26 Toshiba Corp 半導体記憶装置
US20080239599A1 (en) * 2007-04-01 2008-10-02 Yehuda Yizraeli Clamping Voltage Events Such As ESD
US8485411B2 (en) * 2007-05-16 2013-07-16 The Invention Science Fund I, Llc Gentle touch surgical stapler
JP2011090744A (ja) * 2009-10-22 2011-05-06 Nec Corp 出力回路、半導体記憶装置及びデータの読み出し方法
JP5983081B2 (ja) * 2012-06-20 2016-08-31 株式会社ソシオネクスト 半導体記憶装置及びその消去ベリファイ方法
US9449701B1 (en) * 2015-06-30 2016-09-20 Sandisk Technologies Llc Non-volatile storage systems and methods

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2528613B1 (fr) * 1982-06-09 1991-09-20 Hitachi Ltd Memoire a semi-conducteurs
JPH0734314B2 (ja) * 1989-07-13 1995-04-12 株式会社東芝 半導体記憶装置
US5386132A (en) * 1992-11-02 1995-01-31 Wong; Chun C. D. Multimedia storage system with highly compact memory device
JPH113599A (ja) 1997-06-12 1999-01-06 Hitachi Ltd 半導体記憶装置及びデータ処理装置
JP3039458B2 (ja) * 1997-07-07 2000-05-08 日本電気株式会社 不揮発性半導体メモリ
JP3346274B2 (ja) * 1998-04-27 2002-11-18 日本電気株式会社 不揮発性半導体記憶装置
EP0961285B1 (en) * 1998-05-29 2003-12-17 STMicroelectronics S.r.l. Device and method for reading nonvolatile memory cells
JP3116921B2 (ja) * 1998-09-22 2000-12-11 日本電気株式会社 半導体記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100942487B1 (ko) * 2002-09-13 2010-02-12 후지쯔 가부시끼가이샤 불휘발성 반도체 기억 장치

Also Published As

Publication number Publication date
EP1102280A3 (en) 2003-08-13
TW561489B (en) 2003-11-11
EP1102280A2 (en) 2001-05-23
US6339556B1 (en) 2002-01-15
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