JPS61280097A - 差動電圧信号の増幅速度を制御するためのシステム - Google Patents

差動電圧信号の増幅速度を制御するためのシステム

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 発明の分野 この発明は一般にＩＣＣＭＯＳダイナミックランダムア
クセスメモリ（ＤＲＡＭＳ）に関し、より詳細にはＣＭ
ＯＳ　　ＤＲＡＭ内の感知サイクルのタイミングを制御
するためのシステムに関する。
関連技術の説明 ＣＭＯＳ技術における最近の進歩はメモリ回路の設計者
がＣＭＯＳ設計に固有の電力減少を実現し一方で高密度
を達成することを可能にしてきた。
しかしながら、高密度を可能にするためにメモリセルの
大きさが減少するにつれて、アルファ粒子に誘発された
アレイ内のソフトエラーの受けやすさが増加する。ＰＭ
ＯＳサブストレート内に形成されたＮウェル内に配置さ
れたＰＭＯＳメモリセルを利用したＣＭＯＳ　　ＤＲＡ
Ｍはこのソフトエラーの受けやすさを大いに減少する。
ＣＭＯＭ　　ＤＲＡＭにおいて、ディジタルの情報は容
量性電荷の形で記憶セル内にストアされ、これは従来の
外部手段によってアドレスされ感知されることができる
。記憶セル内の電荷の増分は、ＰＭＯＳおよびＮＭＯＳ
交差結合ラッチを含む、共通の集積回路ダイスに組み入
れられたＣＭＯＳ感知回路によって感知される。ＣＭＯ
Ｓ感知増幅器は感知増幅器の入力接続点に結合された右
と左のビットライン間に現われる差動信号電圧を感知す
る。この差動信号電圧は「ハイ」ビットラインと「ロー
」ビットラインの電圧レベル間の差である。差動信号電
圧の極性はストアされたビットの値を示す。感知動作の
タイミングは対向するビットライン上の電荷の正確な比
較のために臨界的である。感知サイクル時間、すなわち
メモリが所望のビットにアドレスするのに必要とする時
間は、差動電圧信号が安定することを可能にし、差動信
号電圧を増幅することはメモリの合計の読出アクセス時
間の重要な部分である。データをアクセスする過程にお
いて、速さと正確さは本質的なかつ事＼ 競争する要因である。正確さを犠牲にすることなしにメ
モリアクセス速度を最高にするために設計の兼ね合いが
必要である。
ＣＭＯＳ感知増幅器を利用した０ＭＯ８ＤＲＡＭＳの設
計は以下の文書によって提案されている。Ｃｈｗａｎｇ
等、ｒ７０ｎｓ高密度ＣＭＯ９ＤＲＡＭ　Ｊ　ＩＦ、Ｅ
ＥＩｎｔｅｒｎａｔｉｏｎａｌ　　５ｏｌｉｄ　　５ｔ
ａｔｅ　　ＣｏｎｒｅｒｅｎｃｃＰｒｏｃｅｅｄｉｎｇ
ｓ　、　２２３８３．５６ページ、カワモト等、　ｒ　
２５６　Ｋ／　Ｉ　Ｍｂ　ＤＲＡＭＳ−Ｉｔ　Ｊ　、１
９８４、ＪＥＥＥＩｎｔｅｒｎａｔｌｏｎａｌ　　５ｏ
１１ｄ　　５ｔａｔｅ　　Ｃ１ｒｃｕｉｔｓＣｏｎｒｅ
ｒｅｎｃｅ　　Ｐｒｏｃｅｅｄｉｎｇｓ　ｓ　１９　Ｂ
　４年２月２４日、２７６から２７７ページ、およびＫ
ｕｎｇ等ｒｃＭＯ８■技術におけるサブ−１００ｎｓ　
　５６Ｋ　ＤＲＡＭＪｌ　９８４　ｓ　ＪＥＥＥＩｎｔ
ｅｒｎａｔｌｏｎａｌ　５ｏｌｉｄ　５ｔａｔｅｓＣ１
ｒｃｕ１ｔｓ　Ｃｏｎｆ’ｅｒｅｎｃｅ　Ｐｒｏｃｅｅ
ｄｉｎｇｓ　ｓ　１９８４年２月２４日、２７８から２
７９ページ。
一般に、これらの参考文献の各々に記された感知サイク
ルは以下の工程を含む。
（ａ）　　ビットラインがＶｃｅ／２までプリチャージ
される工程、ここでＶｃｃは外部電圧供給レベルである
。
（ｂ）　　ハイのビットラインを感知増幅器のＰＭＯＳ
交差結合ラッチによってＶｃｃまで引くことによってビ
ットが感知される工程。
（ｃ）　　ローのビットラインをＮＭＯＳ交差結合ラッ
チで接地へ引くことによってラインが積極的に回復され
る工程。
感知動作とそれに続く回復動作を含む感知増幅段階を有
するこれらの感知サイクルはいくつかの固有の不利益を
有する。第１に、ＣＭＯＳ感知増幅器のＰＭＯＳの半分
だけが感知を行なっているのでアクセス時間が増加する
。第２に、ドツトラインと相補的なビットラインの均一
でないキャパシタンスが、後に続くハイのビットライン
とローのビットラインそれぞれの、ＰＭＯＳのプルアッ
プとＮＭＯ８のプルダウンの間に信号が失われることを
引き起こす。たとえば、所定のビットラインのキャパシ
タンスが他方のビットラインのキャパシタンスよりも実
質的に小さい場合には、所定のビットラインはビットラ
イン間に現われた差動信号電圧の極性にかかわりなくＰ
ＭＯＳプルアップ動作の間に引き上げられるであろう。
感知サイクルの臨界的な局面【よ、記憶セルとビットラ
インとの間の電荷転送の始まりと、差動信号電圧を増幅
するための感知増幅器へのソース電流の印加との間の時
間遅延の制御である。
電荷の転送は記憶セルとトランスファゲートのＲＣ時定
数によって特徴づけられ、このため、差動信号電圧の大
きさの増加もまたこの定数によって特徴づけられる。感
知エラーを避けるためには、差動信号電圧がその最大値
に近つくまで感知増幅段階を始めないことが肝要である
。
多くの既存のシステムにおいて、電荷転送トリガおよび
感知増幅器クロック信号は差動信号電圧が安定するのを
可能にするために、固定された遅延でクロック動作され
る。この型のシステムは、広い範囲の製造工程パラメー
タおよび動作条件にわたって機能性を確実にするため、
速度については最適化することができない。このような
回路設計は最良の工程パラメータを備えた回路で獲得可
能な最高速度と比較して遅いメモリをもたらす結果とな
る。
感知動作の別の臨界的な局面はソース電流が感知増幅器
に与えられる速さの制御である。もしこのソース電流が
あまり速く増加すると、信号はソース電極とビットライ
ン間の寄生容量性結合のために失われ得る。
典型的なシステムは、ゲートがディジタルゲート信号に
よって活性化されたときに線形の抵抗器として働くよう
に調整されたトランジスタを利用して感知増幅器のソー
ス電流の増加の速度を制御する。最良の場合でも、これ
らのシステムによって達成されるダイナミック特性は最
良のダイナミック特性の断片的な線状の近似のみである
。
上で述べられたように、ビットラインのキャパシタンス
間の差は独立したプルアップまたはプルダウン動作の間
に信号の損失を引き起こし得る・多くのシステムにおい
て、ビットラインの容量は実質的に等しいが、しかしな
がら、感知サイクルの間にビットラインのうちの選択さ
れた一方はメモリセルに結合され、そのため選択された
ビットラインの合成キャパシタンスはＣａｌ　Ｌ　＋Ｃ
ｇ　ｖまで増加する。ビットラインの他方は感知サイク
ルの間ダミーメモリセルに結合されるかまたは隔離され
たままであるのでその合計キャパシタンスはＣｒ下また
はｃａ　Ｌ　＋ＣＤのいずれかである。このため、感知
サイクルの間他方のビットラインが隔離されたままであ
るかまたはＣ８がＣ５７に等しくないならば、Ｃｇｔに
結合された所定のビ・ソトラインの合計キャパシタンス
は他方のビットラインの合計キャパシタンスと等しくな
い。したがって、非同時のプルアップおよびプルダウン
サイクルを利用する感知システムはこれらの型のシステ
ムに信号の損失を引き起こし得る。
したがって、ＣＭＯＳＤＲＡＭの速度と正確さを改良す
るために、速度を劣化することなく正確さを改良するた
めにソースシーケンスを初期化し、信号の損失を防ぐた
めにソース電流が感知増幅器に与えられる速度を制御し
、かつストアされたビットを感知するためにＰＭＯＳお
よびＮＭＯ８交差結合ラッチを同時にクロック動作させ
るためのシステムが必要である。
発明の要約 この発明は正確さを劣化させることなしに速度を増すた
めに感知サイクルの感知増幅段階のダイナミックスを制
御するＣＭＯＳ感知増幅器クロッキングシステムである
。ＣＭＯＳ感知増幅器は、ソース電流がラッチのソース
接続点に加えられたときにハイのビットラインをＶｃｃ
まで引くためのプルアップラッチと、ソース電流がラッ
チのソース接続点から下がったときにローのビットライ
ンを接地に引くためのプルダウンラッチとを含む。
感知サイクルは記憶セルを選択されたビットラインに結
合することにより始められる差動電圧信号発生段階を含
む。電荷が記憶セルと選択されたビットラインの間を転
送されるにつれて差動電圧の大きさは限定された速度で
増加する。十分な時間が与えられれば、信号の値はＣ６
Ｌ　、Ｃ５Ｔおよびビットラインと記憶セル上の電圧レ
ベルによって決定される信号の値は最大値Δに達する。
信号発生段階の間、感知増幅器のソース接続点はプリチ
ャージレベルでバイアスされる。
感知サイクルの感知増幅段階は信号発生段階の初期化の
後いくらかの時間間隔をおいて、感知増幅器のソース接
続点の電圧レベルをプリチャージレベルから変えること
によって始められる。
この発明では、感知増幅段階は差動電圧信号の振幅がΔ
の選択されたパーセンテージ、たとえば９０％に等しい
第１の予め定められたレベルに達したときに初期化され
る。
選択されたパーセンテージは速度（これは信号振幅が完
全な値Δに到達するのを待つことにより減少する）と正
確さくこれは信号振幅がΔに近づくことを可能にするこ
とによって増加する）の間の所望の兼ね合いを表わす。
感知増幅段階の第１の段階の間に、ソース接続点での電
圧がプリチャージの値から変化するので、回路のパラメ
ータ間の不適合のために、差動電圧信号の振幅が減少し
始めるかもしれない。信号はこの第１段階の間非常に不
安定で失われやすい。
この発明の一局面に従えば、ソース接続点とビットライ
ン間の寄生容量性結合のための信号損失を防ぐために、
感知増幅速度はこの第１段階の間に制御される。
この発明の別の局面に従えば、ソース接続点の電流は、
感知増幅器の入力の不均一な容量性付加のための信号損
失を防ぐために、この第１段階の間に等化される。
差動電圧信号の振幅が少なくとも第２の予め定められた
値に増幅されると、信号は安定し感知増幅段階の第２の
段階が始まる。
この発明の別の局面に従えば、この第２の予め定められ
た値は検出され、ソース接続点の電流は増加して、感知
増幅速度を増加し感知サイクルの持続期間を減少する。
この発明のさらに別の局面に従えば、感知増幅速度は差
動電圧信号の振幅が第３の予め定められたレベルまで増
幅されたときさらに増加して完全な出力の値まで迅速に
信号をラッチする。
好ましい実施例では、各ソース接続点でのソース電流は
並列接続された第１、第２および第３のソース電流トラ
ンジスタによって制御される。クロッキング回路が各ト
ランジスタのゲート信号を制御する。
クロッキング回路は差動電圧信号の振幅が第１の予め定
められたレベルに到達するときにトラッキング出力信号
をクロック動作するためのトラッキング回路を含む。
トラッキング回路は信号の振幅が第１の予め定メータの
変化にわたって信頼できる動作と最適の働きを提供する
。
トラッキング回路出力信号は出力が第１のソース電流ト
ランジスタのゲートに結合された第１の従属クロックを
トリガする。第１の従属クロック出力の大きさは、ソー
ス接続点の１つを選択されたバイアス電圧レベルにバイ
アスするように制御される。この選択されたレベルは信
号損失を防ぐために増幅速度を制御する。
トラッキング回路はまた電流ミラー技術を利用して第１
の段階の間にソース接続点の電流を等化する。
第２の従属クロックは第１の従属クロックからの出力信
号を受取り、差動電圧信号が第２の予め定められたレベ
ルまで増幅されたときに第２の従属クロック出力信号を
クロック動作させる。第２の従属クロック出力信号は第
２のソース電流トランジスタのゲートに結合される。こ
れらのトランジスタは出力信号がクロックされてソース
接続点の電流を増加させ感知増幅速度を増加させるとき
に導通する。
第２の従属クロックは第１のソース電流トランΔト ジスタと感知増幅器内のトランジスタに競慶する回路を
利用し差動電圧信号の振幅が第２の予め定められた値に
増幅されるときを決定する。
第３の従属クロックは第２の従属クロックがらの出力信
号を受取り、第２の従属クロック出力信号のクロック動
作から固定された時間遅延の後、第３の従属クロック出
力信号をクロック動作させる。
第３の従属クロック出力信号は第３のソース電流トラン
ジスタのゲートに結合される。これらのトランジスタは
出力信号がクロック動作されてさらに感知増幅速度を増
加させるときに導通する。
したがって、この発明は正確さを犠牲にすることなく高
速度を提供するために感知サイクルの感知増幅段階のダ
イナミクスを制御するクロッキングシステムである。
好ましい実施例の説明 この発明はＣＭＯＳ感知増幅器のＰＭＯＳおよびＮＭＯ
８交差結合ラッチを介してストアされたビットを同時に
感知するためのＣＭＯＳ　　ＤＲＡＭ内の感知サイクル
をクロック動作させるシステムである。
第１図はこの発明の好ましい実施例の概略図である。第
１図を参照すると、ＣＭＯＳ感知増幅器１０はＰＭＯＳ
交差結合ラッチ１２およびＮＭＯ８交差結合ラッチ１４
を含む。ＰＭＯＳ交差結合ラッチ１２は第１と第２の交
差結合ＰＭＯＳ）ランジスタ１６および１８を含み、そ
れらのソース端子はＰＭＯＳソース接続点２ｏに結合さ
れている。ＮＭＯ９交差結合ラッチ１４は第１と第２の
交差結合ＮＭＯ８）ランジスタ２２および２４を含み、
それらのソース端子はＭＯＮＳソース接続点２６に結合
されている。第１のＰＭＯＳおよびＮＭ＜）Ｓトランジ
スタ１６および２２のドレインは第１の入力接続点２８
に結合されている。同様に、第２のＰＭＯＳおよびＮＭ
ＯＳトランジスタ１８および２４のドレインは第２の入
力接続点３０に結合されている。第１の入力接続点２８
は左のビットライン３２に結合され、第２の入力接続点
３０は右のビットライン３４に結合されている。
記憶接続点３７を含む左側の記憶セル３６と、記憶接続
点３９を含む右側の記憶セル３８はそれぞれ左のビット
ライン３２と右のビットライン３４に結合されている。
複数個のビットセルが各ビットラインに結合され、その
各々はワードラインまたは行アドレス選択信号（左のビ
ットのラインのためのＷＬ門および右のビ・ソトライン
のためのＷＬＮ）によってアクセスされ、これはトラン
スファゲート４０．４２を切換える。トランスファゲー
ト４０．４２がオンのときは、記憶キャパシタ４４．４
６がそれぞれのビットライン３２．３４に電気的に結合
され、そのため記憶接続点３７．３９上の電荷はビット
ライン３２．３４上で感知され得る。各ビットライン３
２．３４はビットライン３２．３４とサブストレートと
の間に固有のキャパシタンスを有する。この固有のキャ
パシタンスは、ビットラインの固有の抵抗とともに、特
性ＲＣ時定数のもとになる。ビットラインのＲＣ遅延は
、回路、特に非常に密なキャパシタンス記憶回路におい
て重要なバタラメータである。
各ビットラインにはダミー記憶セル４ｇ、５１がそれぞ
れ結合されている。各ダミー記憶セルはダミートランス
ファゲート５０および５２を含む。
ダミー記憶セルの機能は以下で説明される。
ＰＭＯＳソース接続点２０は第１、第２および第３のＰ
ＭＯＳソース電流供給トランジスタ５４．５６および５
８のドレイン端子に結合されている。
これらのＰＭＯＳトランジスタ５４．５６および５８の
各々のソース端子は外部の電源のＶｃｃ端子６０に結合
されている。ＮＭＯＳソース接続点２６は第１、第２お
よび第３のＮＭＯＳソース電流シンクトランジスタ６２
．６４および６６のドレインに結合されている。ＮＭＯ
Ｓ）ランジスタ６２．６４および６６の各々のソースは
外部の電源の接地端子６８に結合されている。
ソースクロック回路７０は左のダミーワードライン７４
または右のダミーワードライン７６を介するダミーワー
ドライン信号のいずれかに応答するトラッキング回路７
２を含み、ダミーワードライン７４．７６はまたそれぞ
れのダミーセルトランスファゲート５０．５２のゲート
電極に結合されている。トラッキング回路の出力は第１
の出力信号特性を有する第１の従属クロック７４に結合
されている。第１の従属クロックは第１および第２の従
属出力信号φ８．およびφ「をそれぞれ発生する。第１
および第２の従属クロック出力信号はそれぞれ第１のＰ
ＭＯ３電流供給トランジスタ５４および第１のＮＭＯＳ
ソース電流シンクトランジスタ６２のゲートに結合され
る。加えて、これらの第１の従属出力信号は第２の従属
クロック７６に結合される。第２の従属クロック７６は
第１および第２の従属クロック出力信号φ、２およびφ
ｒ７をそれぞれ発生する。これらの第２の従属クロック
出力信号はそれぞれ第２のＰＭＯＳソース電流供給トラ
ンジスタ５６および第２のＮＭＯＳソース電流シンクト
ランジスタ６４のゲートに結合される。加えて、第２の
従属クロック出力信号は第３の従属クロック７８に結合
される。
第３の従属クロック７８は第３の従属クロック出力信号
φ８．およびφ首をそれぞれ発生する。
これらの第３の従属クロック出力信号はそれぞれ、第３
のＰＭＯ８電流ソース供給トランジスタ５８および第３
のＮＭＯＳ電流ソースシンクトランジスタ６６のゲート
に与えられる。
第２Ａ図および第２Ｂ図はそれぞれビットライン３２お
よび３４ならびにソース電流接続点２０および２６をプ
リチャージするための回路の図である。まず第２Ａ図を
参照すると、このシステムは左と右のビットライン３２
および３４を制御可能に結合するための第１のＰＭＯ３
結合トランジスタ８０を含む。加えて、第１および第２
のＮＭＯＳバイアストランジスタ８２および８４が左と
右のビットライン３２および３４をＶａｔε入力８６に
結合する。第１の結合トランジスタ８０のゲートはφＢ
ＬＥ信号に結合され、第１および第２のバイアストラン
ジスタ８２および８４のゲートはφｒ了Ｔ信号に結合さ
れている。
第２Ｂ図において、第２のＰＭＯＳ結合トランジスタ８
８はＰＭＯＳソース接続点２０とＮＭＯＳソース接続点
２６を結合する。これらの接続点２δおよび２０は第３
および第４のＮＭＯＳパイアストランジスタ８８および
９０によってｖＢＬＥ入力８６に結合される。第２の結
合トランジスタ８８のゲートはφ、ｐ−信号に結合され
、第３および第４のバイアストランジスタ８８および９
０のゲートはφＴ下倍信号結合される。
この感知クロック回路７０の様々な構成要素、の機能の
概観は第３図を参照して述べられる。第３図は感知サイ
クルの間の差動電圧信号の発生と増幅を示すグラフであ
る。
第３図を参照すると、様々な時間期間がローマ数字の１
ないしＶで示されている。期間Ｉの間ｌこビットライン
３２給よび３４と記憶セル３６および３８はすべてＶｃ
ｃ／２までプリチャージされる。ＣＭＯＳメモリアレイ
をバイアスするためのシステムは、同時係属中の、共通
に譲渡されたチャン等のｒｃＭＯｓメモリアレイバイア
ス機構」と題された特許出願、ドケット番号Ａ３０１に
開示されている。
感知サイクルはワードライン信号の１つ、たとえばＷＬ
Ｒをクロック動作させて右のトランスファゲート４２を
切換えることによって始まる。記憶キャパシタが右のビ
ットライン３４に結合されると、電圧レベルは記憶セル
３８内に「１」または「０」のどちらがストアされてい
るかによってわずかに減少するかまたは増加する。こう
して、右のビットライン３４の電圧レベルは左のビット
ラインの電圧レベルよりも高いか低いかいずれかである
。
差動電圧信号発生段階、期間Ｈの間に、電圧レベル間の
この差は電荷が記憶セル３８とビットライン３４間を伝
送されるにつれてゆっくりと増加する。
この段階で臨界的な働きの兼ね合いが結果として生じる
。正確さを確実にするためには、感知サイクルの感知増
幅段階を始める前に差動電圧信号の振幅はできる限り大
きくなくてはならない。しかしながら、この信号の増加
の速さが遅いため、この信号がその最大振幅に到達する
のを待つことは結果として遅いメモリをもたらす。
多くのシステムにおいて、期間Ｈの存続期間を制御する
ために固定遅延回路が利用されている。
このシステムでは、右のビットライン３２が右の記憶セ
ル３８に結合されると同時にトラッキング回路７２がＤ
ＷＬ、信号によってクロック動作される。ＷＬＲおよび
ＤＷＬＬが一緒にクロック動作されるので、スイッチン
グ回路７２はＷＬ、によってクロック動作されると見て
もよい。
トラッキング回路７２は期間■の大きさを設定し、その
ため差動電圧信号の振幅は期間■の間にその最大可能値
の約９０％に等しい第１の予め定められた値に達する。
感知サイクルの感知増幅段階は期間■の始めで始まる。
この段階は第１、第２、第３の段階に分けられる（それ
ぞれ時間間隔■、■およびＶ）。
期間■の終わりにトラッキング回路７２は第１の従属ク
ロック７４をトリガする。感知増幅段階の第１段階（ｍ
）の間、差動信号電圧の振幅は非常に小さく、それらは
実際には感知増幅器の不整合およびＣａＬとＣａＬの不
整合のために減少し始めることに注目されたい。差動電
圧信号が寄生容量性結合のために失われないように、期
間■の間は増幅の速度が低く保たれることが肝要である
。
第１の従属クロック７４からの出力信号は第１のＰＭＯ
ＳおよびＮＭＯＳソース電流トランジスタ５４および６
２のＶＧｓを制御する。この出力信号のダイナミック特
性は第１のＰＭＯＳとＮＭＯＳソース電流トランジスタ
との５４および６２と感知増幅器１０内のトランジスタ
間のＷ／Ｌ比間の調整要因と協働して感知増幅段階の第
１段階Ｃｍ）の間、感知増幅速度を制御する。
第１段階（ＩＩＩ）の終わりに差動信号電圧の振幅は増
加し始め、安定する。信号の振幅が第２の予め定められ
た値に達すると、第２の従属クロック７６の出力はクロ
ック動作されて第２のＰＭＯＳソース電流トランジスタ
５６および５４を活性化する。これらのトランジスタの
Ｗ／Ｌ比は感知増幅器１０内のトランジスタに関連して
調整され感知増幅の速度を増加させる。
最後に、期間■の終わりに振幅は第３の予め定められた
レベルに達し、第３の従属クロック７８の出力はクロッ
ク動作されて感知速度を増加させそれによって最大振幅
信号値Ｖｃｃが迅速に達成される。
クロッキング回路７０はこのように差動電圧信号の振幅
の増加を時間の関数として追跡し、振幅が予め定められ
たレベルに達したときに様々なソース電流トランジスタ
５４．５６．５８．６２．６４．６６を活性化する。こ
の追跡はクロッキング回路内に感知増幅器およびメモリ
セル内の対応する回路要素の特性と競争する回路要素を
利用することによって達成される。たとえば、トラッキ
ング回路７２はトランジスタで切換えられるトランスフ
ァゲートのそれと同一の製造パラメータを有するトラン
ジスタを含む。この競争技術は広い範囲の温度と製造工
程パラメータの変化にわたってメモリの信頼できる動作
と最適の働きを提供する。
この発明のより詳細な説明が第４図を参照してなされる
が、これは第１図および第２図に示された回路の動作を
説明する波形タイミング図である。
第４図を参照すると、時間ＸＱでｒτ３信号はプリチャ
ージサイクルの終わりまでローにクロックされ感知サイ
クルを始める。時間Ｘ１で、φ。
Ｐ１φ丁下、φＢＬＥおよびφ「ττはクロック動作さ
れてビットライン３２および３４ならびにソース接続点
２０および２６を互いから、そしてｖａ　Ｌ　Ｅ端子８
６から分離する。時間Ｘ２で、ワードラインは差動感知
電圧がビットライン３２および３４上に現われ始めるの
に十分なほどローに引かれる。
時間Ｘ、で差動感知電圧はその最高値の約９０％に等し
い第１の予め定められた値に達する。こうして、時間Ｘ
３でφ、０はクロック動作されて感知増幅段階の第１段
階を始め、第１の従属クロック７２がそのサイクルを始
める。φ５．およびφＴ了が増加するにつれて、第１の
ＰＭＯＳおよびＮＭＯＳソース電流供給トラジスタ５４
および６２を通って流れる電流のためにＰＭＯＳソース
接続点２０の電圧レベルは増加し始めＮＭＯＳソース接
続点２６の電圧レベルは減少し始める。ソース電流が端
子に供給されると差動電圧信号の振幅は下がり始め信号
は非常に不安定になる。したがって、信号損失を防ぐた
めに増幅の速度は低い。
信号の損失を避けるためにこの時間期間にラッチのソー
ス電圧が制御されることが極めて重要である。φ８．お
よびφ゛「ゴ信号のダイナミック特性はこのような信号
損失を避けるように適合されている。
時間Ｘ、で、差動電圧信号の振幅は増加し始め第２の予
め定められた値と等しくなる。それから第２の従属クロ
ック７６がそのサイクルを始め、φ、２およびφ５２は
クロック動作されて差動電圧信号の増幅を増加させる。
時間Ｘ、で第３の従属クロック７８がそのサイクルを始
めφ、３およびφτ了をクロック動作させてビットライ
ンを完全な感知値までラッチする。
第５図はトラッキング回路７２の回路図である。
第５図を参照すると、説明の便宜上、回路はゲート用回
路グループ９０と検出回路グループ９２およびトラッキ
ング回路グループ９５に分けられている。第５図の全回
路の機能は以下に詳細に述べられる。
ゲート用回路グループ９０はその入力がダミーワードラ
イン７４および７６に結合されている。
ゲート用回路グループ９０はダミーワードライン７４お
よび７６のいずれかが感知サイクルの始めにローにクロ
ックされるとき、選択された出力を提供する。
検出回路グループ９２はＰＭＯ８検出トランジスタの第
１の組９．４を含み、それらのソースはＶＩＩＬＥ端子
９６に結合され、それらのドレインは回路接続点９８に
結合され、それらのゲートは右のダミーワードライン７
６に結合されている。２ＭＯ３検出トランジスタの第２
の組１００はそのソースがｖ、ｔ　Ｅ端子８６に結合さ
れ、それらのドレインは回路接続点９８に接続され、そ
れらのゲートは左のダミーワードライン７４に結合され
ている。ＮＭＯＳ）ランジスタ１０２は接続点９８を接
地に結合する。トランジスタ１０２のゲートはゲート用
回路グループ９０の第１の出力に結合されている。ＮＭ
ＯＳ）ランジスタ１０４はそのゲートが接続点９８に接
続され、第１の端子が回路接続点１０６に接続され第２
の端子が回路接続点１０８に接続されている。
回路接続点１０８はＰＭＯＳトランジスタ１１０によっ
てＶｃｃ端子６０に結合されている。加えて、回路接続
点１０８は直列に接続されたＮＭＯＳトランジスタ１１
２および１１４によって接地端子に結合されている。ト
ランジスタ１１０および１１２のゲートはゲート用回路
グループ９０からの第２の出力に結合されている。トラ
ンジスタ１１４のゲートはφ、Ｐクロックに結合されて
いる。回路接続点１０６はＰＭＯＳトランジスタ１１６
によってＶｃｃ端子６０に結合されている。
ＰＭＯＳ）−ランジスタ１１６はそのゲートがφ。
Ｐクロックに結合されている。
回路接続点１０６はトラッキング回路グループ９５内の
１４ＩｌのトラッキングＰＭＯ３）ランジスタ１１８の
ゲートに結合されている。トランジスタ１１８のソース
はＶｃｃ端子６０に結合されドレインは回路接続点１２
０に結合されている。トラッキングコンデンサ１２２は
回路接続点１２０と接地端子６８の間に結合されている
。回路接続点１２０はφ、Ｐおよびφ−ｒ下によってク
ロック動作されるＣＭＯＳ伝送ゲート１２４によってＶ
８ＬＥ入力９６に結合されている。
回路接続点１２０はＣＭＯＳインバータ１２６のゲート
に結合されている。ＣＭＯＳインバータ１２６は直列に
接続されたＰＭＯＳ）ランジスタとＮＭＯＳ）ランジス
タ１２８および１３０によって構成される。ＣＭＯＳイ
ンバータの出力１３１は第２のインバータ１３２の入力
に結合されている。トランジスタ１３０のソース端子は
ＮＭＯＳトランジスタ１３４によって接地端子６８に結
合される。トランジスタ１３４のゲートはインバータ１
３６を介して回路接続点１０６に結合される。
インバータ１３２の出力はφ、０信号である。
簡潔には、トラッキング回路７２の機能はビットライン
上の差動信号電圧が第１の予め定められた値に達するま
でφ、０のクロック動作を遅らせることである。
第５図の回路の機能は第６図に示されたタイミング図と
第４図に示されたタイミング図を参照して以下により詳
細に述べられる。第４図に関連して先に規定された時間
は第４図で確定されたＸ。
値で示される。第６図で規定される時間はｔ、で示され
る。感知サイクルの始まりに先立って、接続点９８の電
圧はトランジスタ１０２によって接地につながれ、接続
点１０ｇの電圧はトランジスタ１１０を介してＶｃｃま
でプリチャージされ、接続点１０６の電圧はトランジス
タ１１６を介してＶｃｃまでプリチャージされ、接続点
１２０の電圧は伝送ゲート１２４を介してｖａ　Ｌ　Ｅ
までプリチャージされ、接続点１３１の電圧はトランジ
スタ１２８を介してＶｃｃまでプリチャージされ、φｓ
ｏ信号はローである。トランジスタ９４および１００が
非導通状態にあるため接続点９８はＶ１１ＬＥ端子８６
から分離されている。
ＲＡＳをローにクロック動作させることによって感知サ
イクルが始められると、φ５ｐおよびφ「１信号のクロ
ック動作のために接続点９８および１０６はＶｃｃから
分離され接続点１２０はＶＩＩＬε端子８６から分離さ
れる。
時間Ｘ、でダミーワードラインの１つ、たとえばＤＷＬ
、がローにクロック動作される。時間Ｘ２で、ＰＭＯＳ
）ランジスタ１００が導通し接続点９８上の電圧が上昇
し始める。
検出ＰＭＯ５）ランジスタのＩＪＩおよび第２の組９４
および１００はトランスファゲート４０の特性に競争す
るように設計されている。したがって、接続点９８はビ
ットライン３４が充電を始めるのと同時（第４図のｘ２
）に充電を始める。ゲート用回路グループ９０からの第
２の出力信号とφ、Ｐはトランジスタ１１２および１１
４を活性化して接続点１０８（およびトランジスタ１０
４のソース端子）を接地に結合する。時間ｔ１において
接続点９８およびトランジスタ１０４のゲートでの電圧
はＶＴ（）ランジス１０４のしきい値電圧）よりも大き
く、トランジスタ１０４は導通して接続点１０Ｂを放電
する。
回路接続点１０６はトラッキング回路グループ９５内の
トラッキングＰＭＯＳ）ランジスタ１１８の組のゲート
に結合される。したがって、接続点１０６が放電すると
トラッキング回路グループ９５はトリガされる。こうし
て検出回路グループ９２が機能してダミーワードライン
のクロック動作を検出する。時間ｔ２において接続点１
０６の電圧はｖｃｃ　　ｖＴまで降下し、トランジスタ
１１８は接続点１２０を充電し始める。
トラッキングトランジスタの組１１８とトラッキングコ
ンデンサ１２２はアレイ内のトランスファゲート４０と
記憶コンデンサ４４に競争するように設計されている。
こうして、回路接続点１２０の充電速度は記憶接続点３
７のそれを追跡する。
上述のように、記憶コンデンサ４４とビットライン３２
間に完全に電荷を転送する時間は高速メモリにおいて所
望されるアクセス時間に関連して長い。したがって、差
動信号電圧が第１の予め定められた値、たとえばその最
大値の９０％に達したときにφ、０をクロック動作させ
ることが所望される。こうして、トラッキング回路グル
ープ９５は接続点１２０の電圧がＶ。Ｃの予め定められ
たパーセンテージのときφ、０をクロック動作させなけ
ればならない。このクロック動作は次のように達成され
る。
ＰＭＯＳトランジスタ１２８とＣＭＯＳインバータ１２
６のＷ／Ｌ比はＮＭＯＳ）ランジスタ１３０のＷ／Ｌ比
よりもかなり大きいので、インバータ１２６のトリガ点
はＶ。ｏ−Ｖ、である。したがって、ＣＭＯＳインバー
タ１２６の出力は接続点１２０の電圧がＶｃｃ−ＶＴま
で充電されるまでハイのままである。
時間ｔ、において接続点１２０の電圧はｖｃｏＶＴに等
しく、接続点１２０をＶｃｃ／２から充電した結果、電
圧変化はｖｏ。／２　　ＶＴに等しい。こうして、電圧
変化がその最大値の予め定められたパーセンテージのと
きにφｇｏがクロック動作される。コンデンサ１２２の
大きさを制御することにより、このクロッキング時間、
第４図のｘａはビットライン上の差動信号電圧がその最
大値の約９０％に等しいときに起こる。
第７図は第１の従属クロック７４の回路図である。簡潔
には、第１の従属クロック７４は２つの重要な機能を有
する。第１はソース電流を感知増幅器１０のソース端子
２０および２６に印加する始めの速度を制御することで
あり、第２はＰＭＯＳソース端子２ＯＮＭＯＳソース端
子２６に供給される電流の量を等化することである。
これらの機能は両方とも感知増幅の初期段階の間に信号
損失を避けるために臨界的である。
上述のように、もしもソース端子２０および２６に始め
に与えられる電流の振幅が大きすぎた場合にはラッチ１
２および１４のトランジスタ内の寄生ソース−ゲート結
合は信号損失を引き起こし得る。再び第４図を参照して
、差動感知電圧信号の大きさは回路パラメータの不整合
のために感知増幅の第１段階の間実際には減少するかも
しれないことに注目されたい。このようにこの３ｆ１１
段階は極めて臨界的でありそのダイナミックは注意深く
制御されなければならない。
加えて、ＰＭＯＳソース端子２０とＮＭＯＳソース端子
２６に与えられるソース電流が等しくない場合には、左
と右のビットライン３２および３４間のキャパシタンス
のいかなる相違も信号損失を引き起こし得る。
この発明では、この初期のソース電流の制御は第１のＰ
ＭＯＳおよびＮＭＯＳソース電流トランジスタ５４およ
び６２のゲートに与えられるゲート電圧φ５．およびφ
Ｔゴのダイナミック特性を制御することにより達成され
る。
第７図で回路要素のいくつかはバイアス回路１５０と電
流ミラー回路１５２を形成するためにグループ分けされ
る。このグループ分けは単に説明の便宜のためだけであ
る。第１の従属クロックの回路内の残余の回路要素はプ
リチャージとゲーティングのために利用される。バイア
ス回路１５０は第１のバイアス用ＮＭＯＳ）ランジスタ
１５４によって形成され、このトランジスタはそのドレ
イン端子が事実上のＶｃｃ端子１５１に結合され、その
ソース端子はφ８．端子を形成する回路接続点１５６に
結合されている。事実上のＶｃｃ端子１５１はＮＡＮＤ
ゲート１５１Ａの出力に結合され、ＮＡＮＤゲート１５
１Ａの入力はφ、３および反転されたφｓａ信号に結合
されている。ＮＡＮＤゲート１５１Ａは事実上のＶｃｃ
端子１５１をローにクロック動作して、感知増幅段階の
第１および第２段階が完了した後にバイアス用回路１５
０を通る電流を遮断する。こうして電力消散は減少する
。第３段階の間、電流の流れは第３のソース電流トラン
ジスタ５８．６６によって制御され、バイアス回路１５
０は必要でない。第２のバイアス用ＮＭＯ８）ランジス
タ１５８はそのドレイン端子が接続点１５６に結合され
、そのソース端子は接地端子６８に結合され、そのゲー
トは回路接続点１５６に結合されている。
電流ミラー回路グループ１５２は直列に接続された第１
および第２の電流ミラートランジスタ１６０および１６
２を含む。第２の電流ミラートランジスタ１６２のソー
スはＶｃｃ端子６０に結合され、そのドレインは回路接
続点１６４に結合され、これはφＴ７Ｔ子を形成し、そ
のゲートは回路接続点１６４に結合されている。第１の
電流ミラートランジスタ１６０のドレインは回路接続点
１６４に結合され、そのソースは接地端子６８に結合さ
れ、そのゲートは回路接続点１５６に結合されている。
回路接続点１５６はＮＭＯＳトランジスタ１６６によっ
て接地端子６８に結合されている。ＮＭＯＳトランジス
タ１６５はφＴ下倍信号よってゲートされる。回路接続
点１６４はＰＭＯＳトランジスタ１６８によってＶｃｃ
端子６０に結合される。ＰＭＯＳ）ランジスタ１６８は
φ７下信号によってゲートされる。
回路接続点１６４はＰＭＯＳトランジスタ１７０とＮＭ
ＯＳトランジスタ１７２とによって構成される直列回路
によって接地に接続されている。
トランジスタ１７０のゲートは回路接続点１７４に結合
される。回路接続点１７４はＰＭＯＳ）ランジスタ１７
６によってＶｃｃ端子に結合され、８ＭＯ８）ランジス
タ１７８によって接地端子６８に結合されている。トラ
ンジスタ１５４および１７２のゲートはφ、０信号に結
合されており、トランジスタ１７８のゲートはＮＯＲゲ
ート１８０を通って送られるφ、Ｐおよびφ、０信号に
結合されている。
回路接続点１５６に現われる電圧はφ８．信号を含む。
この電圧は第１のＮＭＯＳ電流シンクトランジスタ６２
のゲートに結合される。第１のＮＭＯＳソース電流シン
クトランジスタ６２のソースは接地端子６８に結合され
、ドレインはＮＭＯＳソース端子２６に結合されている
。ＮＭＯＳラッチ１４の交差結合トランジスタ２２およ
び２４はそのゲートが共通の回路接続点１８２に結合さ
れて示されている。同様に、回路接続点１６４に現われ
る電圧はφＴ了倍信号あり、これは第１のＰＭＯＳソー
ス供給トランジスタ６０のゲートに結合さ社ている。第
１のＰＭＯＳソーストランジスタ５４のソース端子はｖ
ｃｃ端子６０に結合されており、ドレイン端子はＰＭＯ
Ｓソース端子２０に結合されている。ＰＭＯＳラッチ１
４の交差結合ＰＭＯＳトランジスタはそのゲートが共通
の端子１８４に結合されて示されている。
８ＭＯ８およびＰＭＯＳラッチ内のトランジスタのゲー
ト端子はそれぞれ共通の接続点１８２および１８４に結
合されて示されている。感知に先立って両方のビットラ
インがＶｃ　ｃ　／　２までプリチャージされているの
でこれらの共通接続点の電圧はＶｃｃ／２に等しい。感
知増幅段階の始めに、ラッチ１４内のトランジスタを通
って非常にわずかな電流が流れるようにＮＭＯＳソース
端子２６をｖｃｃ／２−Ｖ７までバイアスさせてＮＭＯ
Ｓラッチ１２内の８ＭＯ８）ランジスタのＶＧｓをｖＴ
に等しく設定することが所望される。この少量の電流は
ソースゲート結合が信号を破壊するのを防ぐために必要
とされる。
接続点２６のバイアスはバイアス回路グループ１５０に
よって達成される。
バイアス用囲路グループ１５０の機能が説明される。バ
イアス用回路グループの目的はソース接続点２６の電圧
レベルを設定して、感知増幅の初期段階の間に非常に低
いレベルの電流がラッチ１２のトランジスタを通って流
れるようにすることである。
プリチャージの間、接続点１８２およびラッチ１２内の
トラジスタのゲートにおける電圧レベルはＶｃｃ／２に
確立される。したがって、ラッチ１２内のトランジスタ
はゲートソース電圧ＶＧｓがトランジスタのしきい値電
圧Ｖ、におよそ等しくなったとき、すなわち、ＮＭＯＳ
ソース接続点２６の電圧がＶｃｃ／２−Ｖ７に等しくな
ったときに導通するだろう。
バイアス用回路１５０は第１のソース電流シンクトラン
ジスタ６２と協働して接続点２６の電圧をＶ。ｃ／２　
　ＶＴよりもわずかに少ないレベルに確立して感知増幅
の臨界的な初期段階の間に最少のソース電流を提供し、
それによって信号損失を防ぐ。接続点２６の電圧レベル
の制御はバイアス用トランジスタ１５４．１５８、第１
のＮＭＯＳソース電流トランジスタ６２、およびラッチ
１２内のトランジスタのチャンネル幅と長さの比（Ｗ／
　Ｌ　）を調整することによって達成される。
回路内のすべてのトラジスタは電流ｒｏｓがソースゲー
ト電圧差ＶＧｓのみに依存するように、飽和領域で動作
するようにバイアスされる。トランジスタを飽和にする
ために、ＶＯＳはＶＧｓ−ＶＴに等しいかまたはそれよ
り大きくなければならない、ここでＶＯＳはトランジス
タのドレインとソース間の電圧差である。したがって、
第１のソース電流トランジスタ６２が飽和で動作するた
めには Ｖ　（２６）　≧Ｖ　（１５６）　　ＶＴ　　　　（１
）ここで参照番号の括弧の付いたＶ、ＩＤ、またはＷ／
Ｌ等の量はその参照番号によって識別される回路要素の
量の値である。
数式（１）と両立する最大のＶＧｓが所望されるので Ｖ　（２６）　＝Ｖ　（１５６）　　Ｖｖ　　　　（２
）好ましい実施例では、感知増幅の初期速度を制御する
ためにＶ（２６）の値は４１５（Ｖｃｃ／２Ｖｔ）に確
立されるべきである。したがって数式（２）と両立する
ためにはＶ　（１５６）は（２１５Ｖｃ　ｃ　＋１１５
ＶＴ　）に確立されなければならない。
飽和で動作するトランジスタを通る電流は以下の関係で
与えられる。
１ｏ　ｓ　−Ｃ（Ｗ／Ｌ）　　（ＶＧ　ｓ　　ＶＴ　）
　２ここでＣは定数である。バイアス用トランジスタ１
５４と１５８は直列に接続されいるので量１゜、（１５
４）とＩｏｓ　　（１５ｇ）とは等しい。もしもＷ／Ｌ
（１５４）とＷ／Ｌ（１５ｇ）の比が４：９であれば、
Ｖ（１５６）は（２１５Ｖｃｃ＋１１５ＶＴ）の所望の
値を有する。
第１のソース電流トランジスタ６２のゲート電圧のレベ
ル、すなわちＶ（１５６）を確立したので、次に必要な
のはＶ（２６）の所望の値を確立することである。この
値はＷ／Ｌ（２６）とラッチ１２内のトランジスタのＷ
／Ｌとの比を制御することによって確立される。数式（
３）を利用すると、もしこれらの比が１：５ならばＶ（
２６）は４／　５　（Ｖｃ　ｃ　／　２−ＶＴ　）の所
望の値である。
上述のように、感知増幅段階の第１段階の間にはＰＭＯ
Ｓソース端子２０に供給される電流がＮＭＯＳソース端
子２６から下がる電流と等しいこ５とが極めて重要であ
る。ソース電流のこの等化は第１のＰＭＯＳおよびＮＭ
Ｏ８電流ソーストランジスタ５４および６２と協働する
電流ミラー回路グループ１５２によって達成される。
回路接続点１５６および１６４はプリチャージの間にバ
イアスされて第１のソース電流トランジスタ５４および
６２を非導通にする。回路接続点１６４はトランジスタ
１６８を介してＶｃｃまでバイアスされ、回路接続点１
５６はトランジスタ１６６によって接地にバイアスされ
る。
第１のソース電流シンクトランジスタ６２と第１の電流
ミラートランジスタ１６０のゲートは両方とも接続点１
５６に結合され、それらのソースは両方とも接地端子１
８８に結合されている。こうして、第１のＮＭＯＳソー
ス電流シンクトランジスタ６２および第１の電流ミラー
トランジスタ１６２を通る電流は、２つのトランジスタ
のＷＺＬ比によって決定されるスケールファクタＮを除
いては等しい。この実施例では、第１のＮＭＯＳソース
電流トランジスタ６２を通る電流は第１の電流ミラート
ランジスタ１６０を通る電流にＮを乗じたものに等しい
。
電流ミラートランジスタ１６０と１６２は各トランジス
タを通る電流が等しくなるように直列に結合される。第
２の電流ミラートランジスタ１６２と第１のＰＭＯＳソ
ース電流供給トランジスタ５４のゲートは共通接続点１
６４に結合され、それらのソースは両方ともＶｃｃ端子
６０に結合されている。したがって、各トランジスタの
ＶＧｓは等しく、トランジスタを通って流れる電流は２
つのトランジスタのＷ／Ｌ比によって決定されるスケリ
ンフ１クタ Ｍを除いては等しい。この実施例では、第１のＰＭＯＳ
ソース供給トランジスタ５４を通る電流は第２の電流ミ
ラートランジスタ１６２を通る電流にスケールファクタ
Ｎを乗じたものに等しくなるように調整されている。こ
うして、ＰＭＯＳソース端子２０に供給される電流とＮ
ＭＯＳソース端子２６から下がる電流とは等しく、初期
の感知増幅段階での信号損失の問題は予防される。
第１のＰＭＯＳソース電流トランジスタ５４を通る電流
の流れの初期化が第１のＮＭＯＳソース電流トランジス
タ６２から遅れることを防ぐために、接続点１６４を放
電するための特別の回路が必要とされる。上で述べたよ
うに、接続点１６４はＶｃｃまでプリチャージされてお
り、その固有のキャパシタンスのために電荷は接続点１
６４にストアされている。第１のＮＭＯＳソース電流ト
ランジスタ６２とＮＭＯＳ１Ｊ流ミラートランジスタ１
６０を通る電流の初期化は、それらのゲートが結合され
ているのでほぼ同時に起こる。
しかしながら、もしも接続点１６４がＶｃｃにあると、
ＮＭＯＳトランジスタ１６０を通る初期電流は接続点１
６４の電圧レベルをｖｏ。からＶｃｃＶＴまで下げるの
に必要とされる電荷を構成する。ＰＭＯ３電流ミラート
ランジスタ１６２と第１のＰＭＯＳソース電流トランジ
スタ５４を通る電流の流れは接続点１６４がｖｃｃ−ｖ
Ｔまで引かれるまで遅延されるだろう。こうして、ＰＭ
ＯＳソース端子２０より前にＮＭＯＳソース端子２６に
電流が供給され、信号は失われてしまうかもしれない。
このシステムでは、接続点１６４の電圧レベルはこの時
間遅延を防ぐためにソース電流の初期化に先立ってｖｃ
ｃ　　ｖＴにクランプされる。
感知サイクルの始めに、φ、Ｐはクロック動作され、接
続点１６４および１５６はそれぞれｖｃ。および接地か
ら分離される。時間Ｖ＋（こおいて、φ、０はクロック
動作されておらずφ、Ｐがハイの間口−である。したが
って、トランジスタ１７Ｂのゲートの電圧はハイであっ
てトランジスタ１７８は導通する。トランジスタ１７６
は接続点１６４がＶｃｃにあり、ゲート電圧がＶｃｃで
あるのでオフである。接続点１７４はトランジスタ１７
８によって接地に保たれ、トランジスタ１７０はオンで
ある。φ、０がローなのでトランジスタ１７２はオフで
ある。
この時点、ｙ２で、φｓｏはＶＴまで増加する。
トランジスタ１７２はオンにスイッチされ１７８はオフ
にスイッチされる。電流がトランジスタ１７０および１
７２を通って接地に流れるので接続点１６４の電圧レベ
ルは降下し始める。
時間ｙ３で、接続点１６４の電圧レベルはＶＣｏ−ＶＴ
まで降下している。トラジスタ１７６はオンにスイッチ
されて接続点１７４をＶｃｃまで放電する。こうして、
トランジスタ１７０はオフにスイッチされ接続点１６４
の放電が終了する。
したがって、接続点１６４はｖＣＣＶＴまでクランプさ
れる。
時間ｙ４で、電流はＮＭＯ８電流ミラートランジスタ１
６０と第１のＮＭＯＳソース電流トランジスタ６２を通
って流れる。接続点１６４がｖｏ、−Ｖ、にあるので、
電流の流れはＰＭＯＳ　ミラートランジスタ１６２と第
１のＰＭＯＳソース電流トランジスタ５４を通って即座
に初期化される。
接続点１６４をＶｃｃからＶｃｃ−Ｖ、まで放電する時
間の遅れは取り除かれている。
第８図は第２および第３の従属クロック７６および７８
の回路図である。第２の従属クロックの目的はビットラ
イン上に現われる差動電圧信号の振幅が第３の予め定め
られた値より大きくなるまでφ、２およびφτ７のクロ
ック動作を遅らせることである。第３の予め定められた
値は信号が安定しかつ感知増幅の速度が増加しても失わ
れないようにするために選択されている。
回路は感知増幅器１０内のトランジスタと第１のＰＭＯ
ＳおよびＮＭＯＳソース電流トランジスタ５４および６
２に匹敵する回路要素を含み、差動信号電圧の振幅が少
なくとも１００ｍＶになったときに第２の従属クロック
出力をスイッチする。
第８図において、回路要素は下部グループ２００と上部
グループ２０２にグループ分けされてもトランジスタ２
０ｇによって形成される直列回路を含む。トランジスタ
２０８はそのソースがｖ０トはφ、Ｐクロックに結合さ
れている。ＮＭＯＳトランジスタの組２０６はそれらの
ドレインが回路接続点２１０に接続され、そのソースは
回路接続点２１２に接続され、それらのゲートはＶａＬ
Ｅ端子８６に結合されている。トランジスタ２０８はそ
のドレインが回路接続点２１２に結合され、そのソース
は接地端子６８に結合され、そのゲートはφ５．信号に
結合されている。
ＮＭＯ５）ランジスタ２１４はそのドレインがＶＢＬε
端子８６に結合され、そのソースは回路接続点２１２に
結合され、そのゲートはφＴ了倍信号結合されている。
ＮＭＯＳトランジスタ２１６は接続点２１０と接地端子
６８の間に接続されている。インバータ２１８はその入
力が回路接続点２１０に接続され、その出力が回路接続
点２２０に結合されている。トランジスタ２１６のゲー
トは接続点２２０に結合されている。ＮＭＯＳトランジ
スタ２２２は回路接続点２２０を接地端子６８に結合す
る。トランジスタ２２２のゲートはφＴ下倍信号結合さ
れている。
インバータ２２４はその入力が回路接続点２２０に結合
され、その出力は回路接続点２２６に結合されている。
トランジスタ２２８は回路接続点２２６をＶｃｃ端子６
０に接続する。トランジスタ２２８のゲートはφ、Ｐ信
号に結合されている。
インバータ２３０はその入力が回路接続点２２６に結合
され、その出力は回路接続点２３２に結合されている。
ＰＭＯＳトランジスタ２３４は第１の端子が回路接続点
２３２に接続され、第２の端子が回路接続点２３６に接
続されている。ＮＭＯＳトランジスタ２３８は接続点２
３６を接地端子６８に結合する。加えて、もう１つのＮ
ＭＯＳトランジスタ２４０は回路接続点２３６を接地端
子６８に結合し、トランジスタ２４０のゲートはφ゛ｒ
下信号に結合されている。φ、２出力端子２４２はまた
回路接続点２３６に結合されている。
直列に結合されたインバータ２４４おヨヒ２４６は回路
接続点２３６をφｓａ出力端子２４８に結合する。
第８図の回路要素の上部グループ２０２は本質的には下
部グループ２００の鏡像である。上部グループ２０２内
の各トランジスタは下部グループの対応するトランジス
タと逆の極性である。したがって、上部グループ２０２
内の回路要素は、゛が付けられていること以外では下部
の回路グループ２００内の対応する要素と同じ参照番号
を与えられている。
トランジスタ２３４および２３８のゲートは接続点２３
２′に結合され、トランジスタ２３４′および２３８′
のゲートは接続点２３２に結合されている。
次に回路動作が説明される。プリチャージサイクルの間
、φ５Ｆはローであり、トランジスタ２０４は導通し、
回路接続点２１０はＶｃｃまで充電される。φ７下の値
はハイであり、そのためトランジスタ２１４は導通し回
路接続点２１２はＶ［ＩＬＥまたはＶｃ　ｃ　／　２ま
で充電される。回路接続点２１０の電圧がハイであるの
で、接続点２２０の電圧はローであり、接続点２２６の
電圧はハイであり、接続点２３２の電圧はローである。
同様に、接続点２３２′の電圧はハイである。トランジ
スタ２３８はそのゲートが■。Ｃにあるそのソースが接
地にあり、そのため接続点２３６は接地に結合されるの
で導通する。トランジスタ２３４はその端子２３２およ
び２３６の両方がゼロボルトでありそのゲートがＶｃｃ
であるので非導通である。したがって、プリチャージの
聞出力信号φ、２は接地またはゼロボルトである。
ＲＡＳをローにクロック動作させることによって感知サ
イクルが始められると、φ、ＰおよびφＴ下はクロック
動作されて接続点２１０および２１２を分離する。
トおよびソースはＮＭＯＳラッチ１４内のトラントラン
ジスタ２０８および第１のＮＭＯＳソース電流供給トラ
ンジスタ６２のゲートは両方ともφ５．に結合され、そ
れらのソースはプリチャージの間にＶｃｃ／２にバイア
スされる。したがって両方のトランジスタのＶＧｓは等
しい。したかつ小 ８．が増加するにつれて、ビットライン競夛接続点２１
０上の電圧レベルの減少速度はローのビットライン上の
電圧がＮＭＯＳラッチによってプルダウンされる速度を
追跡する。
２０６および２０８のＷ／Ｌ比はＮＭＯＳラッチ１４内
のトランジスタと第１のＮＭＯＳソース電差動電圧信号
の振幅が少なくとも約１００ｍＶまで増幅されたときに
約ｖｃｃ−ｖ丁まで減少する。
接続点２１０上の電圧がＶｃｃＶＴまで減少するとイン
バータ２１８の出力は増加し始める。
トランジスタ２１６を通るフィードバックが接続点２１
０を迅速にプルダウンし、そのためインバータ２１８の
出力は迅速にＶｃｃまで上昇する。
接続点２２０がハイであると、接続点２２６はローであ
り、接続点２３２はハイである。同様に、接続点２３２
′はローに引かれる。
接続点２３２がハイなので、トランジスタ２３４のソー
ス電圧はハイであり、接続点２３２−がローなので、ト
ランジスタ２３４のゲート電圧はローである。したがっ
て、ＶＧＳ　　（２３４）はローでありトランジスタ２
３４は導通する。同様に、トランジスタ２３８のゲート
に結合された接続点２３２のローの電圧状態は、トラン
ジスタ２３８をターンオフし、接続点２３６を接地から
分離する。したがって、接続点２３６はトランジスタ２
３４を介してｃｃまで充電され、出力信号φｓ２は今や
ハイとなる。
回路要素の上部グループ２０２は同様により高２３４．
２３８．２３１′、２３８′間の結合のために、信号φ
ｓｚは信号φ、２と同時にクロック動作される。
出力φｔ２およびφ、２は第２のＰＭＯ８およびＮＭＯ
Ｓソース電流トランジスタ５６および６４のゲートに結
合される。第２のソース電流トランジスタ５６および６
４のＷ／Ｌ比が第１のソース電流トランジスタ５４およ
び６２のＷ／Ｌ比に関連して増加するのでソース接続点
２０および２６から供給され、下がる電流は、増加され
る。第１の従属クロック７４と第２の従属クロック７６
が信号を破壊しない十分な大きさになることを確実にす
る。
直列に結合されたインバータ２４４および２４６はφ８
．信号のクロック動作を一定の量だけ遅らせる。φｓ２
の印加に続く差動信号の上述の安定さのために、この遅
延はφ５．とφ、２間の遅延はど臨界的ではない。φ３
．およびφ−「１−信号は第３のソース電流供給トラン
ジスタ５８および６８のゲートに与えられ、これはソー
ス電流の振幅および感知増幅速度を迅速に増加させるた
めに非常に大きなＷ／Ｌ比を有する。差動電圧信号の振
幅は今や完全なＶｃｃ信号値まで迅速に増幅され、感知
増幅速度をさらに増加させ、ビットラインを完全な感知
信号値でラッチする。
この発明は特定の実施例を用いて説明された。
当業者には他の実施例も明らかであろう。たとえば、こ
の発明はＰ型つェル内に配置されたＮＭＯＳトランスフ
ァゲートを有するメモリ内でも利用できる。加えて、こ
の発明の原理は相補的なＰＮＰおよびＮＰＮ）ランジス
タのバイポーララッチを利用したメモリにも適用可能で
ある。したがって、この発明は添付の特許請求の範囲に
よって示されるものを除いては限定されることを意図さ
れない。
【図面の簡単な説明】
第１図はこの発明の一実施例の概略図である。 第２Ａ図および第２Ｂ図はプリチャージ回路の回路図で
ある。 第３図は時間の関数としての差動信号電圧のグラフであ
る。 第４図はこの発明の詳細な説明するタイミング図である
。 第５図はトラッキング回路の回路図である。 第６図はトラッキング回路の機能を説明するタイミング
図である。 第７図は第１の従属クロックの回路図である。 第８図は第２および第３の従属クロックの回路図である
。 図において１０はＣＭＯ３感知増幅器、１２はＰＭＯ８
交差結合ラッチ、１４はＮＭＯ３交差結合ラッチ、３６
は左側の記憶セル、３８は右側の記憶セル、４８および
５１はダミー記憶セル、７０はソースクロック回路、７
２はトラッキング回路、７４は第１の従属クロック、７
６は第２の従属クロック、７８は第３の従属クロック、
９０はゲート用回路グループ、９２は検出回路グループ
、９５はトラッキング回路グループ、２００は下部グル
ープ、２０２は上部グループである。 特許出願人　アドバンスト・マイクロ・ディバイシズ・
インコーポレーテッド ン　　　　　　　　　　≧ ン　　　　　　　　　〉

Claims (15)

    【特許請求の範囲】
  1. （１）ＣＭＯＳ感知増幅器の入力に現われる差動電圧信
    号の増幅速度を制御するためのシステムであって、 差動電圧信号の振幅が第１の予め定められたレベルに等
    しいときを決定する手段と； 信号損失を防ぐために、差動電圧信号の大きさが第１と
    第２の予め定められた値の間にあるときに増幅速度を第
    １の選択された値に確立するための手段と；および 感知サイクルの持続期間を減少するために、差動信号電
    圧の振幅が第２の予め定められたレベルより上のときに
    振幅速度を第２の選択された値に増加するための手段と
    を含むシステム。
  2. （２）感知サイクルの持続期間をさらに減少するために
    、差動電圧信号の振幅が第２の予め定められたレベルか
    ら第３の予め定められたレベルまで増加したときに感知
    増幅速度を前記第２の選択された値から第３の選択され
    た値まで増加させるための手段をさらに含む、特許請求
    の範囲第１項に記載の発明。
  3. （３）第１のソース接続点を備えるプルアップラッチと
    、第２のソース接続点を備えるプルダウンラッチとを有
    する型のＣＭＯＳ感知増幅器の入力に現われる差動電圧
    信号の増幅速度を制御するためのシステムであって、 差動電圧信号が第１の予め定められた値に到達したとき
    を決定する手段と； 前記差動電圧信号が前記第１の予め定められた値である
    ときに、前記ソース接続点の選択された一方を、選択さ
    れた電圧レベルまでバイアスして前記選択された接続点
    のソース電流を制御するための手段と；および 前記接続点の両方のソース電流を等化するための手段と
    を含む、システム。
  4. （４）前記第１の予め定められた電圧レベルを差動電圧
    信号の最大可能値の所望のパーセンテージに選択するた
    めの手段をさらに含む、特許請求の範囲第３項に記載の
    発明。
  5. （５）Ｖ＿ｃ＿ｃおよび接地端子を有する、外部電源に
    結合されたＣＭＯＳメモリアレイ内のＣＭＯＳ感知増幅
    器に用いるための感知増幅器クロッキングシステムであ
    って、ＣＭＯＳ感知増幅器は結合された第１のソース端
    子を備える第１の導電性型の交差結合トランジスタを含
    むプルアップラッチと、結合された第２のソース端子を
    備えた第２の導電性型の交差結合トランジスタを含むプ
    ルダウンラッチを有する型であって、前記ＣＭＯＳ感知
    増幅器の入力は左と右のビットラインに結合され、ビッ
    トラインの一方はトランジスタスイッチ転送ゲートを介
    して記憶セルの記憶接続点に選択的に結合され、ワード
    ライン制御信号をクロック動作させることによって活性
    化されてハイのビットラインとローのビットラインの電
    圧レベル間の差である差動電圧信号を発生し、差動電圧
    信号は記憶セル内にストアされた電荷の量によって決定
    される最大可能値Δを有し、第１および第２の結合され
    たソース端子ならびにビットラインは感知サイクルに先
    立って約Ｖ＿ｃ＿ｃ／２までプリチャージされ、さらに
    ＣＭＯＳ感知増幅器はハイビットライン上の電圧レベル
    をＶ＿ｃ＿ｃまで引き上げると同時にロービットライン
    上の電圧レベルを０まで引き下げることによって差動電
    圧信号の大きさをＶ＿ｃ＿ｃまで増幅するためのもので
    あり：差動電圧信号の振幅が第１の予め定められた値に
    到達するときに感知サイクルの感知増幅段階を初期化す
    るための手段と； 感知増幅段階の第１段階の間ラッチの一方の結合された
    ソース端子のソース電流の振幅を第１の予め定められた
    レベルより下に維持するための手段と； 感知増幅段階の第１段階の間感知増幅器の第１および第
    ２の結合されたソース端子のソース電流を等化するため
    の手段と； 差動電圧信号の振幅が、感知サイクルの感知増幅段階の
    第１段階の完了を示す第２の予め定められた値に到達す
    るときを検出するための手段と；および 差動電圧信号の大きさを完全なＶ＿ｃ＿ｃ信号値まで迅
    速に増幅するために、感知増幅段階の第１段階の完了に
    際して感知増幅器の第１と第２の結合されたソース端子
    のソース電流の大きさを増加するための手段とを含む、
    感知増幅器クロッキングシステム。
  6. （６）差動電圧信号の振幅が第１の予め定められた値に
    到達するときを検出する前記手段が、ビットラインと記
    憶セルのキャパシタンスに競争するように設計されたト
    ラッキングコンデンサと； トランジスタスイッチトランスファゲートと競争するよ
    うに設計され、電荷がトランジスタでスイッチされたト
    ランスファゲートを通って転送される速度を追跡する速
    度で前記トラッキングコンデンサを充電するためのトラ
    ッキングトランジスタと； トランジスタでスイッチされたトランスファゲートの特
    性に競争するように設計され、感知サイクルの差動電圧
    信号発生段階の始まりの検出に際してトラッキングトラ
    ンジスタを活性化するための検出用トランジスタと；お
    よび 前記トラッキングコンデンサが予め定められたトラッキ
    ング電圧レベルに充電され、前記トラッキングコンデン
    サおよびトラッキングトランジスタのＷ／Ｌ比がビット
    ライン、貯蔵セルおよびトランジスタでスイッチされた
    トランスファゲートに関連して調節されたときに感知増
    幅段階を始める信号をクロック動作させる手段を含み、
    そのため差動電圧信号の振幅がΔの予め定められたパー
    センテージのときに予め定められたトラッキング電圧レ
    ベルが達成される、特許請求の範囲第５項に記載の発明
    。
  7. （７）プルアップラッチ内のトランジスタはＰＭＯＳト
    ランジスタであり、プルダウンラッチ内のトランジスタ
    はＮＭＯＳトランジスタである、特許請求の範囲第６項
    に記載の発明。
  8. （８）維持するための前記手段が、 プルダウンラッチのソース端子を外部電源の接地端子結
    合するための手段と；および 第２のソース端子のソース電流の振幅を第１の予め定め
    られたレベルより下に維持するために、第２のソース端
    子を（Ｖ＿ｃ＿ｃ／２−Ｖ＿Ｔ）の予め定められた分数
    にバイアスするための手段とを含む、特許請求の範囲第
    ７項に記載の発明。
  9. （９）維持するための前記手段がさらに、 ドレインが第２のソース端子に結合されソースが外部電
    源の接地端子に結合された第１のソース電流供給トラン
    ジスタと； 予め定められたバイアス振幅を有するソース電流制御電
    圧信号をφ＿ｓ＿１端子に発生するための手段と； 第１のソース電流供給トランジスタのゲートを前記φ＿
    ｓ＿１端子に結合するための手段とを含み；前記第１の
    ソース電流供給トランジスタのＷ／Ｌ比はプルダウンラ
    ッチ内のトランジスタのＷ／Ｌ比に関連して調整され、
    そのため第２のソース端子での電圧レベルは（Ｖ＿ｃ＿
    ｃ／２−Ｖ＿Ｔ）の予め定められた分数であり；さらに 前記ソース電流制御電圧信号発生手段を前記感知増幅段
    階を始める信号に結合して、前記感知増幅を始める信号
    がクロック動作されたときに前記第１のソース電流制御
    電圧信号の発生を始めるための手段とを含む、特許請求
    の範囲第８項に記載の発明。
  10. （１０）前記ソース電流制御電圧信号を発生するための
    前記手段が、 そのドレインがＶ＿ｃ＿ｃ端子に結合され、そのソース
    が前記φ＿ｓ＿１端子に結合され、そのゲートが前記感
    知増幅段階を始める信号に結合された第１のバイアス用
    トランジスタと；および そのドレインとゲートが前記φ＿ｓ＿１端子に結合され
    、そのドレインが接地端子に結合された第２のバイアス
    用トランジスタを含み、前記第１と第２のバイアストラ
    ンジスタのＷ／Ｌ比が前記φ＿ｓ＿１端子の電圧レベル
    を予め定められたバイアス振幅に確立するように調整さ
    れている、特許請求の範囲第９項に記載の発明。
  11. （１１）前記等化手段が、 第１のＮＭＯＳソース電流トランジスタの回路特性に競
    争するように設計され、そのゲートが前記φ＿ｓ＿１回
    路端子に接続された第１のＮＭＯＳ電流ミラートランジ
    スタを含み、そのため第１の電流ミラートランジスタと
    第１のＮＭＯＳソース電流トランジスタのＶ＿Ｇ＿ｓが
    等しく、また前記第１のＮＭＯＳソース供給トランジス
    タを通って流れる電流が前記第１の電流ミラートランジ
    スタを通って流れる電流にスケールファクタＮを乗じた
    ものに等しく； 前記第１のＮＭＯＳ電流ミラートランジスタと直列に接
    続された第２のＰＭＯＳ電流ミラートランジスタを含み
    、そのため前記第１と第２の電流ミラートランジスタを
    通って流れる電流の振幅が等しく；および 感知増幅器の第１のソース電流端子にソース電流を供給
    するための第１のＰＭＯＳソース電流トランジスタを含
    み、第２のＰＭＯＳ電流ミラートランジスタと第１のＰ
    ＭＯＳソース電流トランジスタのゲートは結合されてお
    り、そのため第２のＰＭＯＳ電流ミラートランジスタと
    第１のＰＭＯＳソース電流トランジスタのＶ＿Ｇ＿ｓは
    等しく、またそのため第１のＰＭＯＳソース電流供給ト
    ランジスタ内の電流は第２のＰＭＯＳミラートランジス
    タ内の電流にスケールファクタＮを乗じたものに等しく
    、また感知増幅器のＰおよびＮソース端子に与えられた
    ソース電流の振幅が等しい、特許請求の範囲第１０項に
    記載の発明。
  12. （１２）差動電圧の振幅が第２の予め定められた値に達
    したときを検出するための前記手段が、ＰＭＯＳプリチ
    ャージトランジスタと； 感知増幅器のプルダウン交差結合ラッチの特性と競合す
    るように設計されたＮＭＯＳラッチ競合トランジスタと
    を含み、ＮＭＯＳ競合トランジスタはそのドレイン端子
    がＰＭＯＳプリチャージトランジスタのドレイン端子と
    共通のドレイン接続点で結合されており、前記ＰＭＯＳ
    プリチャージトランジスタは前記共通ドレイン接続点を
    プリチャージ電圧レベルまで充電し、ＮＭＯＳラッチ競
    合トランジスタのゲートはＶ＿ｃ＿ｃ／２にバイアスさ
    れ； 第１のＮＭＯＳソース供給トランジスタの特性に競合す
    るように設計されたＮＭＯＳソース電流供給競合トラン
    ジスタを含み、そのドレインはＮＭＯＳラッチ競合トラ
    ンジスタのソースに結合され、そのゲートは前記φ＿ｓ
    ＿１回路端子に結合されており、そのため前記第１のソ
    ース電流トランジスタと前記ＮＭＯＳソース電流供給競
    合トランジスタのＶ＿Ｇ＿ｓは等しく、前記ＮＭＯＳソ
    ース電流供給競合トランジスタを通って流れる電流は前
    記第１のＮＭＯＳソース電流トランジスタを通って流れ
    る電流にスケールファクタを乗じたものに等しく、また
    共通ドレイン接続点のプリチャージ電圧レベルの変化の
    速度が記憶接続点の電圧の変化の速度を追跡し；さらに 前記共通ドレイン接続点に接続され、結合されたドレイ
    ン接続点の電圧レベルが差動電圧信号の振幅が少なくと
    も第２の予め定められた値に達したことを示したときに
    第２段階の感知増幅段階を初める信号をクロック動作さ
    せる出力クロッキング手段を含む、特許請求の範囲第１
    １項に記載の発明。
  13. （１３）感知増幅段階の始まりに先立って前記第２のＰ
    ＭＯＳ電流ミラートランジスタと前記第１のＰＭＯＳソ
    ース電流トランジスタのゲートをＶ＿ｃ＿ｃにプリチャ
    ージするための手段と；および ＰＭＯＳソース端子へのソース電流の供給がＮＭＯＳソ
    ース端子に関して遅延することを防ぐために、感知増幅
    段階の第１段階の間前記ゲートの電圧レベルを約Ｖ＿ｃ
    ＿ｃ−Ｖ＿Ｔにクランプするための手段をさらに含む、
    特許請求の範囲第１２項に記載の発明。
  14. （１４）感知増幅器のソース端子のソース電流を増加す
    るための前記手段が、 第２のＮＭＯＳソース電流トランジスタを含み、そのド
    レインは前記ＮＭＯＳソース接続点に結合され、そのソ
    ースは接地に結合され、そのゲートは前記第２段階の感
    知増幅段階を始める信号によってバイアスされ、ここで
    、前記第のＮＭＯＳソース電流トランジスタは前記第２
    段階を姶める信号が前記出力クロッキング手段によって
    クロック動作されるときに導通し、またここで前記第２
    のＮＭＯＳソース電流トランジスタのＷ／Ｌ比は前記ソ
    ース端子の感知電流の振幅を増加させるように調節され
    ているので、前記差動電圧信号の増幅速度が増加され；
    および 第２のＰＭＯＳソース電流トランジスタを含み、そのド
    レインは前記ＰＭＯＳソース接続点に結合され、そのソ
    ースはＶ＿ｃ＿ｃに結合され、そのゲートは前記第２段
    階の感知増幅段階を始める信号によってバイアスされ、
    ここで前記第２のＰＭＯＳソース電流トランジスタは前
    記第２段階を始める信号が前記出力クロッキング手段に
    よってクロック動作されたときに導通し、またここで前
    記第２のＰＭＯＳソース電流トランジスタのＷ／Ｌ比は
    前記ソース端子の感知電流の振幅を増加させるように調
    節されておりそのため前記差動電圧信号の増幅速度が増
    加する、特許請求の範囲第１３項に記載の発明。
  15. （１５）前記増加のための手段が、 前記第２段階の感知増幅段階信号のクロック動作の後予
    め定められた時間に第３段階の感知増幅段階を始める信
    号をクロック動作させるための手段と； 第３のＮＭＯＳソース電流トランジタを含み、そのドレ
    インは前記第２のソース端子に結合され、そのソースは
    接地に結合され、そのゲートは前記第３段階感知増幅段
    階を始める信号によってバイアスされ、ここで前記第３
    のＮＭＯＳソース電流トランジスタは前記第３段階の感
    知増幅信号がクロック動作されたときに導通し、またこ
    こで前記第３のＮＭＯＳソース電流トランジスタのＷ／
    Ｌ比が前記ソース端子のソース電流の振幅をさらに増加
    させるように調整されて前記差動電圧信号の増幅速度を
    迅速に増加させ、それによって差動電圧信号の振幅がそ
    の完全なＶ＿ｃ＿ｃ信号電圧値に迅速に達し；さらに 第３のＰＭＯＳソース電流トランジスタを含み、そのド
    レインは前記第２のソース端子に結合され、そのソース
    はＶ＿ｃ＿ｃに結合され、そのゲートは前記第３段階の
    感知増幅段階を始める信号によつてバイアスされ、ここ
    で前記第のＰＭＯＳソース電流トランジスタは前記第３
    段階の感知増幅信号がクロック動作されたときに導通し
    、またここで前記第３のＰＭＯＳソース電流トランジス
    タのＷ／Ｌ比は前記ソース端子のソース電流の振幅をさ
    らに増加させるように調整されて前記差動電圧信号の増
    幅の速度を迅速に増加させ、そのため差動電圧信号の振
    幅はその完全なＶ＿ｃ＿ｃ信号電圧値に迅速に達する、
    特許請求の範囲第１４項に記載の発明。
JP61129036A 1985-06-03 1986-06-02 差動電圧信号の増幅速度を制御するためのシステム Granted JPS61280097A (ja)

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