DE3686446T2

DE3686446T2 - Leseverstaerkungsschaltung fuer eine integrierte schaltung.

Info

Publication number: DE3686446T2
Application number: DE8686304172T
Authority: DE
Inventors: Lee-Lean Shu; Tai-Ching Shyu
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1985-06-03
Filing date: 1986-06-02
Publication date: 1993-01-21
Anticipated expiration: 2006-06-03
Also published as: EP0205294A3; JPS61280097A; EP0205294A2; EP0205294B1; ATE79691T1; DE3686446D1; JPH0534759B2; US4694205A

Description

Die Erfindung betrifft generell dynamische IC-CMOS- Direktzugriffsspeicher (DRAMS) und insbesondere ein System zum Steuern der Zeitgebung des Lesezyklus in einem CMOS-DRAM.
Neuere Fortschritte in der CMOS-Technik haben es den Designern von Speicherschaltungen ermöglicht, den CMOS- Anordnungen inhärenten Energieverlust zu reduzieren und gleichzeitig hohe Dichte zu erzielen. Während jedoch die Abmessungen der Speicherzellen abnehmen, um eine hohe Dichte zu ermöglichen, steigt die Anfälligkeit des Arrays für durch Alpha-Partikel hervorgerufene "Soft"- Fehler. Ein CMOS-DRAM, das PMOS-Speicherzellen verwendet, die in einer in einem PMOS-Substrat ausgebildeten N-Mulde angeordnet sind, veringert diese Anfälligkeit für Soft-Fehler.
Bei einem CMOS-DRAM wird digitale Information als kapazitive Ladung in einer Speicherzelle gespeichert, die durch herkömmliche externe Einrichtungen adressiert und erkannt werden kann. Der Ladungszuwachs in der Speicherzelle wird erkannt mittels einer CMOS-Erkennungsschaltung mit kreuzgekoppelten PMOS- und NMOS-Haltespeichern, die in einem herkömmlichen IC-Schaltungschip enthalten sind. Der CMOS-Leseverstärker erkennt die Differenzsignalspannung, die zwischen rechten und linken Bitleitungen, welche mit Eingangsschaltungspunkten des Leseverstärkers verbunden sind, entwickelt wird. Diese Differenzsignalspannung ist die Differenz zwischen den Spannungspegeln auf einer "High"-Bitleitung und einer "Low"-Bitleitung. Die Polarität der Differenzsignalspannung gibt den Wert des gespeicherten Bits an. Die Zeitsteuerung der Erkennungsoperation ist kritisch für den korrekten Vergleich der Ladungen auf den entgegengesetzten Bitleitungen. Die Lesezykluszeit, d.h. die Zeit, die der Speicher benötigt, um das gewünschte Bit zu adressieren, um das Differenzspannungssignal sich stabilisieren zu lassen und um die Differenzsignalspannung zu verstärken, bildet einen beträchtlichen Anteil der gesamten Lesezugriffszeit des Speichers. Bei dem Ablauf des Zugriffs auf die Daten sind Geschwindigkeit und Präzision wesentliche sowie konkurrierende Faktoren. Bei der Konzeption sind Kompromisse notwendig, um die Speicherzugriffsgeschwindigkeit zu verbessern, ohne Präzision zu opfern.
Konzeptionen für CMOS-DRAMS, die CMOS-Leseverstärker verwenden, sind vorgeschlagen worden in Veröffentlichungen von Chwang et al. unter dem Titel "A 70ns High Density CMOS DRAM", IEEE International Solid State Circuits Conference Proceedings, 22383, S. 56; Kawamoto et al. unter dem Titel "256K/1Mb DRAMS--II", 1984, IEEE International Solid State Circuits Conference Proceedings, 24. Februar 1984, S. 276-277, und von Kung et al. unter dem Titel "A Sub-100ns 56K DRAM in CMOS III Technology", 1984 IEEE International Solid State Circuits Conference Proceedings, 24. Februar 1984, S. 278-279.
Generell enthält der in sämtlichen dieser Veröffentlichungen beschriebene Lesezyklus die folgenden Schritte:
(a) Die Bitleitungen werden auf VCC/2 vorgeladen, wobei VCC/2 der externe Versorgungsspannungspegel ist;
(b) das Bit wird erkannt durch Ziehen der High-Bitleitung auf VCC mit dem PMOS-kreuzgekoppelten Haltespeicher des Erkennungsverstärkers; und
(c) die Leitungen werden aktiv wiederhergestellt durch Ziehen der Low-Bitleitung auf Erdniveau mit dem NMOS- kreuzgekoppelten Haltespeicher.
Diese Lesezyklen, die eine Leseverstärkungsphase aufweisen, welche eine Leseoperation, gefolgt von einer Wiederherstellungsoperation, enthält, haben mehrere inhärente Nachteile. Erstens ergibt sich eine höhere Zugriffszeit, weil lediglich die PMOS-Hälfte des CMOS- Leseverstärkers das Lesen ausführt. Zweitens bewirken ungleiche Kapazitäten in der Bitleitung und der komplementären Bitleitung, daß das Signal während des sequentiellen PMOS-Pull-up und NMOS-Pull-down der High- Bitleitung bzw. der Low-Bitleitung verlorengeht. Wenn beispielsweise die Kapazität einer gegebenen Bitleitung wesentlich niedriger wäre als die Kapazität der anderen Bitleitung, würde die Bitleitung während der PMOS-Pull- up-Operation hochgezogen, unabhängig von der polarität der zwischen den Bitleitungen entwickelten Differentialsignalspannung.
Ein kritischer Aspekt des Lesezyklus besteht in der Steuerung der Zeitverzögerung zwischen der Initiierung des Ladungstransfers zwischen der Speicherzelle und der Bitleitung und der Aufbringung des Quellenstroms auf den Leseverstärker zum Verstärken der Differentialsignalspannung.
Der Transfer der Ladung ist gekennzeichnet durch die RC-Zeitkonstante der Speicherzelle und des Transfergates, und somit ist der Anstieg der Größe der Differentialsignalspannung auch durch diese Konstante gekennzeichnet. Zur Vermeidung von Lesefehlern ist es wichtig, die Leseverstärkungsphase nicht zu beginnen, bsi sich die Differentialsignalspannung in der Nähe ihres Naximalwertes befindet.
Bei vielen existierenden Systemen werden die Ladungstransfertrigger- und Leseverstärkertaktsignale mit einer feststehenden Verzögerung getaktet, damit sich die Differentialsignalspannung stabilisieren läßt. System dieses Typs können hinsichtlich der Geschwindigkeit nicht so stabilisiert werden, daß ihre Funktionalität über einen weiten Bereich von Herstellungsprozeßparametern und Betriebsbedingungen gesichert ist. Derartige Schaltungsaufbauten resultieren im Vergleich mit der Höchstgeschwindigkeit, die sich bei Schaltungen mit den besten Prozeßparametern erzielen läßt, in langsamen Speichereinrichtungen.
Ein weiterer kritischer Aspekt der Leseoperation ist die Steuerung der Rate, mit der der Quellenstrom dem Leseverstärker zugeführt wird. Wenn dieser Quellenstrom zu schnell ansteigt, kann das Signal aufgrund von parasitärer Kapazitätskopplung zwischen den Source-Elektroden und den Bitleitungen verlorengehen.
Bei typischen Systemen werden Transistoren verwendet, die skaliert sind, daß sie als Linearwiderstände wirken, wenn ihre Gates durch ein digitales Gate-Signal aktiviert werden, um die Zuwachsrate des Leseverstärkungsquellenstroms zu steuern. Im besten Fall ist die von diesen Systemen erzielte dynamische Charakteristik lediglich eine stückweise lineare Annäherung an eine optimale dynamische Charakteristik.
Wie oben beschrieben können Unterschiede zwischen der Kapazität der Bitleitungen während einer unabhängigen Pull-up- oder Pull-down-Operation Signalverlust verursachen. Bei vielen Systemen ist die Kapazität der Bitleitungen im wesentlichen gleich, jedoch wird während der Abtastzyklen eine gewählte der Bitleitungen mit einer Speicherzelle gekoppelt, so daß die totale Kapazität der gewählten Bitleitung ansteigt auf CBL + CST. Die andere der Bitleitungen wird entweder mit einer Dummy-Speicherzelle gekoppelt oder bleibt während des Abtastzyklus isoliert, so daß ihre totale Kapazität entweder CBL oder CBL + CD ist. Somit ist die totale Kapazität der vorliegenden Bitleitung, die mit CST gekoppelt ist, nicht gleich der totalen Kpazität der anderen Bitleitung, falls die andere Bitleitung während des Lesezyklus isoliert bleibt oder falls CD nicht gleich CST ist. Folglich könnte ein Lesesystem, das nichtsimultane Pull-up- und Pull-down-Zyklen verwendet, bei diesen Systemtypen Signalverlust bewirken.
Somit benötigt man ein System zur Initiierung der Sourcetaktsequenz zum Verbessern der Genauigkeit, ohne die Geschwindigkeit herabzusetzen, zum Kontrollieren der Rate, mit der der Quellenstrom dem Leseverstärker zugeführt wird, zur Verhinderung von Signalverlust, und zur gleichzeitigen Taktung der kreuzgekoppelten PMOS- und die NMOS-Haltespeicher zum Lesen des gespeicherten Bits, damit die Geschwindigkeit und die Genauigkeit eines CMOS DRAM verbessert wird.
US-A-4 421 996 beschreibt ein Leseverstärkungsschema für einen Direktzugriffsspeicher und insbesondere die Steuerung der Lesezeitgebung in bezug zu Variationen der Schaltungsbetriebsbedingung und der Herstellungsprozeßparameter.
Die Erfindung schafft ein System zum Steuern der Verstärkungsrate des Differenzspannungssignals an den Eingängen eines CMOS-Leseverstärkers des Typs, der einen Pull-up-Haltespeicher mit einem ersten Quellenschaltungspunkt und einen Pull-down-Haltespeicher (14) mit einem zweiten Quellenschaltungspunkt aufweist, mit:
einer Einrichtung zum Erkennen, wann die Amplitude des Differenzspannungssignals gleich einem ersten vorbestimmten Pegel ist;
einer Einrichtung, die zur Verhinderung von Signalverlust eine Verstärkungsrate mit einem ersten gewählten Wert schafft, wenn die Größe des Differenzspannungssignals zwischen dem ersten und einem zweiten vorbestimmten Pegel liegt; gekennzeichnet durch
eine Einrichtung, die zur Verringerung der Dauer des Lesezyklus die Verstärkungsrate auf einen zweiten gewählten Wert erhöht, wenn die Amplitude der Differenzsignalspannung über dem zweiten vorbestimmten Pegel liegt.
Es wird ein CMOS-Leseverstärkertaktungssystem beschrieben, das die Dynamik der Leseverstärkungsphase des Abtastzyklus derart steuert, daß die Geschwindigkeit erhöht wird, ohne daß die Genauigkeit abnimmt. Der CMOS-Leseverstärker enthält einen Pull-up-Haltespeicher, um die High-Bitleitung auf VCC hochzuziehen, wenn Quellennstrom an den Quellenschaltungspunkt des Haltespeichers angelegt wird, und einen Pull-down-Haltespeicher, um die LOW-Bitleitung auf Erdpotential herabzuziehen, wenn Quellenstrom von dem Quellenschaltungspunkt des Haltespeichers abgesunken ist.
Der Lesezyklus enthält eine Differentialspannungssignalerzeugungsphase, die initiiert wird durch Verbinden einer Speicherzelle mit einer gewählten Bitleitung. Wenn Ladung zwischen der Speicherzelle und der gewählten Bitleitung übertragen wird, steigt die Größe der Differentialspannung auf eine finite Rate an. Bei genügend Zeit würde der Wert des Signals einen Maximalwert Δ erreichen, der bestimmt ist durch CBL, CST und die Spannungspegel auf der Bitleitung und der Speicherzelle. Während der Signalerzeugungsphase werden die Quellenschaltungspunkte des Leseverstärkers auf das vorbestimmte Niveau vorgespannt.
Die Leseverstärkungsphase des Lesezyklus wird initiert nach einem gewissen Zeitintervall nach Innitiierung der Signalerzeugungsphase durch Ändern der Spannungspegel an den Quellenschaltungspunkten des Leseverstärkers von weg von dem Vorladepegel.
Die Leseverstärkungsphase wird initialisiert, wenn die Amplitude des Differentialspannungssignals einen ersten vorbestimmten Pegel erreicht hat, der gleich einem gewählten Prozentanteil ist, z.B. 90% von Δ.
Der gewählte Prozentanteil repräsentiert einen gewünschten Kompromiß zwischen Geschwindigkeit (die reduziert wird durch das Warten darauf, daß die Signalamplitude den vollen Wert A erreicht) und Genauigkeit (die dadurch vergrößert wird, daß man eine Näherung der Signalamplitude an Δ zuläßt).
Während der ersten Stufe der Leseverstärkungsphase kann die Amplitude des Differentialspannungssignals aufgrund von Unverhältnismäßigkeiten zwischen den Schaltungsparametern abnehmen, wenn die Spannung an den Quellenschaltungspunkten von dem Vorladeweg weg geändert wird. Während dieser ersten Stufe ist das Signal sehr instabil und kann leicht verlorengehen.
Die Leseverstärkungsrate wird während dieser ersten Stufe derart gesteuert, daß Signalverlust, der aufgrund von parasitärer kapazitiver Kopplung zwischen den Quellenschaltungspunkten und den Bitleitungen entstehen könnte, verhindert wird.
Bei einer Ausführungsform der Erfindung wird der Strom an den Quellenschaltungspunkten während dieser ersten Phase vergleichmäßigt, um durch ungleiche Kapazitätsladungen an den Eingängen des Leseverstärkers bedingten Signalverlust zu verhindern.
Wenn die Amplitude des Differentialspannungssignals mindestens auf einen zweiten vorbestimmten Wert verstärkt wird, stabilisiert sich das Signal, und die zweite Stufe der Leseverstärkungsphase wird initiiert.
Der zweite vorbestimmte Wert wird ermittelt, und der Strom an den Quellenschaltungspunkten wird erhöht, um die Leseverstärkungsrate zu erhöhen und die Dauer des Lesezyklus zu reduzieren.
Die Leseverstärkungsrate wird weiter erhöht, wenn die Amplitude des Differentialspannungssignals auf einen dritten vorbestimmten pegel verstärkt wird, um das Signal schnell auf dem vollen Ausgangswert festzuhalten.
Bei der bevorzugten Ausführungsform wird der Quellenstrom an jedem Quellenschaltungspunkt durch erste, zweite und dritte parallel geschaltete Quellenstromtransistoren gesteuert. Eine Taktungsschalteinrichtung steuert die Gate-Signale an jedem Transistor.
Die Taktungsschalteinrichtung enthält eine Nachlaufschaltung zum Takten eines Nachlaufsignals, wenn die Amplitude des Differentialspannungssignals den ersten vorbestimmten Pegel erreicht.
Die Nachlaufschaltung verwendet Schaltungselemente, die die Schaltungscharakteristik der Bitleitung und des Transfergates emulieren, um zu bestimmen, wann die Amplitude des Signals den ersten vorbestimmten Wert erreicht.
Diese Emulationstechnik sorgt für eine zuverlässige Operation und optimalen Betrieb über einen weiten Bereich von Temperatur- und Herstellungsprozeßparameter-Variationen.
Das Nachlaufschaltungausgangssignal triggert einen ersten Slave-Taktgenerator, dessen Ausgänge mit den Gates der ersten Quellenstromtransistoren verbunden sind. Der Wert der Ausgangssignale des ersten Slave- Taktgenerators wird gesteuert zum Vorspannen eines der Quellenschaltungspunkte auf einen gewählten Vorspannpegel. Dieser gewählte Pegel steuert die Verstärkungsrate so, daß Signalverlust vermieden wird.
Die Nachlaufschaltung verwendet ferner eine Stromspiegeltechnik, um den Strom an den Quellenschaltungspunkten während der ersten Stufe zu vergleichmäßigen.
Ein zweiter Slave-Taktgenerator empfängt das Ausgangssignal von dem ersten Slave-Taktgenerator und taktet die Ausgangssignale des zweiten Slave-Taktgenerators, wenn das Differentialspannungssignal auf den zweiten vorbestimmten Pegel verstärkt wird. Die Ausgangssignale des zweiten Slave-Taktgenerators werden an die Gates der zweiten Quellenstromtransistoren angelegt. Diese Transistoren leiten, wenn die Ausgangssignale getaktet werden, derart, daß der Strom an den Quellenschaltungspunkten erhöht wird und die Leseverstärkungsrate erhöht wird.
Der zweite Slave-Taktgenerator benutzt eine Schaltung, die die ersten Quellenstromtransistoren und die Transistoren in dem Leseverstärker emuliert, um zu bestimmen, wann die Amplitude des Differentialspannungssignals auf den zweiten vorbestimmten Wert verstärkt worden ist.
Ein dritter Slave-Taktgenerator empfängt die Ausgangssignale von dem zweiten Slave-Taktgenerator und taktet die Ausgangssignale von dem dritten Slave-Taktgenerator nach einer feststehenden Zeitperiode von dem Takten der Ausgangssignale von dem zweiten Slave-Taktgenerator.
Die Ausgangssignale von dem dritten Slave-Taktgenerator werden mit den Gates der dritten Quellenstromtransistor verbunden. Diese Transistoren leiten, wenn das Ausgangssignal getaktet wird, um die Leseverstärkungsrate weiter zu erhöhen.
Somit handelt es sich bei der Erfindung um ein Taktungssystem, das die Dynamik der Leseverstärkungsphase des Abtastzyklus derart steuert, daß eine hohe Geschwindigkeit ohne Einbuße an Genauigkeit erzielt wird.

KURZBESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ist ein schematisches Schaltbild einer Ausführungsform der Erfindung.
Fign. 2 und 2B sind Schaltbilder der Vorladeschaltung.
Fig. 3 ist ein Schaubild der Differentialsignalspannung als Funktion der Zeit.
Fig. 4 ist ein Zeitgebungsdiagramm zur Veranschaulichung der Funktionsweise der Erfindung.
Fig. 5 ist ein Schaltbild der Nachlaufschaltung.
Fig. 6 ist ein Zeitgebungsdiagramm zur Veranschaulichung der Funktionsweise der Nachlaufschaltung.
Fig. 7 ist ein Schaltbild des ersten Slave-Taktgenerators.
Fig. 8 ist ein Schaltbild des zweiten und des dritten Slave-Taktgenerators.

DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM

Bei der vorliegenden Ausführungsform handelt es sich um ein System zum Takten des Lesezyklus in einem CMOS DRAM in der Weise, daß gleichzeitig ein gespeichertes Bit durch die kreuzgekoppelten PMOS- und NMOS Halteschaltungen eines CMOS-Leseverstärkers gelesen wird.
Fig. 1 ist ein schematisches Schaubild einer bevorzugten Ausführungsform der Erfindung. Wie Fig. 1 zeigt, weist ein CMOS-Leseverstärker 10 einen kreuzgekoppelten PMOS-Haltespeicher 12 und einen kreuzgekoppelten NMOS- Haltespeicher 14 auf. Der kreuzgekoppelte PMOS-Haltespeicher 12 enthält erste und zweite kreuzgekoppelte PMOS-Transistoren 16 und 18, deren Source-Anschlüsse mit einem PMOS-Quellenschaltungspunkt 20 verbunden sind. Der kreuzgekoppelte NMOS-Haltespeicher 14 enthält erste und zweite kreuzgekoppelte NMOS-Transistoren 22 und 24, deren Source-Anschlüsse mit einem NMOS-Quellenschaltungspunkt 26 verbunden sind. Die Drains der ersten PMOS- und NMOS-Transistoren 16 und 22 sind mit einem ersten Eingangsschaltungspunkt 28 verbunden. In ähnlicher Weise sind die Drains der zweiten PMOS- und NMOS-Transistoren 18 und 24 mit einem zweiten Eingangsschaltungspunkt 30 verbunden. Der ersten Eingangsschaltungspunkt 28 ist mit einer linken Bitleitung 32 verbunden, und der zweite Schaltungspunkt 30 ist mit einer rechten Bitleitung 34 verbunden.
Eine linke Speicherzelle 36, die einen Schaltungspunkt 37 enthält, und eine rechte Speicherzelle 38, die einen Schaltungspunkt 39 enthält, sind mit der linken Bitleitung 32 bzw. der rechten Bitleitung 34 verbunden. Mehrere Bitzellen sind mit jeder Bitleitung verbunden, von denen auf jede zugegriffen wird mittels einer Wortleitung oder eines Zeilenadressenwählsignals (WLM für linke Bitleitungen und WLN für rechte Bitleitungen), das ein Transfergate 40,42 schaltet. Wenn sich das Transfergate 40,42 im eingeschalteten Zustand befindet, wird ein Speicherkondensator 44,46 elektrisch mit der jeweiligen Bitleitung 32,34 verbunden, so daß die Ladung an den Speicherschaltungspunkten 37,39 auf der Bitleitung 32,34 gelesen werden kann. Jede Bitleitung 32,34 weist eine inhärente Kapazität zwischen der Bitleitung 32,34 und dem Substrat auf. Diese inhärente Kapazität bewirkt zusammen mit dem inhärenten Widerstand der Bitleitungen eine charakteristische RC-Zeitkonstante. Die RC-Verzögerung der Bitleitung ist ein bedeutender Parameter in einer Schaltung, insbesondere in einer sehr dichten Kapazitätsspeicherschaltung.
Mit jeder Bitleitung ist eine Dummy-Speicherzelle 48 bzw. 51 verbunden. Jede Dummy-Speicherzelle enthält ein Dummy-Transfergate 50 und 52. Im folgenden wird die Funktion der Dummy-Speicherzelle beschrieben.
Der PMOS-Quellenschaltungspunkt 20 ist mit den Drain- Anschlüssen der ersten, zweiten und dritten PMOS-Quellenstromzufuhrtransistoren 54, 56 und 58 verbunden. Der Source-Anschluß jedes dieser PMOS-Transistoren 54, 56 und 58 ist mit dem VCC-Anschluß 60 einer externen Stromquelle verbunden. Der NMOS-Schaltungspunkt 26 ist mit den Drains der ersten, zweiten und dritten NMOS- Quellenstromherabziehtransistoren 62, 64 und 66 verbunden. Die Source-Anschlüsse sämtlicher Transistoren 62, 64 und 66 sind mit dem Masse-Anschluß 68 der externen Stromzufuhr verbunden.
Die Quellentaktungsschaltung 70 weist eine Nachlaufschaltung 72 auf, die entweder auf die Dummywortleitungssignale über eine linke Dummy-Wortleitung 74 oder eine rechte Dummy-Wortleitung 76 anspricht, wobei die Dummy-Wortleitungen 74,76 ferner mit der Gate-Elektrode des jeweiligen Dummyzellentransfergates 50,52 verbunden sind. Das Ausgangssignal der Nachlaufschaltung ist mit einem ersten Slave-Taktgenerator 74 verbunden, der eine erste Ausgangssignalcharakteristik hat. Der erste Slave-Taktgenerator erzeugt erste und zweite Ausgangssignale des ersten Slave-Taktgenerators φS1 bzw. φ. Die ersten und die zweiten Ausgangssignale des Slave- Taktgenerators sind mit den Gates des ersten PMOS-Quellenstromzufuhrtransistors 54 bzw. des ersten NMOS-Quellenstromherabziehtransistors 62 verbunden. Zudem werden diese ersten Slave-Taktgenerator-Ausgangsssignale an einen zweiten Slave-Taktgenerator 76 angelegt. Der zweite Slave-Taktgenerator 76 erzeugt erste und zweite Slave-Taktgenerator-Ausgangsssignale φS2 bzw. φ . Diese zweiten Slave-Taktgenerator-Ausgangsssignale sind mit den Gates des zweiten PMOS-Quellenstromzufuhrtransistors 56 bzw. des zweiten NMOS-Quellenstromzufuhrtransistors 64 verbunden. Ferner werden die zweiten Slave-Taktgenerator-Ausgangsssignale an einen dritten Slave-Taktgenerator 78 angelegt. Der dritte Slave-Taktgenerator 78 erzeugt dritte Slave-Taktgenerator-Ausgangsssignale φS3 bzw. φ . Diese dritten Slave-Taktgenerator-Ausgangsssignale sind mit den Gates des dritten PMOS-Quellenstromzufuhrtransistors 58 bzw. des dritten NMOS-Quellenstromzufuhrtransistors 66 verbunden.
Fign. 2A und 2B sind Schaltbilder von Schaltungen zum Vorladen der Bitleitungen 32 und 34 und der Quellenstromschaltungspunkte 20 bzw. 26. Wie Fig. 2 zeigt, enthält das System einen ersten PMOS-Kopplungstransistor 80 zum gesteuerten Verbinden der linken und rechten Bitleitungen 32 und 34. Zudem verbinden die ersten und die zweiten NMOS-Vorspanntransistoren 82 und 84 die linken und die rechten Bitleitungen 32 und 34 mit einem VBLE -Eingang 86. Das Gate des ersten Kopplungstransistors 80 ist mit einem φBLE-Signal verbunden, und die Gates der erten und der zweiten Vorspanntransistoren 82 und 84 sind mit einem φ -Signal verbunden.
Gemäß Fig. 2B verbindet ein zweiter PMOS-Kopplungstransistor 88 den PMOS-Quellenschaltungspunkt 20 und den NMOS-Quellenschaltungspunkt 26. Diese Schaltungspunkte 26 und 20 sind mit dem VBLE-Eingang 86 durch dritte und vierte NMOS-Vorspanntransistoren 88 und 90 verbunden. Das Gate des zweiten Kopplungstransistors 88 ist mit einem φSP-Signal verbunden, und die Gates der dritten und vierten NMOS-Vorspanntransistoren 88 und 90 sind mit einem φ -Signal verbunden.
Im folgenden wird im Zusammenhang mit Fig. 3 ein Überblick über die Funktionsweise der verschiedenen Komponenten der Lesetaktungsschaltung 70 gegeben. Fig. 3 ist ein Schaubild zur Erläuterung der Erzeugung und Verstärkung des Differentialspannungssignals während des Lesezyklus.
Wie in Fig. 3 gezeigt, sind mehrere Zeitperioden durch römische Zahlen I-IV bezeichnet. Während der Periode I werden die Bitleitungen 32 und 34 und die Speicherzellen 36 und 38 sämtlich auf VCC/2 vorgeladen. Ein System zum Vorspannen des CMOS-Speicherarray ist offenbart in der mitanhängigen, gemeinsam übertragenen Patentanmeldung von Chuang et al., betitelt "CMOS Memory Array Bias Scheme" (EP-A-0 200 500, Anmeldung Nr. 86303148.0).
Der Lesezyklus wird initiiert durch Takten eines der Wortleitungssignale, z.B, WLR, derart, daß das rechte Transfergate 42 geschaltet wird. Wenn der Speicherkondensator mit der rechten Bitleitung 34 verbunden wird, nimmt der Spannungspegel entweder ab oder steigt leicht an, in Anhängigkeit davon, ob eine "1" oder "0" in der Speicherzelle 38 gespeichert ist. Somit ist der Spannungspegel auf der rechten Bitleitung 34 entweder höher oder niedriger als der Spannungspegel auf der linken Bitleitung.
Während der Differentialspannungssignalerzeugungsphase, Periode II, nimmt diese Differenz zwischen den Spannungspegeln geringfügig zu, während Ladung zwischen der Speicherzelle 38 und der Bitleitung 34 übermittelt wird.
Auf dieser Stufe ergibt sich ein kritischer Leistungskompromiß. Zur Gewährleistung von Präzision sollte die Amplitude des Differentialspannungssignals so groß wie möglich sein, bevor die Leseverstärkungsphase des Lesezyklus initiiert wird. Jedoch führt aufgrund der langsamen Zuwachsrate dieses Signals ein Warten darauf, daß das Signal seine maximale Amplitude erreicht, zu einem langsamen Speicher.
Bei vielen Systemen wird eine Schaltung mit feststehender Verzögerung verwendet, um die Dauer der Periode II zu steuern. Bei dem vorliegenden System wird die Nachlaufschaltung 72 durch das DWLL-Signal zum gleichen Zeitpunkt getaktet, zu dem die rechte Bitleitung 32 mit der rechten Speicherzelle 38 verbunden wird. Da WLR und DWLL zusammen getaktet werden, läßt sich behaupten, daß die Umschaltschaltung 72 durch WLR getaktet wird.
Die Nachlaufschaltung 72 stellt den Betrag der Periode II so ein, daß die Amplitude des Differentialspannungssignals während der Periode II einen ersten vorbestimmten Wert erreicht, der etwa 90% seines möglichen Maximalwertes gleicht.
Die Leseverstärkungsphase des Lesezyklus wird initiert zu Beginn der Periode III. Diese Phase ist unterteilt in erste, zweite und dritte Stufen (Zeitperioden III, IV bzw. V).
Am Ende der Periode II triggert die Nachlaufschaltung 72 den ersten Slave-Taktgenerator 74. Es ist zu beachten, daß während der ersten Stufe (III) der Leseverstärkungsphase die Amplitude der Differentialsignalspannung sehr klein ist und sie tatsächlich abzunehmen beginnt, und zwar aufgrund von Leseverstärkungsunausgewogenheit und CBL,C -Unausgewogenheit. Es ist wichtig, daß die Verstärkungsarte während der Periode III niedrig gehalten wird, so daß das Differentialspannungssignal nicht aufgrund von parasitärer Kapazitätskopplung verlorengeht.
Die Ausgangssignale von dem ersten Slave-Taktgenerator 74 steuern die Spannung VGS der ersten PMOS- und NMOS- Quellenstromtransistoren 54 und 62. Die dynamische Charakteristik dieses Ausgangssignals in Zusammenwirkung mit einem Skalierungsfaktor zwischen den W/L-Verhältnissen der ersten PMOS- und NMOS-Quellenstromtransistoren 54 und 62 und den Transistoren in dem Leseverstärker 10 steuert die Leseverstärkungsrate während der ersten Stufe (III) der Leseverstärkungsphase.
Am Ende der ersten Stufe (III) hat die Amplitude der Differentialsignalspannung begonnen, sich zu verringern, und hat sich stabilisiert. Wenn die Amplitude des Signals einen zweiten vorbestimmten Wert erreicht, werden die Ausgangssignale des zweiten Slave-Taktgenerators 76 derart getaktet, daß sie die zweiten PMOS- und NMOS-Quellenstromtransistoren 56 und 64 aktivieren. Die W/L-Verhältnisse dieser Transistoren werden realtiv zu Transistoren in dem Leseverstärker 10 skaliert, um die Leseverstärkungstate zu erhöhen.
Schließlich, am Ende der Periode IV, hat die Amplitude einen dritten vorbestimmten Pegel erreicht, und das Ausgangssignal des dritten Slave-Taktgenerators 78 wird zum Erhöhen der Leserate getaktet, so daß der maximale verstärkte Signalwert, VCC, schnell erreicht wird.
Somit eilt die Taktungsschaltung 70 dem Ansteigen der Amplitude des Differentialspannungssignals als Funktion der Zeit nach und aktiviert die einzelnen Quellenstromtransistoren 54,56,58,62,64,66, wenn die Amplitude vorbestimmte Pegel erreicht. Dieses Nacheilen erfolgt unter Verwendung von Schaltelementen in der Taktungsschaltung, die die Charakteristiken entsprechender Schaltungselemente in dem Leseverstärker und der Speicherzelle emulieren. Beispielsweise enthält die Nachlaufschaltung 72 Transistoren, deren Herstellungsparameter identisch mit den transistorgeschalteten Transfergates sind. Diese Emulationstechnik sorgt für zuverlässigen Betrieb und optimale Leistung des Speichers über weite Bereiche von Temperaturen und Herstellungsprozeßparamterschwankungen.
Es folgt eine detailliertere Beschreibung der Erfindung im Zusammenhang mit Fig. 4, die ein Zeitgebungs-Wellendiagramm des Betriebs der in Fign. 1 und 2 gezeigten Schaltung ist.
Wie Fig. 4 zeigt, wird zum Zeitpunkt x&sub0; das -Signal niedrig getaktet, um den Vorladezyklus zu beendigen und den Lesezyklus zu beginnen. Zum Zeitpunkt x&sub1; werden φSP, φ, φBLE und φ getaktet, um die Bitleitungen 32 und 34 und die Quellenschaltungspunkte 20 und 26 voneinander und von dem VBLE-Anschluß 86 zu isolieren Zum Zeitpunkt x&sub2; wird eine Wortleitung niedrig genug herabgezogen, daß sich die Differentiallesespannung auf den Bitleitungen 32 und 34 entwickeln kann.
Zum Zeitpunkt x&sub3; hat die Differentiallesespannung einen ersten vorbestimmten Wert erreicht, der etwa 90% ihres Maximalwertes gleicht. Somit wird zum Zeitpunkt x&sub3; φS0 so getaktet, daß die erste Stufe der Leseverstärkungsphase initiiert wird und der erste Slave-Taktgenerator 72 seinen Zyklus beginnt. Wenn φS1 und φ ansteigen, beginnt der Spannungspegel an dem PMOS-Quellenschaltungspunkt 20 zuzunehmen, und der Spannungspegel an dem NMOS-Quellenschaltungspunkt 26 beginnt abzunehmen, und zwar wegen des Stromflusses durch die ersten PMOS- und NMOS-Stromzufuhtransistoren 54 und 62. Wenn Quellenstrom an die Anschlüsse angelegt wird, beginnt die Differentialspannungssignalamplitude abzufallen, und das Signal ist sehr instabil. Folglich ist die Verstärkungsrate niedrig, um Signalverlust zu verhindern. Es ist wichtig, daß die Quellenspannungen an den Haltespeichern während dieser Zeitperiode gesteuert werden, um Signalverlust zu vermeiden. Die dynamische Charakteristik der Signale φS1 und φ , ist so konzipiert, daß ein solcher Signalverlust vermieden wird.
Zu dem Zeitpunkt x&sub4; hat die Amplitude des Differentialspannungssignals zuzunehmen begonnen und gleicht einem zweiten vorbestimmten Wert. Dann beginnt der zweite Slave-Taktgenerator 76 seinen Zyklus, und φS2 und φ werden so getaktet, daß die Verstärkung des Differentialspannungssignals zunimmt. Zu dem Zeitpunkt x&sub5; beginnt der dritte Slave-Taktgenerator 76 seinen Zyklus und taktet φS3 und φ , um die Bitleitungen auf dem vollen Lesewert festzuhalten.
Fig. 5 ist ein Schaltbild der Nachlaufschaltung 72. Wie sich am besten im Zusammenhang mit Fig. 5 beschreiben läßt, ist die Schaltung unterteilt in eine Torsteuerungsschaltungsgruppe 90, eine Detektionsschaltungsgruppe 92 und eine Nachlaufschaltungsgruppe 94. Im folgenden wird die Funktion der gesamten in Fig. 5 gezeigten Schaltung erläutert.
Die Torsteuerungsschaltungsgruppe 90 weist Eingänge auf, die mit den Dummywortleitungen 74 und 76 gekoppelt sind. Die Torsteuerungsschaltungsgruppe 90 liefert gewählte Ausgangssignale, wenn die Wortleitungen 74 oder 76 bei der Initiation eines Lesezyklus niedrig getaktet werden.
Die Detektionsschaltungsgruppe 92 enthält einen ersten Satz von PMOS-Detektionstransistoren 94, deren Source- Anschlüsse mit einem VBLE-Anschluß 96 gekoppelt sind, deren Drains mit einem Schaltungspunkt 98 gekoppelt sind und deren Gates mit der rechten Dummywortleitung 76 gekoppelt sind. Ein zweiter Satz von PMOS-Detektionstransistoren 100 ist mit den Source-Anschlüssen mit dem VBLE-Anschluß 86 gekoppelt, mit den Drains mit dem Schaltungspunkt 98 gekoppelt und mit den Gate-Anschlüssen mit der linken Dummywortleitung 74 gekoppelt. Der NMOS-Transistor 102 verbindet den Schaltungspunkt 98 mit Masse. Das Gate des Transistors 102 ist mit einem ersten Ausgang der Torsteuerungsschaltungsgruppe 90. Der NMOS-Transistor 104 ist über sein Gate mit dem Schaltungspunkt 98 gekoppelt, über einen ersten Anschluß mit dem Schaltungspunkt 106 gekoppelt und über einen zweiten Anschluß mit einem Schaltungspunkt 108 gekoppelt.
Der Schaltungspunkt 108 ist mit dem VCC-Anschluß 60 durch den PMOS-Transistor 110 verbunden. Zudem ist der Schaltungspunkt 108 mit dem Masse-Anschluß durch in Reihe geschaltete NMOS-Transistoren 112,114 verbunden. Die Gates der Transistoren 110 und 112 sind mit einem zweiten Ausgang von der Torsteuerungsschaltungsgruppe 90 verbunden. Das Gate des Transistors 114 ist mit dem φSP-Taktgenerator verbunden. Der Schaltungspunkt 106 ist mit dem VCC-Anschluß 60 durch den PMOS-Transistor 116 verbunden. Der PMOS-Transistor 116 ist mit seinem Gate mit dem φSP-Taktgenerator verbunden.
Der Schaltungspunkt 106 ist mit den Gates eines Satzes von PMOS-Nachlauftransistoren 118 in der Nachlaufschaltungsgruppe 94 verbunden. Die Source-Anschlüsse der Transistoren 118 sind mit dem VCC-Anschluß 60 verbunden, und die Drains sind mit dem Schaltungspunkt 120 verbunden. Ein Nachlaufkondensator 122 ist zwischen dem Schaltungspunkt 120 und dem Masse-Anschluß 68 angeschlossen. Der Schaltungspunkt 120 ist mit dem VBLE- Eingang 96 durch ein CMOS-Transmissionsgater 124 verbunden, das durch φSP und φ getaktet wird.
Der Schaltungspunkt 120 ist mit den Gates eines CMOS- Inverters 126 verbunden. Der CMOS-Inverter 126 ist gebildet durch den PMOS-Transistor und den NMOS-Transistor 128 und 130, die in Reihe geschaltet sind. Der Ausgang 131 des CMOS-Inverters ist mit dem Eingang eines zweiten Inverters 132 verbunden. Der Source- Anschluß des Transistors 130 ist durch den NMOS-Transistor 134 mit dem Masse-Anschluß 68 gekoppelt. Das Gate des Transistors 134 ist durch einen Inverter 136 mit dem Schaltungspunkt 106 verbunden.
Der Ausgang des Inverters 132 führt das Signal φS0.
Kurz gesagt besteht die Funktion der Nachlaufschaltung 72 darin, das Takten von φS0 zu verzögern, bis die Differentialsignalspannung auf den Bitleitungen den ersten vorbestimmten Wert erreicht hat.
Im fogenden wird die Funktion der Schaltung von Fig. 5 eingehender beschrieben, und zwar im Zusammenhang mit dem Zeitsteuerungsdiagramm gemäß Fig. 6 und dem Zeitsteuerungsdiagramm gemäß Fig. 4. Die zuvor im Zusammenhang mit Fig. 4 definierten Zeiten sind mit dem Wert xi bezeichnet, der in Fig. 4 erzeugt wird. Die in Fig. 6 definierten Zeiten sind mit ti bezeichnet. Vor dem Initiieren des Lesezyklus wird die Spannung am Schaltungspunkt 98 durch den Transistor 102 mit Masse verbunden, die Spannung am Schaltungspunkt 108 wird über den Transistor 110 auf VCC vor geladen, die Spannung am Schaltungspunkt 106 wird über den Transistor 116 auf VCC vorgeladen, die Spannung am Schaltungspunkt 120 durch das Transmissionsgatter 120 auf VBLE vorgeladen, die Spannung am Schaltungspunkt 131 wird durch den Transistor 128 auf VCC vor geladen, und das Signal φS0 ist niedrig. Der Schaltungspunkt 98 ist von VBLE isoliert, da die Transistoren 94 und 100 im nichtleitenden Zustand sind.
Wenn der Lesezyklus durch das Niedrigtakten von RAS initiiert wird, sind die Schaltungspunkte 98 und 106 von VCC isoliert, und der Schaltungspunkt 120 ist aufgrund des Taktens der Signale φSP und φ von dem VBLE- Anschluß 86 isoliert.
Zum Zeitpunkt x&sub1; wird eine der Dummywortleitungen, z.B. DWLR, niedriggetaktet. Zum Zeitpunkt x&sub2; sind die PMOS- Tranistoren 100 leitend, und die Spannung am Schaltungspunkt 98 beginnt anzusteigen.
Die ersten und zweiten Sätze der Detektions-PMOS-Transistoren 94 und 100 sind konzipiert zum Emulieren der Charakteristiken der Transfergates 40. Folglich beginnt sich der Schaltungspunkt 98 zur gleichen Zeit (x&sub2; in Fig. 4) aufzuladen, zu der sich die Bitleitung 34 aufzuladen beginnt. Das zweite Ausgangssignal von der Torsteuerungsschaltungsgruppe 90 und φSP aktivieren die Transistoren 112 und 114 zum Verbinden des Schaltungspunktes 108 (und des Quellenanschlusses des Transistors 104) mit Masse. Zum Zeitpunkt t&sub1; ist die Spannung am Schaltungspunkt 98 und am Gate des Transistors 104 größer als VT (der Schwellenspannung des Transistors 104), und der Transistor 104 leitet, um den Schaltungspunkt 106 zu entladen.
Der Schaltungspunkt 106 ist mit den Gates des Satzes von Nachlauf-PMOS-Transistoren 118 in der Nachlaufschaltungsgruppe 94 verbunden. Folglich wird, wenn der Schaltungspunkt 106 entladen wird, die Nachlaufschaltungsgruppe 94 getriggert. Somit funktioniert die Detektionsschaltungsgruppe 92 in der Weise, daß sie das Takten der Dummywortleitung erkennt. Zu dem Zeitpunkt x&sub2; ist die Spannung an dem Schaltungspunkt 106 auf VCC-VT abgefallen, und die Transistoren 118 beginnen den Schaltungspunkt 120 zu laden.
Der Satz von Nachlauftransistoren 118 und der Nachlaufkondensator 122 sind konzipiert zum Emulieren der Transfergates 40 und der Speicherkondensatoren 44 in dem Array. Somit läuft die Laderate des Schaltungspunktes 120 derjenigen des Speicherungsschaltungspunktes 37 nach.
Wie oben beschrieben, ist die Zeit zur vollen Transferladung zwischen dem Speicherkondensator 44 und der Bitleitung 32 im Verhältnis zu der gewünschten Zugriffszeit in einem Hochgeschwindigkeitsspeicher lang. Folglich ist es wünschenswert, φS0 zu takten, wenn die Differentialsignalspannung einen ersten vorbestimmten Wert erreicht, z.B. 90% ihres Maximalwertes. Somit muß die Nachlaufschaltungsgruppe 94 φS0 takten, wenn die Spannung am Schaltungspunkt 120 einen vorbestimmten Prozentanteil von VCC beträgt. Dieses Takten wird wie folgt durchgeführt.
Das W/L-Verhältnis des PMOS-Transistors 128 und des CMOS-Inverters 126 ist wesentlich größer als das W/L- Verhältnis des NMOS-Transistors 130, so daß der Triggerpunkt des Inverters 126 VCC-VT ist. Somit bleibt das Ausgangssignal des CMOS-Inverters 126 hoch, bis die Spannung am Schaltungspunkt 120 auf VCC-VT aufgeladen ist.
Zum Zeitpunkt t&sub3; ist die Spannung am Schaltungspunkt 120 gleich VCC-VT, und die Spannungsänderung, die aus dem Aufladen des Schaltungspunktes 120 von VCC/2 resultiert, ist gleich VCC/2-VT. Somit wird φS0 getaktet, wenn die Spannungsänderung einen vorbestimmten Prozentanteil ihres Maximalwertes beträgt. Durch Steuern der Bemessung des Kondensators 122 tritt dieser Taktungszeitpunkt, x&sub3; von Fig. 4, dann ein, wenn die Differentialsignalspannung auf den Bitleitungen etwa 90% ihres Maximalwertes beträgt.
Fig. 7 ist ein Schaltbild des ersten Slave-Taktgenerators 74. In Kürze gesagt, hat der erste Slave-Taktgenerator 74 zwei wichtige Funktionen. Die erste besteht darin, die Anfangsrate der Aufbringung des Quellenstroms auf die Quellenanschlüsse 20 und 26 des Leseverstärkers 10 zu steuern, und die zweite besteht darin, die dem PMOS-Quellenanschluß 20 und dem NMOS- Quellenanschluß 26 zugeführte Strommenge zu steuern.
Beide dieser Funktionen sind wichtig zur Vermeidung von Signalverlust während der Anfangsphase der Leseverstärkung.
Wie oben beschrieben, kann parasitäre Source-Gate-Verbindung in den Transistoren der Haltespeicher 12 und 14 Signalverlust verursachen, wenn die Amplitude des Stroms, der den Source-Anschlüssen 20 und 26 zu Anfang zugeführt wird, zu groß ist. Unter nochmaligem Verweis auf Fig. 4 ist zu beachten, daß die Größe des Differentiallesespannungssignals während der ersten Stufe der Leseverstärkung aufgrund von Unausgewogenheit von Schaltungsparametern tatsächlich abnehmen kann. Diese erste Stufe ist somit sehr kritisch, und ihre Dynamik muß sorgfältig kontrolliert werden.
Ferner kann, wenn der dem PMOS-Quellenanschluß 20 und dem NMOS-Quellenanschluß 26 zugeführte Quellenstrom nicht gleich ist, jeder Unterschied in der Kapazität zwischen den linken und rechten Bitleitungen 32 und 34 Signalverlust verursachen.
Bei der Ausführungsform erfolgt diese Anfangsquellenstromsteuerung durch Steuerung der dynamischen Charakteristik der Gate-Spannungen, φS1 und φ , die den Gates der ersten PMOS- und NMOS-Quellenstromtransistoren 54 und 62 zugeführt werden.
In Fig. 7 sind mehrere der Schaltelemente so gruppiert, daß sie eine Vorspannschaltung 150 und eine Stromspiegelschaltung 152 bilden. Diese Gruppierung dient lediglich zur Erleichterung der Beschreibung. Die übrigen Schaltungselemente in der Schaltung des ersten Slave- Taktgenerators werden zum Vorladen und zur Torsteuerung verwendet. Die Vorspannschaltung 150 ist gebildet durch einen ersten NMOS-Vorspanntransistor 154, dessen Drain- Anschluß mit einem virtuellen VCC-Anschluß 151 und dessen Source-Anschluß mit einem Schaltungspunkt 156 verbunden ist, der einen φS1-Anschluß bildet. Der virtuelle VCC-Anschluß 151 ist mit dem Ausgang des NAND- Gates 151A, und die Eingänge des NAND-Gaters 151A sind mit den und den invertierten φ -Signalen verbunden. Das NAND-Gatter 151A taktet den virtuellen VCC- Anschluß 151 in den Niedrigzustand, um den Stromfluß durch die Vorspannschaltung 150 abzuschneiden, nachdem die erste und die zweite Stufe der Leseverstärkungsphase abgeschlossen sind. Somit wird Verlustleistung verhindert. Während der dritten Stufe wird der Stromfluß durch die dritten Quellenstromtransitoren 58,66 gesteuert, und die Vorspannschaltung 150 wird nicht benötigt. Ein zweiter Vorspanntransistor 158 ist mit seinem Drainanschluß mit dem Schaltungspunkt 156, mit seinem Source-Anschluß mit dem Masse-Anschluß 60 und mit seinem Gate mit dem Schaltungspunkt 156 verbunden.
Die Stromspiegelschaltungsgruppe 152 enthält in Reihe geschaltete erste und zweite Stromspiegeltransistoren 160 und 162. Der Source-Anschluß des zweiten Stromspiegeltransistors 162 ist mit dem VCC-Anschluß 60 verbunden, sein Drain-Anschluß ist mit dem Schaltungspunkt 164 verbunden, der einen φ -Anschluß bildet, und sein Gate ist mit einem Schaltungspunkt 164 verbunden. Der Drain-Anschluß des ersten Stromspiegeltransistors 160 ist mit dem Schaltungspunkt 164 verbunden, sein Source- Anschluß ist mit dem Masse-Anschluß 68 verbunden, und sein Gate-Anschluß ist mit dem Schaltungspunkt 156 verbunden. Der Schaltungspunkt 156 ist durch den NMOS- Transistor 166 mit dem Masse-Anschluß 68 verbunden. Der NMOS-Transistor 166 wird durch das Signal φ gegattert. Der Schaltungspunkt 164 ist durch den PMOS-Transistor 168 mit dem VCC-Anschluß 60 verbunden. Der PMOS- Transistor 168 wird durch das Signal φ gegattert.
Der Schaltungspunkt 164 ist durch eine Reihenschaltung, die durch den PMOS-Transistor 170 und den NMOS-Transistor 172 gebildet ist, mit Masse verbunden. Das Gate des Transistors 170 ist mit dem Schaltungspunkt 174 verbunden. Der Schaltungspunkt 174 ist durch den PMOS- Transistor 176 mit dem VCC-Anschluß verbunden und durch den NMOS-Transistor 178 mit dem Masse-Anschluß 68 verbunden. Die Gates der Transistoren 154 und 172 sind mit dem φS0-Signal verbunden, und das Gate des Transitors 178 istmit den Signalen φSP und φS0 verbunden, die durch das NOR-Gate geleitet werden.
Die an dem Schaltungspunkt 156 entwickelte Spannung umfaßt das φS1-Signal. Diese Spannung ist mit dem Gate des ersten NMOS-Stromherabziehtransistors 62 verbunden. Der Source-Anschluß des ersten NMOS-Stromherabziehtransistors 62 ist mit dem Masse-Anschluß 68 verbunden, und sein Drain ist mit dem NMOS-Source-Anschluß 26 verbunden. Die kreuzgekoppelten Transistoren 22 und 24 der NMOS-Halteschaltung 14 sind in der Abbildung mit ihren Gates mit einem gemeinsamen Schaltungspunkt 182 verbunden. In ähnlicher Weise bildet die am Schaltungspunkt 164 entwickelte Spannung das Signal φ , das mit dem Gate des ersten PMOS-Quellenversorgungstransistors 60 verbunden ist. Der Source-Anschluß des ersten PMOS- Quellentransistors 54 ist mit dem VCC-Anschluß 60 verbunden, und der Drain-Anschluß ist mit dem PMOS-Source- Anschluß 20 verbunden. Die kreuzgekoppelten PMOS-Transistoren der PMOS-Halteschaltung 14 sind in der Abbildung mit ihren Gates mit einem gemeinsamen Anschluß 184 verbunden.
Die Gate-Anschlüsse der Transistoren in den NMOS- und PMOS-Halteschaltungen sind in der Abbildung mit gemeinsamen Schaltungspunkten 182 bzw. 184 verbunden. Die Spannung an diesen gemeinsamen Schaltungspunkten ist gleich VCC/2, da vor dem Lesen beide Bitleitungen auf VCC/2 aufgeladen werden. Am Beginn der Leseverstärkungsphase ist es wünschenswert, den NMOS-Source-Anschluß 26 auf VCC/2-VT vorzuspannen, um den Wert VGS der NMOS-Transistoren in der NMOS-Halteschaltung 12 gleich VT zu machen, so daß ein sehr geringer Strom durch die Transistoren in der Halteschaltung 14 fließt. Dieser geringe Strom ist erforderlich, um zu verhindern, daß die Source-Gate-Verbindung das Signal zerstört.
Das Vorspannen des Schaltungspunktes 126 erfolgt durch die Vorspannschaltungsgruppe 150.
Im folgenden wird die Funktion der Vorspannschaltungsgruppe 150 beschrieben. Die Funktion der Vorspannschaltungsgruppe 150 besteht darin, den Spannungspegel an dem Quellenschaltungspunkt 26 so einzustellen, daß während der Anfangsstufe der Leseverstärkung ein Strom mit sehr niedrigem Pegel durch die Transistoren der Halteschaltung 12 fließt.
Während des Vorladens wird der Spannungspegel an dem Schaltungspunkt 182 und an den Gates der Transistoren in der Halteschaltung 12 auf VCC/2 gebracht. Folglich sind die Transistoren in der Halteschaltung 12 leitend, wenn die Gate-Source- spannung VGS der Schwellenspannung des Transistors VT im wesentlichen gleich ist, d.h. wenn die Spannung an dem NMOS-Source-Schaltungspunkt 26 etwa VCC/2-VT ist.
Die Vorspannschaltung 150 erzeugt in Zusammenwirkung mit dem ersten Stromquellenherabziehtransistor 62 eine Spannung am Schaltungspunkt 26, deren Pegel geringfügig niedriger ist als VCC/2-VT, um während der kritischen Anfangsstufen der Leseverstärkung einen minimalen Quellenstrom zu schaffen und dadurch Signalverlust zu verhindern. Diese Steuerung des Spannungspegels an dem Schaltungspunkt 26 wird erzielt durch Skalierung der Kanalbreite auf Längenverhältnisse (W/L) der Vorspanntransistoren 154,158, des ersten NMOS-Quellenstromtransistors 62 und der Transistoren in der Halteschaltung 12.
Sämtliche Transistoren in der Schaltung sind so vorgespannt, daß sie im Sättigungsbereich arbeiten, so daß der Strom IDS lediglich von der Source-Gate-Differenz VGS abhängt. Damit die Transistoren im Sättigungsbereich sind, muß VDS größer oder gleich VGS-VT sein, wobei VDS die Spannungsdifferenz zwischen dem Drain- und dem Source-Anschluß des Transistors ist. Somit gilt, damit der erste NMOS-Quellenstromtransistor 62 im Sättigungsbereich arbeitet,
V(26) ≥ V(156)-VT (1),
wobei jeder Betrag, etwa V, IDS oder W/L, der von einer Klammer mit einem Bezugszeichen darin gefolgt ist, sich auf einen Wert des Betrags für das durch das Bezugszeichen identifizierte Schaltungselement bezieht.
Der Maximalwert von VGS, der mit der Gleichung (1) konsistent ist, soll derart sein, daß gilt:
V(26) = V(156)-VT (2).
Bei der bevorzugten Ausführungsform ist zur Steuerung der Anfangsrate der Leseverstärkung der Wert von V(26) auf 4/5 (VCC/2-VT) zu bringen. Folglich muß V(156) auf (2/5VCC + 1/5VT) gebracht werden, um mit Gleichung (2) konsistent zu sein.
Der durch einen mit Sättigung arbeitenden Transistor fließende Strom ist durch durch die folgende Beziehung gegeben:
IDS = C(W/L)(VGS-VT)² (3),
wobei C eine Konstante ist. Die Größen IDS(154) und IDS (158) sind gleich, da die Vorspanntransistoren 154 und 158 in Reihe geschaltet sind. Falls das Verhältnis W/L(154) zu W/L(158) 4:9 beträgt, dann hat V(156) den gewünschten Wert von (2/5VCC + 1/5VT).
Nachdem der Pegel der Gate-Spannung an dem ersten Quellenstromtransistor 62, d.h. V(156), auf den gewünschten Wert gebracht worden ist, ist es nun nötig, den gewünschten Wert von V(26) herzustellen. Dieser Wert wird erzeugt durch Steuerung des Verhältnisses von W/L(26) auf das Verhältnis W/L der Transistoren in dem Haltespeicher 12. Unter Anwendung von Gleichung (3) ist dann, falls diese Verhältnisse 1:5 betragen, V(26) der gewünschte Wert von 4/5(VCC/2-VT).
Wie oben beschrieben, ist es während der ersten Stufe der Leseverstärkungsphase wichtig, daß der dem PMOS- Source-Anschluß 20 zugeführte Strom dem Strom gleich ist, der von dem NMOS-Source-Anschluß 26 abgesunken ist. Dieses Gleichmachen des Quellenstroms wird erzielt durch die Stromspiegelschaltungsgruppe 152 in Zusammenwirkung mit den ersten PMOS- und NMOS-Stromquellentransistoren 54 und 62.
Die Schaltungspunkte 156 und 164 werden während des Vorladens vorgespannt, um die ersten Quellenstromtransistoren 54 und 62 nichtleitend zu machen. Der Schaltungspunkt 156 wird über den Transistor 168 auf VCC vorgespannt, und der Schaltungspunkt 156 wird von dem Transistor 166 zur Masse vorgespannt.
Die Gates des ersten Quellenstromherabziehtransistors 62 und des ersten Stromspiegeltransistors 160 sind beide mit dem Schaltungspunkt 156 verbunden, und ihre Source-Anschlüsse sind beide mit dem Masse-Anschluß 168 verbunden. Somit sind der durch den ersten NMOS-Source- Senkentransistor 62 und der durch den ersten Stromspiegeltransistor 162 fließende Strom gleich mit Ausnahme eines Skalierungsfaktors N, bestimmt durch die W/L-Verhältnisse der beiden Transistoren. Bei der Ausführungsform ist der durch den ersten NMOS-Quellenstromtransistor 62 fließende Strom gleich dem durch den ersten Stromspiegeltransistor 160 fließenden Strom, multipliziert mit N.
Die Stromspiegeltransistoren 160 und 162 sind in Reihe geschaltet, so daß der durch sämtliche Transistoren fließende Strom gleich ist. Die Gates des zweiten Stromspiegeltransistors 162 und des ersten PMOS-Quellenversorgungsstromtransistors 54 sind mit dem gemeinsamen Schaltungspunkt 164 verbunden, und ihre Source- Anschlüsse sind beide mit dem VCC-Anschluß 60 verbunden. Folglich sind die Werte VGS sämtlicher Transistoren gleich, und der durch die Transistoren fließende Strom ist gleich mit Ausnahme eines Skalierungsfaktors, der durch die W/L-Verhältnisse der beiden Transistoren bestimmt ist. Bei der Ausführungsform wird der durch den ersten PMOS-Quellenversorgungstransistor 54 fließende Strom so skaliert, daß er dem durch den zweiten Stromspiegeltransistors 162 fließenden Strom, multipliziert mit dem Skalierungsfaktor N, ist. Somit sind die dem PMOS-Source-Anschluß 20 zugeführten und von dem NMOS-Source-Anschluß 26 abgesunkenen Ströme gleich, und das Problem des Signalverlustes während der anfänglichen Leseverstärkungsphase ist beseitigt.
Es ist eine spezielle Schalteinrichtung zum Entladen des Schaltungspunktes 154 erforderlich, um zu verhindern, daß die Initialisierung des Stromflusses durch den ersten PMOS-Quellenversorgungstransistor 54 hinter dem NMOS-Quellenstromtransistor 62 hereilt. Wie oben beschrieben, wird der Schaltungspunkt 164 auf VCC vorgeladen, und die Ladung wird an dem Schaltungspunkt 164 aufgrund von desssen inhärenter Kapazität gespeichert. Die Strominitialisierung durch den ersten NMOS-Quellenstromtransistor 62 und den ersten NMOS-Stromspiegeltransistor 160 tritt nahezu gleichzeitig auf, da deren Gates gekoppelt sind.
Falls sich jedoch der Schaltungspunkt 164 auf VCC befinden würde, würde der Anfangsstrom durch den NMOS- Transistor 160 bedeuten, daß Ladung erforderlich wäre, um den Spannungspegel am Schaltungspunkt 164 von VCC auf VCC-VT herabzuziehen. Der Stromfluß durch den PMOS-Stromspiegeltransistor 162 und den ersten PMOS- Quellenstromtransistor 54 würde verzögert, bis der Schaltungspunkt 164 auf VCC-VT herabgezogen worden wäre. Somit würde der Strom dem NMOS-Source-Anschluß 26 vor dem PMOS-Source-Anschluß 20 zugeführt, und das Signal könnte verlorengehen.
Bei dem vorliegenden System wird der Spannungspegel am Schaltungspunkt 164 vor der Quellenstrominitialisierung auf VCC-VT festgeklemmt, um diese Zeitverzögerung zu vermeiden.
Beim Start des Lesezyklus wird φSP getaktet, und die Schaltungspunkte 164 und 156 werden von VCC bzw. Masse isoliert. Zum Zeitpunkt y&sub1; ist φS0 nicht getaktet worden und ist low, während φSP high ist. Folglich ist die Spannung an dem Gate des Transistors 178 hoch, und der Transistor 178 leitet. Der Transistor 176 ist abgeschaltet, weil die Gate-Spannung VCC ist, da der Schaltungspunkt 164 sich auf VCC befindet. Der Schaltungspunkt 174 wird von dem Transistor 178 auf Masse gehalten, und der Transistor 170 ist im On-Zustand. Der Transistor 172 befindet sich im Off-Zustand, weil φS0 low ist.
Zu diesem Zeitpunkt, y&sub2;, ist φS0 auf VT angestiegen. Der Transistor 172 wird eingeschaltet, und der Transistor 178 wird ausgeschaltet. Der Spannungspegel an dem Schaltungspunkt 164 beginnt abzufallen, da durch die Transistoren 170 und 172 Strom zur Masse fließt.
Zum Zeitpunkt y&sub3; ist der Spannungspegel am Schaltungspunkt 164 auf VCC-VT abgesunken. Der Transistor 176 wird eingeschaltet, um den Schaltungspunkt 174 auf VCC zu entladen. Somit wird der Transistor 170 ausgeschaltet, und das Entladen des Schaltungspunktes 164 ist beendet. Folglich ist der Schaltungspunkt 164 auf VCC-VT festgeklemmt.
Zu dem Zeitpunkt y&sub4; fließt Strom durch den NMOS-Stromspiegeltransistor 160 und den ersten NMOS-Quellenstromtransistor 62. Da der Schaltungspunkt 164 sich auf VCC-VT befindet, wird der Stromfluß unmittelbar durch den PMOS-Spiegeltransistor 162 und den ersten PMOS- Quellenstromtransistor 54 initiiert. Die Zeitverzögerung zum Entladen des Schaltungspunkt 164 von VCC auf VCC-VT is beseitigt.
Fig. 8 ist ein Schaltbild für den zweiten und den dritten Slave-Taktgenerator 76 und 78. Der Zweck des zweiten Slave-Taktgenerators besteht darin, das Takten von φS2 und φ zu verzögern, bis die Amplitude des an den Bitleitungen entwickelten Differentialspannungssignals größer als ein dritter vorbestimmter Wert ist. Dieser dritte vorbestimmte Wert wird so gewählt, daß das Signal stabil ist und nicht verlorengeht, falls die Rate der Leseverstärkung erhöht wird.
Die Schaltung enthält Schaltungselemente, die die Transistoren in dem Leseverstärker 10 und die ersten PMOS- und NMOS-Quellenstromtransistoren 54 und 62 derart emulieren, daß sie die Ausgänge der zweiten Slave-Taktgeneratoren emulieren, wenn die Amplitude der Differentialsignalspannung mindestens 100 mV beträgt.
In Fig. 8 lassen sich die Schaltelemente in eine untere Gruppe 200 und eine obere Gruppe 202 gruppieren. Die untere Gruppe 200 enthält eine Reihenschaltung, die gebildet ist durch den PMOS-Transistor 204, einen Satz von haltespeicheremulierenden NMOS-Transistoren 206, und einen NMOS-Quellenstromversorgungsemulierungstransistor 208. Der Trransistor 208 ist über seinen Source-Anschluß mit dem VCC-Anschluß 60 verbunden, über seinen Drain mit einem Bitleitungsemulierungsschaltungspunkt 210 verbunden und mit seinem Gate mit dem φSP-Taktgenerator verbunden. Der Satz von NMOS-Transistoren 206 ist über deren Drains mit dem Schaltungspunkt 210 verbunden, über deren Source-Anschlüsse mit einem Schaltungspunkt 212 verbunden und über deren Gates mit dem VBLE-Anschluß 86 verbunden. Der Transistor 208 ist mit seinem Drain mit dem Schaltungspunkt 212 verbunden, mit seinem Source-Anschluß mit dem Masse-Anschluß 68 verbunden und mit seinem Gate mit dem φS1-Signal verbunden.
Der NMOS-Transistor 214 ist mit seinem Drain mit dem VBLE-Anschluß 86 verbunden, mit seinem Source-Anschluß mit dem Schaltungspunkt 212 verbunden und mit seinem Gate mit dem φ -Signal verbunden. Der NMOS-Transistor 216 ist zwischen dem Schaltungspunkt 210 und dem Masse- Anschluß 68 geschaltet. Ein Inverter 218 ist über seinen Eingang mit dem Schaltungspunkt 210 und über seinen Ausgang mit einem Schaltungspunkt 220 verbunden. Das Gate des Transistors 216 ist mit dem Schaltungspunkt 220 verbunden. Der NMOS-Transistor 222 verbindet den Schaltungspunkt 220 mit dem Masse-Anschluß 68. Das Gate des Transistors 222 ist mit dem φSP-Signal verbunden.
Der Inverter 224 ist über seinen Eingang mit dem Schaltungspunkt 220 und über seinen Ausgang mit einem Schaltungspunkt 226 verbunden. Der Transistor 228 verbindet den Schaltungspunkt 226 mit dem VCC-Anschluß 60. Das Gate des Transistors 228 ist mit dem φSP-Signal verbunden.
Der Inverter 230 ist mit seinem Eingang mit einem Schaltungspunkt 226 und mit seinem Ausgang mit einem Schaltungspunkt 232 verbunden. Ein PMOS-Transistor 234 ist mit einem ersten Anschluß mit dem Schaltungspunkt 232 verbunden und mit eine einem zweiten Anschluß mit einem Schaltungspunkt 236 verbunden. Ein NMOS-Transistor 238 verbindet den Schaltungspunkt 236 mit dem Masse-Anschluß 68. Zudem verbindet ein weiterer NMOS- Transistor 240 den Schaltungspunkt 236 mit dem Masse- Anschluß 68, wobei das Gate des Transistors 240 mit dem φ -Signal verbunden ist. Der φS2-Ausgangsanschluß 242 ist auch mit dem Schaltungspunkt 236 verbunden.
In Reihe geschaltete Inverter 244 und 246 verbinden den Schaltungspunkt 236 mit einem φS3-Ausgangsanschluß 248.
Die obere Gruppe von Schaltungselementen 202 in Fig. 8 sind im wesentlichen das Spiegelbild der unteren Gruppe 200. Jeder Transistor in der oberen Gruppe 202 ist von der entgegengesetzten Polarität des entsprechenden Transistors in der unteren Gruppe. Deshalb sind die Schaltelemente in der oberen Gruppe 202 mit den gleichen Bezugszeichen versehen wie die ihnen entsprechenden Elemente in der unteren Schaltungsgruppe 200, abgesehen davon, daß die Bezugszeichen mit Apostroph versehen sind.
Die Gates der Transistoren 234 und 238 sind mit dem Schaltungspunkt 232' verbunden, und die Gates der Transistoren 234' und 238' sind mit dem Schaltungspunkt 232 verbunden.
Im folgenden wird die Arbeitsweise der Schaltung beschrieben. Während des Vorladezyklus ist φSP low, der Transistor 204 leitet, und der Schaltungspunkt 210 ist auf VCC geladen. Der Wert von φ ist hoch, so daß der Transistor 214 leitetund der Schaltungspunkt 212 auf VBLE oder VCC/2 geladen wird. Da die Spannung am Schaltungspunkt 210 hoch ist, ist die Spannung am Schaltungspunkt 220 niedrig, die Spannung am Schaltungspunkt 226 hoch und die Spannung am Schaltungspunkt 232 niedrig. Die Spannung am Schaltungspunkt 232' ist hoch. Der Transistor 238 leitet, da sich sein Gate auf VCC befindet und sein Source-Anschluß an Masse gelegt ist, so daß der Schaltungspunkt 236 mit Masse verbunden ist. Der Transistor 234 ist nichtleitend, da seine Anschlüsse 232 und 236 beide auf null Volt führen und sein Gate auf VCC führt. Somit ist während des Vorladens das Ausgangssignal φS2 auf Masse oder null Volt.
Wenn der Lesezyklus durch Niedrigtakten von initiiert wird, werden φSP und φ so getaktet, daß die Schaltungspunkte 210 und 212 isoliert werden.
Transistoren 206 sind so konzipiert, daß sie die Eigenschaften der Transistoren in demkreuzgekoppelten NMOS- Haltespeicher 12 emulieren. Wie oben beschrieben, werden während des Vorladens die Gate- und Source-Anschlüsse der haltespeicheremulierenen Transistoren 206 auf VBLE = VCC/2 vorgespannt, was auch für die Gate- und Source-Anschlüsse der Transistoren in dem NMOS- Haltespeicher 14 gilt. Die Gates des quellenstromemulierenden Transistors 208 und der ersten NMOS-Quellenstromversorgung 62 sind während des Vorladens beide mit φS1 verbunden, und ihre Source-Anschlüsse sind auf VCC/2 vorgespannt. Deshalb ist VGS bei beiden Transistoren gleich. Folglich, aufgrund der Emulation der Transistoren in dem Haltespeicher 12 und des ersten NMOS-Quellenstromtransistors 62, läuft, während φS1 erhöht wird, die Rate der Abnahme des Spannungspegels auf dem bitleitungsemulierenden Schaltungspunkt 210 der Rate nach, mit der die Spannung auf der Low-Bitleitung durch den NMOS-Haltespeicher herabgezogen wird.
Die W/L-Verhältnisse des NMOS-Haltespeichers und der quellenstromemulierenden Transistoren 206 und 208 werden relativ zu den Transistoren in dem NMOS-Haltespeicher 14 und dem ersten NMOS-Quellenstromtransistor 62so skaliert, daß der Spannungspegel des bitleitungsemulierenden Schaltungspunktes 210 auf etwa VCC-VT abnimmt, wenn die Amplitude des Differentialspannungssignals auf mindestens 100 Millivolt verstärkt worden ist.
Wenn die Spannung am Schaltungspunkt 210 auf VCC-VT abnimmt, beginnt das Ausgangssignal des Inverters 218 anzusteigen. Ein Feedback durch den Transistor 216 zieht den Schaltungspunkt 210 schnell abwärts, so daß das Ausgangssignal des Inverters 218 schnell auf VCC ansteigt.
Wenn der Schaltungspunkt 220 high ist, ist der Schaltungspunkt 226 low, und der Schaltungspunkt 232 ist high. Der Schaltungspunkt 232' wird abwärts gezogen.
Da der Schaltungspunkt 232 high ist, ist die Source- Spannung des Transistors 234 hoch, und da der Schaltungspunkt 232' low ist, ist die Gate-Spannung des Transistors 234 niedrig. Somit ist VGS(234) niedrig, und der Transitor 234 leitet. Durch den Niedrigspannungszustand an dem Schaltungspunkt 232, der mit dem Gate des Transistors 238 verbunden ist, wird der Transistor 238 abgeschaltet und isoliert den Schaltungspunkt 236 von der Masse. Folglich wird der Schaltungspunkt 236 durch den Transistor 234 auf VCC geladen, und das Ausgangssignal φS2 ist nun high.
In ähnlicher Weise emuliert die obere Gruppe der Schaltelemente 202 das Pull-up der Bitleitung, die mit dem Leseverstärker mit der höheren Signalspannung verbunden ist. Das Signal φ wird aufgrund der Verbindung zwischen den Transistoren 234, 238, 234' und 238' zur gleichen Zeit getaktet wie das Signal φS2.
Die Ausgangssignale φS2 und φ werden mit den Gates der zweiten PMOS- und NMOS-Quellenstromtransistoren 56 und 64 verbunden. Der von den Schaltungspunkten 20 und 26 empfangene und abgesunkene Strom nimmt zu, da das W/L-Verhältnis der zweiten Quellenstromtransistoren 56 und 64 relativ zu den W/L-Verhältnissen der ersten Quellenstromtransistoren 54 und 62 ansteigt. Die Verzögerung, die sich zwischen dem Takten des ersten Slave-Taktgenerators 74 und dem zweiten Slave-Taktgenerator 76 ergibt, gewährleistet, daß der Wert der Differentiallesespannung hinreichend groß ist, damit die erhöhte Rate der Leseverstärkung das Signal nicht zerstört.
Die in Reihe geschalteten Inverter 244 und 246 verzögern das Takten des φS3-Signals um einen feststehenden Betrag. Diese Verzögerung ist nicht so kritisch wie die Verzögerung zwischen φS1 und φS2, und zwar wegen der oben beschriebenen Stabilität des Differentialsignals nach der Aufbringung von φS2. Die Signale φS3 und werden den Gates der dritten Quellenstromzufuhrtransistoren 58 und 68 zugeführt, die sehr große W/L-Verhältnisse aufweisen, um die Amplitude des Quellenstroms und die Leseverstärkungsrate schnell zu erhöhen. Das Amplitudendifferentialspannungssignal wird nun schnell auf den vollen VCC-Signalwert verstärkt, um die Leseverstärkungsrate weiter zu erhöhen und die Bitleitungen auf den vollen Lesesignalwerten zu halten.
Die Erfindung ist in bezug auf bestimmte Ausführungsformen erläutert worden. Dem durchschnittlichen Fachmann werden nunmehr auch andere Ausführungsformen ersichtlich sein. Beispielsweise könnte die Erfindung in einem Speicher mit NMOS-Transfergates, die in einer P-Typ-Mulde angeordnet sind, verwendet werden. Zudem sind die Prinzipien der Erfindung anwendbar bei einem Speicher, bei dem biopolare Haltespeicher mit komplementären PNP- und NPN-Transistoren verwendet werden. Somit ist mit Ausnahme der Ansprüche keine Einschränkung der Erfindung beabsichtigt.

Claims

1. System zum Steuern der Verstärkungsrate des Differenzspannungssignals an den Eingängen eines CMOS- Leseverstärkers (10) des Typs, der einen Pull-up- Haltespeicher (12) mit einem ersten Quellenschaltungspunkt (20) und einen Pull-down-Haltespeicher (14) mit einem zweiten Quellenschaltungspunkt (26) aufweist, mit:

einer Einrichtung (72) zum Erkennen, wann die Amplitude des Differenzspannungssignals gleich einem ersten vorbestimmten Pegel ist;

einer Einrichtung (74,54,62), die zur Verhinderung von Signalverlust eine Verstärkungsrate mit einem ersten gewählten Wert schafft, wenn die Größe des Differenzspannungssignals zwischen dem ersten und einem zweiten vorbestimmten Pegel liegt; gekennzeichnet durch

eine Einrichtung (76,56,64), die zur Verringerung der Dauer des Lesezyklus die Verstärkungsrate auf einen zweiten gewählten Wert erhöht, wenn die Amplitude der Differenzsignalspannung über dem zweiten vorbestimmten Pegel liegt.

2. System nach Anspruch 1, ferner mit einer Einrichtung (78,58,66), die zur weiteren Verringerung der Dauer des Lesezyklus die Leseverstärkungsrate von dem zweiten gewählten Wert auf einen dritten gewählten Wert erhöht, wenn die Amplitude des Differenzspannungssignals von dem zweiten vorbestimmten Pegel auf einen dritten vorbestimmten Pegel angestiegen ist.

3. System nach Anspruch 1, gekennzeichnet durch

eine Einrichtung, die, wenn das Differenzspannungssignal den ersten vorbestimmten Pegel erreicht hat, einen gewählten der Quellenschaltungspunkte (20,26) auf einen gewählten Spannungspegel bringt, um den Quellenstrom an diesem gewählten Schaltungspunkt zu steuern, und

eine Abgleicheinrichtung (152) zum Abgleichen des Quellenstroms an den beiden Schaltungspunkten.

4. System nach Anspruch 3, ferner mit einer Einrichtung zum wahlweisen Einstellen des Pegels der ersten vorbestimmten Spannung auf einen gewünschten Prozentanteil des höchstmöglichen Wertes des Differenzspannungssignals.

5. System nach Anspruch 1, gekennzeichnet durch ein Leseverstärkertaktungssystem (70) zur Verwendung mit dem CMOS-Leseverstärker in einem mit einer externen Spannungsversorgung verbundenen CMOS- Speicherfeld mit VCC-(60) und Masseanschlüssen (68), wobei die Eingänge des CMOS-Leseverstärkers (28,30) mit linken und rechten Bitleitungen (32,34) verbunden sind, eine der Bitleitungen durch ein durch Taktung eines Wortleitungssteuerungssignals (WLM oder WLN) aktiviertes transistorgeschaltetes Transfergate (40 oder 42) wahlweise mit dem Speicherungsschaltungspunkt (37 oder 39) einer Speicherzelle (36 oder 38) verbunden ist, um ein Differenzspannungssignal zu erzeugen, das den Unterschied zwischen den Spannungspegeln auf einer High- Bitleitung und einer Low-Bitleitung darstellt, und das Differenzspannungssignal einen höchstmöglichen Pegel (Δ) hat, der durch die Menge der in der Speicherzelle gespeicherten Ladung bestimmt ist, die ersten und zweiten verbundenen Quellenanschlüsse und die Bitleitungen vor dem Lesezyklus auf etwa VCC/2 vorgeladen werden, und der CMOS-Leseverstärker die Größe des Differenzspannungssignals auf VCC verstärkt, indem er gleichzeitig den Spannungspegel auf der High-Bitleitung auf VCC hochzieht und den Spannungspegel auf der Low-Bitleitung auf Null herabzieht, wobei das Taktungssystem aufweist:

eine Einrichtung, die die Leseverstärkungsphase des Lesezyklus initiiert, wenn die Amplitude des Differenzspannungssignals den ersten vorbestimmten Pegel erreicht;

eine Halteeinrichtung (60,62), die während der ersten Stufe der Leseverstärkungsphase die Amplitude des Quellenstroms an den verbundenen Quellenanschlüssen eines der Haltespeicher unter einem vorbestimmten Pegel hält;

eine Einrichtung (152) zum Abgleichen des Quellenstroms an den ersten und zweiten verbundenen Quellenanschlüssen des Leseverstärkers während des ersten Stadiums der Leseverstärkungsphase;

eine Einrichtung (74) zur Detektion, wann die Amplitude des Differenzspannungssignals den zweiten vorbestimmten Pegel erreicht, was die Beendigung des ersten Stadiums der Leseverstärkungsphase des Lesezyklus angibt; und

eine Einrichtung (56,64), die zur schnellen Verstärkung der Größe des Differenzspannungssignals auf den vollen Signalwert VCC die Amplitude des Quellenstroms an den ersten und zweiten verbundenen Quellenanschlüssen des Leseverstärkers bei Beendigung des ersten Stadiums der Leseverstärkungsphase vergrößert.

6. System nach Anspruch 5, bei dem die Einrichtung, die detektiert, wann die Amplitude des Differenzspannungssignals den zweiten vorbestimmten Wert erreicht, aufweist:

einen Nachführkondensator (122), der zur Emulation der Kapazität der Bitleitung und der Speicherzelle ausgelegt ist,

einen zur Emulation des transistorgeschalteten Transfergates (40) ausgelegten Nachführtransistor (118) zum Laden des Nachführkondensators (122) mit einer Rate, die der Rate nachgeführt ist, mit der Ladung durch das transistorgeschaltete Transfergate übertragen wird,

einen zur Emulation der Eigenschaften des transistorgeschalteten Transfergates (40) ausgelegten Detektionstransistor (94,100) zum Aktivieren des Nachführtransistors bei Detektion der Initiierung der Differenzspannungssignalerzeugungsphase des Lesezyklus; und

eine Einrichtung, die ein Leseverstärkungsphaseninitiierungssignal taktet, wenn der Nachführkondensator (122) auf einen vorbestimmten Nachführspannungspegel geladen ist, wobei die W/L-Verhältnisse des Nachführkondensators und des Nachführtransistors in bezug auf die Eigenschaften der Bitleitung, der Speicherzelle und des transistorgeschalteten Transfergates derart skaliert werden, daß der vorbestimmte Nachführspannungspegel erreicht wird, wenn die Amplitude des Differenzspannungssignals gleich einem vorbestimmten Prozentanteil des höchstmöglichen Pegels (Δ) ist,

7. System nach Anspruch 6, bei dem die Transistoren in dem Pull-up-Haltespeicher (12) PMOS-Transistoren (16,18) sind und die Transistoren in dem Pull-down- Haltespeicher (14) NMOS-Transistoren (22,24) sind.

8. System nach Anspruch 7, bei dem die Halteeinrichtung aufweist:

eine Einrichtung (62) zum Verbinden des Source- Anschlusses des Pull-down-Haltespeichers (14) mit dem Masseanschluß (68) der externen Spannungsversorgung; und

eine Einrichtung, die den zweiten Quellenanschluß (26) auf einen derartigen vorbestimmten Bruchteil von (VCC/2 - VT) vorspannt, daß die Amplitude des Quellenstroms an dem zweiten Quellenanschluß unter dem ersten vorbestimmten Pegel gehalten wird.

9. System nach Anspruch 8, bei dem die Halteeinrichtung ferner aufweist:

einen ersten Quellenstromversorgungstransistor (62), dessen Drain mit dem zweiten Quellenanschluß (26) und dessen Source mit dem Masseanschluß (68) der externen Spannungsversorgung verbunden ist;

eine Einrichtung (74) zum Erzeugen eines Quellenstromsteuerspannungssignals mit einer vorbestimmten Vorspannungsamplitude an einem Anschluß φS1;

eine Einrichtung zum Verbinden des Gate des ersten Quellenstromversorgungstransistors (62) mit dem Anschluß φS1;

wobei das W/L-Verhältnis des ersten Quellenstromversorgungstransistors in bezug auf das W/L-Verhältnis des Transistors in dem Pull-down-Halte-Speicher derart skaliert ist, daß der Spannungspegel an dem zweiten Quellenanschluß ein vorbestimmter Bruchteil von (VCC/2 - VT) ist; und

eine Einrichtung, die bei Taktung des Leseverstärkungsphaseninitiierungssignals die Quellenstromsteuerspannungssignalerzeugungseinrichtung (74) mit dem Leseverstärkungsphaseninitiierungssignal derart verbindet, daß die Erzeugung des ersten Quellenstromsteuerspannungssignals initiiert wird.

10. System nach Anspruch 9, bei dem die Einrichtung (74) zum Erzeugen des Quellenstromsteuerspannungssignals aufweist:

einen ersten Bias-Transistor (168), dessen Drain mit dem Anschluß VCC verbunden ist, dessen Source mit dem Anschluß φS1 verbunden ist und an dessen Gate das Leseverstärkungsphaseninitiierungssignal anliegt; und

einen zweiten Bias-Transistor (166), dessen Drain und Gate mit dem Anschluß φS1 verbunden sind und dessen Drain mit dem Masseanschluß verbunden ist, wobei die W/L-Verhältnisse des ersten und des zweiten Bias-Transistors derart skaliert sind, daß an dem Anschluß φS1 der Spannungspegel mit der vorbestimmten Vorspannungsamplitude erzeugt wird.

11. System nach Anspruch 10, bei dem die Abgleicheinrichtung (152) aufweist:

einen zum Emulieren der Schaltungseigenschaften des ersten NMOS-Quellenstromtransistors (62) ausgelegten ersten NMOS-Stromspiegeltransistor (160), dessen Gate derart mit dem Schaltungsanschluß φS1 verbunden ist, daß die Spannung VGS des ersten Stromspiegeltransistors (160) und diejenige des ersten NMOS-Quellenstromtransistors gleich sind und daß der durch den ersten NMOS-Quellenstromversorgungstransistor fließende Strom gleich dem durch den ersten Stromspiegeltransistor fließenden Strom, multipliziert mit einem Skalierungsfaktor N, ist;

einen zweiten PMOS-Stromspiegeltransistor (162), der mit dem ersten NMOS-Stromspiegeltransistor (160) derart in Reihe geschaltet ist, daß die Amplitude des durch den ersten und diejenige des durch den zweiten Stromspiegeltransistor fließenden Stroms gleich sind; und

einen ersten PMOS-Quellenstromtransistor (54) zum Zuführen von Quellenstrom an den ersten Quellenstromanschluß des Leseverstärkers (162), wobei die Gates des zweiten PMOS-Stromspiegeltransistors und des ersten PMOS-Quellenstromtransistors derart verbunden sind, daß die Spannung VGS des zweiten PMOS- Stromspiegeltransistors und diejenige des ersten PMOS-Quellenstromtransistors gleich sind und daß der Strom in dem ersten PMOS-Quellenstromversorgungstransistor (54) gleich dem Strom in dem zweiten PMOS-Spiegeltransistor (162), multipliziert mit dem Skalierungsfaktor N, ist und daß die Amplituden der den P- und N-Quellenanschlüssen des Leseverstärkers zugeführten Quellenstroms gleich sind.

12. System nach Anspruch 11, bei dem die Einrichtung (74), die detektiert, wann die Amplitude des Differenzspannungssignals einen zweiten vorbestimmten Wert erreicht, aufweist:

einen PMOS-Voraufladungstransistor;

einen NMOS-Haltespeicheremulierungstransistor, der imstande ist, die Eigenschaften des kreuzgekoppelten Pull-down-Haltespeichers des Leseverstärkers zu emulieren, wobei der NMOS-Emulierungstransistor über seinen Drain-Anschluß an einem gemeinsamen Drain-Schaltungspunkt mit dem Drain-Anschluß des PMOS-Voraufladungstransistors verbunden ist, wobei der PMOS-Voraufladungstransistor zum Laden des gemeinsamen Drain-Schaltungspunktes auf einen Voraufladungsspannungspegel vorgesehen ist, und wobei das Gate des NMOS-Haltespeicheremulierungstransistors auf VCC/2 vorgespannt ist;

einen zum Emulieren der Eigenschaften des ersten NMOS-Quellenstromversorgungstransistors (62) ausgelegten NMOS-Quellenstromversorgungsemulierungstransistor, dessen Drain mit dem Source-Anschluß des NMOS-Haltespeicheremulierungstransistors verbunden ist und dessen Gate mit dem Schaltungsanschluß φS1 verbunden ist, und zwar derart, daß die Spannung VGS an dem ersten Quellenstromtransistor (62) und diejenige an dem NMOS-Quellenstromversorgungsemulierungstransistor gleich sind und der durch den MMOS-Quellenstromversorgungsemulierungstransistor (162) fließende Strom dem durch den ersten NMOS-Quellenstromtransistor (62) fließenden Strom, multipliziert mit einem Skalierungsfaktor, gleich ist, und daß die Änderungsrate des Voraufladungsspannungspegels an dem gemeinsamen Drain- Schaltungspunkt der Änderungsrate der Spannung an dem Speicherungsschaltungspunkt nachläuft; und

eine mit dem gemeinsamen Drain-Schaltungspunkt verbundene Ausgangstaktgebungseinrichtung, die ein Initiationssignal für ein zweites Stadium der Leseverstärkungsphase taktet, wenn der Spannungspegel an den verbundenen Drain-Schaltungspunkten anzeigt, daß die Spannung des Differenzspannungssignals zumindest den zweiten vorbestimmten Wert erreicht hat.

13. System nach Anspruch 12, ferner mit:

einer Einrichtung zum Voraufladen des Gate des zweiten PMOS-Stromspiegeltransistors und des ersten PMOS-Quellenstromtransistors auf VCC vor der Initiierung der Leseverstärkungsphase; und

einer Einrichtung, die während des ersten Stadiums der Leseverstärkungsphase den Spannungspegel an den Gates auf etwa VCC-VT hält, um Verzögerung der Zufuhr von Quellenstrom an den PMOS-Quellenanschluß in bezug auf den NMOS-Quellenanschluß zu verhindern.

14. System nach Anspruch 13, bei dem die Einrichtung zum Erhöhen des Quellenstroms an den Source-Anschlüssen des Leseverstärkers aufweist:

einen zweiten NMOS-Quellenstromtransistor (64), dessen Drain mit dem NMOS-Source-Schaltungspunkt verbunden ist, dessen Source mit Masse verbunden ist, und dessen Gate durch das Initiationssignal für das zweite Stadium der Leseverstärkungsphase vorgespannt ist, wobei der zweite NMOS-Quellenstromtransistor leitet, wenn das Initiationssignal für das zweite Stadium durch die Ausgangstaktgebungseinrichtung getaktet wird, und wobei das W/L-Verhältnis des zweiten NMOS-Quellenstromtransistors derart skaliert ist, daß die Amplitude des Lesestroms an dem Source-Anschluß erhöht wird, so daß die Verstärkungsrate des Differenzspannungssignals erhöht wird; und

einen zweiten PMOS-Quellenstromtransistor (56), dessen Drain mit dem PMOS-Source-Schaltungspunkt verbunden ist, dessen Source mit VCC verbunden ist, und dessen Gate durch das Initiationssignal für das zweite Stadium der Leseverstärkungsphase vorgespannt ist, wobei der zweite PMOS-Quellenstromtransistor leitet, wenn das Initiationssignal des zweiten Stadiums durch die Ausgangstaktgebungseinrichtung getaktet wird, und wobei das W/L-Verhältnis des zweiten PMOS-Quellenstromtransistors derart skaliert ist, daß die Amplitude des Lesestroms an dem Source-Anschluß erhöht wird, so, daß die Verstärkungsrate des Differenzspannungssignals erhöht wird.

15. System nach Anspruch 14, bei dem die Einrichtung zur Erhöhung ferner aufweist:

eine Einrichtung (78) zum Takten eines Initiationssignals für ein drittes Stadium der Leseverstärkungsphase zu einem vorbestimmten Zeitpunkt nach dem Takten des Initiationssignals für das zweite Stadium der Leseverstärkungsphase;

einen dritten NMOS-Quellenstromtransistor, dessen Drain mit dem zweiten Source-Anschluß verbunden ist, dessen Source mit Masse verbunden ist, und dessen Gate durch das Initiationssignal für das dritte Stadium der Leseverstärkungsphase vorgespannt ist, wobei der dritte NMOS-Quellenstromtransistor leitet, wenn das Initiationssignal für das dritte Stadium der Leseverstärkungsphase getaktet wird, und wobei das W/L-Verhältnis des dritten NMOS-Quellenstromtransistors skaliert ist, um zur schnellen Erhöhung der Verstärkungsrate des Differenzspannungssignals die Amplitude des Quellenstroms an dem Source-Anschluß weiter zu erhöhen, so daß die Amplitude des Differenzspannungssignals schnell ihren vollen Signalspannungswert VCC erreicht; und

einen dritten PMOS-Quellenstromtransistor, dessen Drain mit dem zweiten Source-Anschluß verbunden ist, dessen Source mit VCC verbunden ist, und dessen Gate durch das Initiationssignal für das dritte Stadium der Leseverstärkungsphase vorgespannt ist, wobei der dritte PMOS-Quellenstromtransistor leitet, wenn das Initiationssignal für das dritte Stadium der Leseverstärkungsphase getaktet wird, und wobei das W/L-Verhältnis des dritten PMOS-Quellenstromtransistors skaliert ist, um zur schnellen Erhöhung der Verstärkungsrate des Differenzspannungssignals die Amplitude des Quellenstroms an dem Source-Anschluß weiter zu erhöhen, so daß die Amplitude des Differenzspannungssignals schnell ihren vollen Signalspannungswert VCC erreicht.