JP2000251488A

JP2000251488A - ワード線駆動回路及び半導体記憶装置

Info

Publication number: JP2000251488A
Application number: JP5477399A
Authority: JP
Inventors: Naoaki Sudo; 直昭須藤; Hiroyuki Takahashi; 弘行高橋; Toshikatsu Jinbo; 敏且神保; Kazuchika Watanabe; 一央渡辺; Koji Osanawa; 浩司長縄; Hiroisa Nakamura; 博功中村
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1999-03-02
Filing date: 1999-03-02
Publication date: 2000-09-14
Anticipated expiration: 2019-03-02
Also published as: JP3296319B2; TW463171B; US6198685B1; KR100342126B1; KR20000062709A

Abstract

(57)【要約】【課題】ワード線を駆動するためのワード線駆動回路
を、少ない数のトランジスタで構成できるようにする。【解決手段】開示されるワード線駆動回路は、一方の
Ｐチャネルトランジスタが第１の電源とワード線間に接
続された、フリップフロップ接続された２個のＰチャネ
ルトランジスタ２１，２２と、下位アドレスをデコード
した信号と前記一方のＰチャネルトランジスタのゲート
間に接続され、そのゲートに上位アドレスをデコードし
た信号を接続されたＮチャネルトランジスタ２３と、ワ
ード線と第２の電源間に接続され、ゲートに下位アドレ
スをデコードした信号を接続された第１のＮＮトランジ
スタ２４と、ワード線と第２の電源間に接続され、ゲー
トに上位アドレスをデコードした信号を接続された第２
のＮＮトランジスタ２５とを備えて構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ワード線駆動回
路に係り、特に、書き込み／読み出しに高電圧を必要と
する半導体記憶装置のワード線駆動回路に関する。

【０００２】

【従来の技術】半導体記憶装置においては、ビット線方
向にブロックごとに配置された複数のメモリ素子に対し
て、ブロック内の各ワード線ごとにワード線駆動回路を
備え、アドレスに応じてワード線駆動回路を選択してワ
ード線方向に駆動することによって、メモリセルの書き
込み，読み出し及び消去を行う。図１６は、従来のワー
ド線駆動回路を例示したものであって、フリップフロッ
プ構造のスイッチ回路を構成するＰｃｈトランジスタ１
０１，１０２と、スイッチの作用を行うＮｃｈトランジ
スタ１０３，１０４と、上位アドレスをデコードした信
号と下位アドレスをデコードした信号とのの論理演算を
行うノア回路１０５と、ノア回路１０５の出力信号を反
転するインバータ１０６とからなることが示されてい
る。

【０００３】図１６に示された従来のワード線駆動回路
においては、メモリセルアレイの上位アドレスを指定す
る上位セレクト信号ＢＸＭｉと、下位アドレスを指定す
る下位セレクト信号ＢＸＳｉとが、ともにＬレベルにな
ったときには、ノア回路１０５の出力はＨレベルとな
り、Ｎｃｈトランジスタ１０３がオンになり、Ｎｃｈト
ランジスタ１０４がオフになることによって、Ｐｃｈト
ランジスタ１０２がオンして、電源電圧Ｖｃｃ又は昇圧
電圧Ｖｐｐがワード線Ｗｉに供給される。また、上位セ
レクト信号ＢＸＭｉと下位セレクト信号ＢＸＳｉのいず
れか一方又は両方がＨレベルになったときには、ノア回
路１０５の出力はＬレベルとなり、Ｎｃｈトランジスタ
１０３がオフになり、Ｎｃｈトランジスタ１０４がオン
になることによって、Ｖｃｃ，Ｖｐｐが切り離されて、
ワード線Ｗｉがグランド（ＧＮＤ）レベルにリセットさ
れる。なお、このワード線駆動回路と類似した回路構成
が、例えば特開平９−１７１８９号公報に開示されてい
る。

【０００４】

【発明が解決しようとする課題】しかしながら、図１６
に示された形式のワード線駆動回路では、Ｐｃｈトラン
ジスタが２個、Ｎｃｈトランジスタが２個、ノア回路用
としてトランジスタが４個、インバータ用としてトラン
ジスタが２個必要であって、従って、１つのワード線駆
動回路ごとに、合計１０個のトランジスタを必要とす
る。上述した半導体記憶装置においては、ワード線１本
ごとに１つのワード線駆動回路が必要であり、近年、集
積化が進んでいる記憶容量が大きい半導体記憶装置で
は、その回路数は膨大なものになり、上述した従来のよ
うな、トランジスタ数の多いワード線駆動回路を使用し
た場合には、回路規模が大きくなってしまい、記憶装置
を搭載した半導体チップのチップサイズの増大を招くと
いった問題があった。また、微細化が進むのに伴って、
記憶装置を構成するメモリ素子は小さくなり、それに対
応してワード線間の間隔も小さくなってくるため、その
ワード線間隔に合わせてワード線駆動回路をレイアウト
しようとすると、上述のような従来のトランジスタ数の
多いワード線駆動回路を使用した場合には、レイアウト
効率の悪い横方向に長い回路になってしまい、さらにチ
ップサイズの増大を招くといった問題も生じていた。

【０００５】この発明は、上述の事情に鑑みてなされた
ものであって、単位回路を構成するトランジスタの数を
少なくすることができ、従って大規模な半導体集積回路
を構成する場合でも、小型化することが可能な、ワード
線駆動回路を提供することを目的としている。

【０００６】

【課題を解決するための手段】上記課題を解決するた
め、請求項１記載の発明は、ワード線が複数のブロック
に分割されていて、上位アドレスによって選択されたブ
ロックの中から、所定のワード線を下位アドレスによっ
て選択するために、各ワード線に対応して設けられたワ
ード線駆動回路に係り、選択されたワード線に所定の電
位を与える第１の電源とワード線との間に接続された第
１のＰチャネルトランジスタと、上記第１のＰチャネル
トランジスタとフリップフロップ接続された第２のＰチ
ャネルトランジスタと、下位アドレスをデコードした信
号を供給する第１の信号線と上記第１のＰチャネルトラ
ンジスタのゲートとの間に接続され、そのゲートに上位
アドレスをデコードした信号を供給する第２の信号線を
接続された第１のＮチャネルトランジスタと、非選択の
ワード線の電位を保証する第２の電源と上記ワード線と
の間に接続され、そのゲートに上記第１の信号線を接続
された第２のＮチャネルトランジスタと、上記ワード線
と上記第２の電源との間に接続され、そのゲートに上記
第２の信号線を接続された第３のＮチャネルトランジス
タとを備えてなることを特徴としている。

【０００７】また、請求項２記載の発明は、請求項１記
載のワード線駆動回路に係り、上記第２の電源が、消去
動作時には、ワード線に負の電位を与えることを特徴と
している。

【０００８】また、請求項３記載の発明は、請求項２記
載のワード線駆動回路に係り、上記第２の電源に接続さ
れている第２のＮチャネルトランジスタと第３のＮチャ
ネルトランジスタとが、負の電位を与えられても動作が
可能であるように設計されていることを特徴としてい
る。

【０００９】また、請求項４記載の発明は、請求項１乃
至３のいずれかに記載のワード線駆動回路に係り、上記
第３のＮチャネルトランジスタが、上記ブロック内の隣
接する２つのワード線駆動回路によって共有され、上記
両ワード線駆動回路のワード線間に接続されているとと
もに、そのバックゲードに上記第２の電源が接続れれて
いることを特徴としている。

【００１０】また、請求項５記載の発明は、請求項１乃
至３のいずれかに記載のワード線駆動回路に係り、上記
第３のＮチャネルトランジスタが、上記ブロック内の隣
接しない２つのワード線駆動回路によって共有され、上
記両ワード線駆動回路のワード線間に接続されていると
ともに、そのバックゲードに上記第２の電源が接続され
ていることを特徴としている。

【００１１】また、請求項６記載の発明は、請求項１乃
至５のいずれかに記載のワード線駆動回路に係り、上記
ワード線を非選択から選択に切り換える時に、上記第１
の電源が、上記下位アドレスをデコードした信号の切り
換えに対応して上記ワード線の電位を電源電圧まで上昇
させるように上記ワード線に電流を供給し、上記下位ア
ドレスをデコードした信号の切り換えが完了したのち所
定時間後には、上記第１の電源が、上記ワード線の電位
を上記電源電圧より高い昇圧電圧まで上昇させるように
上記ワード線に電流を供給するように構成されているこ
とを特徴としている。

【００１２】また、請求項７記載の発明は、請求項６記
載のワード線駆動回路に係り、上記所定時間が、上記下
位アドレスをデコードした信号の切り換え後、上記ワー
ド線が所定の電圧に達する時間であることを特徴として
いる。

【００１３】また、請求項８記載の発明は、請求項７記
載のワード線駆動回路に係り、上記所定の電圧が０．９
Ｖ_ＣＣ（Ｖ_ＣＣは電源電圧）であることを特徴としてい
る。

【００１４】請求項９記載の発明は、請求項６又は７記
載のワード線駆動回路に係り、上記下位アドレスをデコ
ードした信号が、ワード線を選択するアドレスの切り換
えを検出したパルス信号に対応してパルス化されている
ことを特徴としている。

【００１５】また、請求項１０記載の発明は、請求項９
記載のワード線駆動回路に係り、上記パルス信号が、ワ
ード線を選択するアドレスの切り換えを検出したのち所
定時間後に終了するとともに、上記パルス信号の開始の
所定時間後に上記第１の電源から電源電圧より高い昇圧
電圧を供給するように構成されていることを特徴として
いる。

【００１６】また、請求項１１記載の発明は、電気的に
書き込み・消去可能なメモリセルのアレイが複数のブロ
ックに分割され、上記ブロック内のそれぞれのメモリセ
ルに接続されたワード線を駆動するデコーダを備え、ワ
ード線の上位アドレスに対応した選択信号によって上記
デコーダを選択する機能と、上記選択されたデコーダに
おいてワード線の下位アドレスに対応した複数本の下位
プリデコード信号によって、上記デコーダを構成する複
数のワード線駆動回路から１つのワード線駆動回路を選
択する機能と、上記選択されたワード線駆動回路に接続
されたワード線を駆動する機能とを備えた半導体記憶装
置に係り、上記各ワード線駆動回路が、請求項１乃至１
０のいずれかに記載のワード線駆動回路からなることを
特徴としている。

【００１７】また、請求項１２記載の発明は、ワード線
駆動回路に係り、第１の入力を保持・出力する手段と、
第１のプリデコード入力が非選択の時に、ワード線を第
１の状態から初期化する手段と、第２のプリデコード入
力が非選択の時に、ワード線を第１の状態から初期化す
る手段と、第１のプリデコード入力と第２のプリデコー
ド入力とがともに選択の時に、上記第１の入力を保持・
出力する手段に第１の入力をワード線に出力させ、ワー
ド線を第１の状態にする手段とを含むことを特徴として
いる。

【００１８】

【作用】この発明の構成では、ワード線が複数のブロッ
クに分割されていて、上位アドレスによって選択された
ブロックの中から所定のワード線を下位アドレスによっ
て選択するために、各ワード線に対応して設けられたワ
ード線駆動回路が、フリップフロップ接続された２個の
Ｐチャネルトランジスタからなり、２個のＰチャネルト
ランジスタのうち、一方のＰチャネルトランジスタが、
選択されたワード線に所定の電位を与える第１の電源と
ワード線との間に接続されたスイッチ回路と、下位アド
レスをデコードした信号を供給する第１の信号線と上記
一方のＰチャネルトランジスタのゲートとの間に接続さ
れ、そのゲートに上位アドレスをデコードした信号を供
給する第２の信号線を接続された第１のＮチャネルトラ
ンジスタと、ワード線と読み出し時に非選択のワード線
の電位を保証する第２の電源との間に接続され、ゲート
に第１の信号線を接続された第２のＮチャネルトランジ
スタと、ワード線と上記第２の電源間に接続され、ゲー
トに第２の信号線接続された第３のＮチャネルトランジ
スタとを備えて構成されている。

【００１９】そして、ワード線に接続されたメモリ素子
の駆動時、上記上位アドレスをデコードした信号とワー
ド線を選択する下位アドレスをデコードした信号がとも
に第１の状態となることによって、上記Ｎチャネルトラ
ンジスタを介して上記一方のＰチャネルトランジスタを
オンにして、上記第１の電源からワード線に駆動電圧を
供給する。また、メモリ素子のリセット時には、ワード
線を選択する下位アドレスをデコードした信号が第２の
状態となることによって上記第２のＮチャネルトランジ
スタを介して上記第２の電源からワード線にリセット電
圧を供給し、上記ブロック内のすべてのメモリ素子のリ
セット時、上記上位アドレスをデコードした信号が第２
の状態となることによって、上記第３のＮチャネルトラ
ンジスタを介して上記第２の電源からワード線にリセッ
ト電圧を供給する。さらに上記ブロック内のすべてのメ
モリ素子に書き込まれたデータを消去する時には、上記
上位アドレスをデコードした信号と当該ブロック内のす
べてのワード線を選択する下位アドレスをデコードした
信号がともに第１の状態となることによって、上記第２
のＮチャネルトランジスタと第３のＮチャネルトランジ
スタを介して上記第２の電源から各ワード線に負の消去
電圧を供給する。この発明のワード線駆動回路は、以上
説明したように構成されているので、ワード線駆動回路
に含まれるトランジスタの数を少なくすることができ
る。

【００２０】

【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。 ◇第１実施例図１は、この発明の第１実施例であるワード線駆動回路
が適用される半導体記憶装置のチップの全体構成を示す
ブロック図、図２は同実施例のワード線駆動回路が適用
される半導体記憶装置のアドレス系の構成を示すブロッ
ク図、図３は、同実施例のワード線駆動回路の動作条件
を示す図、図４は、同実施例のワード線駆動系の回路構
成を示す図、図５は、同実施例のワード線駆動回路に対
応するサブロウプリデコーダの構成を示す回路図、図６
は、同実施例のワード線駆動回路の動作を説明するため
のタイミングチャート、図７は、同実施例におけるワー
ド線駆動電位の確定を説明するためのタイミングチャー
トである。

【００２１】この例における半導体記憶装置のチップ
は、図１に示すように、アドレスバッファ１と、セクタ
デコーダ２と、複数のセクタ３（セクタ０〜セクタｎ）
と、ＡＴＤ（ Address Transition Detection ）回路４
とから概略構成されている。アドレスバッファ１は、外
部アドレスＡｉから内部アドレスＴＡｉを生成して各部
に分配する。セクタデコーダ２は、内部アドレスＴＡｉ
からセクタ３を選択するためのセクタ選択信号ＴＢＬＫ
ｄ（ｄ＝０〜ｎ）を発生する。各セクタ３は、それぞれ
複数のビット線と、複数のワード線とに対応するメモリ
セルと、ビット線とワード線とをそれぞれ駆動するため
の周辺回路とを有している。ＡＴＤ回路４は、アドレス
バッファ１におけるアドレス入力の変化に対応して、選
択されたセクタにおける、メモリセルの書き込み，読み
出しの制御を行う。例えば８Ｍビットのフラッシュメモ
リからなる半導体記憶装置の場合、０．５Ｍビットの容
量を有する１６個のセクタ３（セクタ０〜セクタ１５）
を有し、セクタデコーダ２からのセクタ選択信号ＴＢＬ
Ｋ０〜ＴＢＬＫ１５に応じて、いずれかのセクタが動作
状態になる。

【００２２】この例における各セクタ３は、図２に示す
ように、カラムデコーダ１１と、メインロウプリデコー
ダ１２と、複数のアンド回路１３と、サブロウプリデコ
ーダ１４と、複数のロウメインデコーダ１５（ロウメイ
ンデコーダ０〜ロウメインデコーダ１２７）とから概略
構成されている。カラムデコーダ１１は、内部アドレス
ＴＡｉに応じて、複数のビット線からいずれか１本のビ
ット線を選択して駆動する。メインロウプリデコーダ１
２は、内部アドレスの上位ビットＴＡ３〜９をデコード
して上位プリデコード信号ＴＸＭｊを生成する。複数の
アンド回路１３は、上位プリデコード信号ＴＸＭｊの論
理積を演算して、メインデコーダ選択信号ＢＸＭｋを各
ロウメインデコーダ１５に出力する。サブロウプリデコ
ーダ１４は、内部アドレスの下位ビットＴＡ０〜ＴＡ２
をデコードして、下位プリデコード信号ＢＸＳ０〜ＢＸ
Ｓ７を生成して、各ロウメインデコーダ１５に供給す
る。ロウメインデコーダ１５は、メインデコーダ選択信
号ＢＸＭｋによって選択されたとき、下位プリデコード
信号ＢＸＳ０〜ＢＸＳ７に応じて、複数のワード線のい
ずれか１本を駆動する状態となる。

【００２３】例えば、セクタ３が０．５Ｍビットの容量
を有する場合、カラムデコーダ１１は、５１２本のビッ
ト線から、いずれか１本のビット線を選択して駆動す
る。メインロウプリデコーダ１２は、Ｘアドレスの上位
７ビットＴＡ３〜９をデコードして、上位プリデコード
信号ＴＸＭｊ（ｊ＝０〜６）を並列に出力し、各アンド
回路１３は、上位プリデコード信号ＴＸＭｊをデコード
して、いずれか１本のみがＬ（ロウ）レベルになるメイ
ンデコーダ選択信号ＢＸＭｋ（ｋ＝０〜１２７）を、対
応するロウメインデコーダ１５に出力することによっ
て、いずれか１つのロウメインデコーダ１５を選択状態
にする。サブロウプリデコーダ１４は、Ｘアドレスの下
位３ビットＴＡ０〜２をデコードして、いずれか１本の
みがＬレベルになる下位プリデコード信号ＢＸＳ０〜Ｂ
ＸＳ７を並列に出力する。ロウメインデコーダ１５は、
メインデコーダ選択信号ＢＸＭｋによって選択されたと
き、下位プリデコード信号ＢＸＳ０〜ＢＸＳ７に応じ
て、８本のワード線例えばＷ０〜Ｗ７から選択された、
いずれか１本のワード線に駆動信号を供給できるように
なる。このようにして、カラムデコーダ１１によって、
５１２本のビット線のうちのいずれか１本を選択し、メ
インロウプリデコーダ１２とサブロウプリデコーダ１３
とによって、１０２４本のワード線Ｗ０〜Ｗ１０２３の
うちのいずれか１本を選択することによって、ビット線
とワード線の交点にあるメモリセルが駆動状態になる。

【００２４】また、ＡＴＤ回路４は、アドレスバッファ
１におけるアドレス入力の変化を検出して、選択された
セクタにおける、メモリセルの書き込み，読み出し動作
の制御を行う。

【００２５】次に、図３を参照して、この例のワード線
駆動回路の各動作条件における、各信号の状態を説明す
る。読み出し時には、選択されたワード線駆動回路に対
する、メインデコーダ選択信号ＢＸＭｉと下位プリデコ
ード信号ＢＸＳｉはＬレベルであり、このとき、電源Ｖ
ＰＸｄからワード線に、読み出し時のワード線駆動電圧
Ｖｒｅａｄとして例えば５．０Ｖが供給される。書き込
み時には、選択されたワード線駆動回路に対する、メイ
ンデコーダ選択信号ＢＸＭｉと下位プリデコード信号Ｂ
ＸＳｉはＬレベルであり、このとき、電源ＶＰＸｄから
ワード線に、書き込み時のワード線駆動電圧Ｖｐｒｏｇ
として例えば１０．０Ｖが供給される。なお、非選択時
には、読み出し時，書き込み時とも、メインデコーダ選
択信号ＢＸＭｉと下位プリデコード信号ＢＸＳｉとのい
ずれか一方がＨ（ハイ）レベルであって、ワード線は、
ＧＮＤ（グランド）レベルにリセットされる。また消去
時には、選択されたセクタ内のすべてのワード線駆動回
路に対して、メインデコーダ選択信号ＢＸＭｉと下位プ
リデコード信号ＢＸＳｉがＬレベルであり、このとき電
源ＶＮＥＧｄからワード線に、消去電圧Ｖｅｒａｓとし
て例えば−１０．０Ｖが供給される。なおこのとき、電
源ＶＰＸｄはＧＮＤレベルとされる。

【００２６】この例のワード線駆動系は、図４に示すよ
うに、ロウメインデコーダ１５と、ブースト回路１６
と、チャージポンプ回路１７と、ロウ電圧スイッチ回路
１８とから概略構成されている。ブースト回路１６は、
インバータ３１と、ダイオード３２と、容量３３とを有
し、常時は電源電圧Ｖｃｃ（例えば３．０Ｖ）をダイオ
ード３２を経て電源線ＶＰＸＨに出力する。読み出し時
には、ブースト回路１６は、Ｌレベルのブースト電圧Ｂ
ＯＯＳＴを与えられることによって、インバータ３１を
経てこれを反転し、容量３３を介して電源Ｖｃｃに重畳
することによって、昇圧電圧Ｖｒｅａｄを電源線ＶＰＸ
Ｈに出力する。また、チャージポンプ回路１７は、書き
込み時、書込電源制御信号ＷＲＴの入力に対応して、昇
圧電圧Ｖｐｒｏｇを電源線ＶＰＸＨに出力する。

【００２７】ロウ電圧スイッチ回路１８は、インバータ
４１と、レベルシフト回路（Ｌ／Ｓ）４２と、Ｐｃｈト
ランジスタ４３と、レベルシフト回路（Ｌ／Ｓ）４４
と、Ｐｃｈトランジスタ４５とを有している。Ｐｃｈト
ランジスタ４３は、バックゲートをソースに接続され、
Ｐｃｈトランジスタ４５は、バックゲートをドレインに
接続されている。セクタ選択時には、入力であるセクタ
選択信号ＴＢＬＫｄがＶｃｃレベルになることによっ
て、インバータ４１を経て反転し、これをレベルシフト
回路４２を経てレベルシフトして、グランド（ＧＮＤ）
レベルを出力して、Ｐｃｈトランジスタ４３をオンにす
ることによって、電源ＶＰＸＨを電源線ＶＰＸｄに出力
するとともに、セクタ選択信号ＴＢＬＫｄをレベルシフ
ト回路４４を経てレベルシフトしてＶＰＸＨレベルを出
力することによって、Ｐｃｈトランジスタ４５をオフに
する。一方、セクタ非選択時には、セクタ選択信号ＴＢ
ＬＫｄがＧＮＤレベルになることによって、レベルシフ
ト回路４４を経てＧＮＤレベルをＰｃｈトランジスタ４
５に与えてこれをオンにして、電源電圧Ｖｃｃを電源線
ＶＰＸｄに出力するとともに、セクタ選択信号ＴＢＬＫ
ｄをインバータ４１とレベルシフト回路４２とを経て電
源ＶＰＸＨ相当の電圧として出力することによって、Ｐ
ｃｈトランジスタ４３をオフにする。

【００２８】ロウメインデコーダ１５は、インバータ２
０と、複数のワード線Ｗ０，Ｗ１，…にそれぞれ対応し
て設けられたワード線駆動回路とから構成され、ワード
線駆動回路は、Ｐｃｈトランジスタ２１と、Ｐｃｈトラ
ンジスタ２２と、Ｎｃｈトランジスタ２３と、ＮＮトラ
ンジスタ２４と、ＮＮトランジスタ２５とから構成され
ている。Ｐｃｈトランジスタ２１，２２は、そのバック
ゲートがソースに接続されている。ＮＮトランジスタ２
４，２５は、トリプルウェル構造を有する負電圧用Ｎチ
ャネルトランジスタであって、そのバックゲートがソー
スに接続されている。ロウメインデコーダ１５におい
て、インバータ２０は、メインデコーダ選択信号ＢＸＭ
ｉと、Ｎｃｈトランジスタ２３のゲート間に接続されて
いる。Ｐｃｈトランジスタ２１，２２はともに、そのソ
ースが電源ＶＰＸｄに接続され、ゲートが互いに相手の
ドレインに接続された、フリップフロップ構造のスイッ
チ回路を構成している。Ｎｃｈトランジスタ２３は、ド
レインがＰｃｈトランジスタ２１のドレインに接続され
るとともに、ソースが下位プリデコード信号ＢＸＳｉを
供給する信号線に接続され、ゲートにインバータ２０を
介してメインデコーダ選択信号ＢＸＭｉを供給する信号
線が接続されており、選択信号ＢＸＭｉに対応してオ
ン，オフするスイッチ回路を構成している。ＮＮトラン
ジスタ２４は、ドレインがＰｃｈトランジスタ２２のド
レインとワード線に接続されるとともに、ソースに電源
ＶＮＥＧｄを接続され、ゲートに下位プリデコード信号
ＢＸＳｉを供給する信号線が接続され、選択信号ＢＸＳ
ｉに対応してオン，オフするスイッチ回路を構成してい
る。ＮＮトランジスタ２５は、ドレインをワード線に接
続されるとともに、ソースを電源ＶＮＥＧｄに接続さ
れ、ゲートにメインデコーダ選択信号ＢＸＭｉを供給す
る信号線が接続され、選択信号ＢＸＭｉに対応してオ
ン，オフするスイッチ回路を構成している。

【００２９】読み出し及び書き込み時、メインデコーダ
選択信号ＢＸＭｉがＬレベルになることによって、８個
からなる１ブロックのロウメインデコーダが選択され、
下位プリデコード信号ＢＸＳｉがＬレベルになることに
よって、いずれか１つのワード線駆動回路が選択され
る。このとき、選択されたブロックのＮｃｈトランジス
タ２３がオンになるととももに、選択されたワード線駆
動回路の選択信号ＢＸＳｉのＬレベルがＮｃｈトランジ
スタ２３を介してＰｃｈトランジスタ２２のゲートに伝
わり、Ｐｃｈトランジスタ２２がオンになるので、電源
ＶＰＸｄが例えばワード線Ｗ０に接続され、これによっ
て、ワード線Ｗ０に接続されたメモリセルに、読み出し
電圧Ｖｒｅａｄ又は書き込み電圧Ｖｐｒｏｇが供給され
る。一方、非選択のワード線に対しては、下位プリデコ
ード信号ＢＸＳｉがＨレベルになるので、選択信号ＢＸ
ＳｉのＨレベルがＮｃｈトランジスタ２３を介してＰｃ
ｈトランジスタ２２のゲートに伝わり、Ｐｃｈトランジ
スタ２２がオフになり、電源ＶＰＸｄはワード線に接続
されない。その時に、ＮＮトランジスタ２４はオンにな
るので、例えばワード線Ｗ０は電源ＶＮＥＧｄに接続さ
れる。電源ＶＮＥＧｄは通常はＧＮＤレベルなので、ワ
ード線Ｗ０に接続されたメモリセルは、ＧＮＤレベルに
リセットされる。また、メインデコーダ選択信号ＢＸＭ
ｉがＨレベルのときは、１ブロック内のすべてのロウメ
インデコーダのＮｃｈトランジスタ２３がオフになるの
で、下位プリデコード信号ＢＸＳｉのレベルにかかわら
ず、Ｐｃｈトランジスタ２２はオフであって、電源ＶＰ
Ｘｄはいずれのワード線にも接続されない。一方、各ロ
ウメインデコーダにおいて、ＮＮトランジスタ２５がオ
ンになるので、それぞれのワード線は電源ＶＮＥＧｄに
接続される。電源ＶＮＥＧｄは通常はＧＮＤレベルなの
で、そのブロック内のすべてのワード線に接続されたメ
モリセルは、ＧＮＤレベルにリセットされる。

【００３０】消去時には、選択されたセクタ内のすべて
のロウメインデコーダにおいて、メインデコーダ選択信
号ＢＸＭｉと下位プリデコード信号ＢＸＳｉがＬレベル
になり、また、電源ＶＰＸｄはロウ電圧スイッチ回路１
８内において、図示されない電源回路によってＧＮＤレ
ベルとされ、電源ＶＮＥＧｄは消去電圧Ｖｅｒａｓ、例
えば−１０Ｖになるので、Ｐｃｈトランジスタ２２がオ
フになって、電源ＶＰＸｄが遮断されるとともに、ＮＮ
トランジスタ２４，２５がオンになって、電源ＶＮＥＧ
ｄが各ワード線に接続される。消去電圧Ｖｅｒａｓとな
っている電源ＶＮＥＧｄに接続されるので、各ワード線
に接続されたメモリセルは消去される。

【００３１】この例のサブロウプリデコーダ１４は、図
５に示すようにインバータ５１_０，５１_１，５１_２と、
ナンド回路５２_０，５２_１，…，５２_６，５２_７と、イ
ンバータ５３_０，５３_１，…，５３_６，５３_７と、イン
バータ５４_０，５４_１，…，５４_６，５４_７とから構成
されている。インバータ５１_０，５１_１，５１_２は、そ
れぞれ内部アドレスＴＡ０，ＴＡ１，ＴＡ２のレベルを
反転した出力を発生する。アンド回路５２_０，５２_１，
…，５２_６，５２_７は、内部アドレスＴＡ０，ＴＡ１，
ＴＡ２とこれらを反転した信号とを加えた６つの信号か
ら３つの信号を組み合わせて入力し、それぞれ出力信号
を生成する。インバータ５３_０，５３_１，…，５３_６，
５３_７は、それぞれナンド回路５２_０，５２_１，…，５
２_６，５２_７の出力を反転し、インバータ５４_０，５４
_１，…，５４_６，５４_７は、それぞれインバータ５
３_０，５３_１，…，５３_６，５３_７の出力を反転して、
下位プリデコード信号ＢＸＳ０，ＢＸＳ１，…，ＢＸＳ
６，ＢＸＳ７を出力する。

【００３２】以下、図６を参照して、この例のワード線
駆動回路の読み出し時の動作を詳細に説明する。ワード
線選択のための外部アドレスＡｉが与えられたとき、こ
れに基づいてアドレスバッファ１から出力された内部ア
ドレスＴＡｉによって、セクタデコーダ２からセクタ選
択信号ＴＢＬＫｄが出力されることによって、図２に示
された、あるセクタが選択されている。さらに内部アド
レスＴＡｉに応じて、そのセクタ内のカラムデコーダ１
１によって、図４に示された、あるビット線が選択され
ているものとする。このとき、セクタ選択信号ＴＢＬＫ
ｄに応じて、ロウ電圧スイッチ回路１８において、Ｐｃ
ｈトランジスタ４３がオンになって、ブースト回路１６
からの電源ＶＰＸＨが電源ＶＰＸｄに出力される状態に
なっている。

【００３３】いま、外部アドレスＡｉが、アドレスＡ，
アドレスＢの順に変化し、これに応じて内部アドレスＴ
Ａｉが変化して、メインデコーダ選択信号ＢＸＭｊが定
まるとともに、下位プリデコード信号が、アドレスＡに
対応する選択ＢＸＳがＢＸＳ０のように、アドレスＢに
対応する選択ＢＸＳがＢＸＳ１のように、順次、Ｌレベ
ルになったとする。下位プリデコード信号ＢＸＳ０がＬ
レベルになったことによって、アドレスＡに基づく選択
ワード線Ｗ０に対応するワード線駆動回路において、電
源ＶＰＸｄをワード線Ｗ０に出力する。この際、ブース
ト回路１６に加えられるブースト信号ＢＯＯＳＴは、メ
インデコーダ選択信号，下位プリデコード信号の変化よ
り、所定時間遅れてＬレベルになるように制御されるの
で、最初、ブースト回路１６は活性化されず、電源ＶＰ
Ｘｄにはレベルが出力される。これによって、ワード線
Ｗ０の電位は、ワード線の付加容量に応じて定まる充電
特性に従って上昇してＶｃｃレベル（例えば０．９Ｖｃ
ｃ）に近づく。次に所定の時間後に、ブースト信号ＢＯ
ＯＳＴがＬレベルになることによって、電源ＶＰＸｄが
昇圧電圧（読み出し時の電圧Ｖｒｅａｄ）に変化するの
で、ワード線Ｗ０の電位は再び充電特性に従って上昇し
てＶｒｅａｄに達し、この状態で読み出し動作が行われ
る。

【００３４】次に、外部アドレスＡｉがアドレスＡから
アドレスＢに変わるのに対応して、下位プリデコード信
号ＢＸＳ０がＨレベルに戻るとともに、下位プリデコー
ド信号ＢＸＳ１がＬレベルになる。この時、アドレスＢ
によって選択されたワード線Ｗ１の電位は、ワード線Ｗ
０の場合と同様に、ある充電特性に従って上昇してＶｃ
ｃに近づき、次に、ブースト信号ＢＯＯＳＴがＬレベル
になることによって、再び充電特性に従って上昇して、
Ｖｒｅａｄに達し、この状態で読み出し動作が行われ
る。

【００３５】この場合におけるブースト信号ＢＯＯＳＴ
の変化は、外部アドレスがアドレスＡになったことによ
って、ＢＯＯＳＴがＬレベルになってから、選択された
ワード線における読み出し動作の完了に必要な時間、Ｂ
ＯＯＳＴがＬレベルに保たれたのち、ＢＯＯＳＴがＨレ
ベルに戻って所定の時間Ｈレベルに保たれる。この後、
外部アドレスがアドレスＡからアドレスＢに変わること
によって、ＢＯＯＳＴが再びＬレベルになる変化が起こ
る。このとき、ブースト信号ＢＯＯＳＴがＨレベルに保
たれる時間は、ブーストリセット時間であって、ワード
線が読み出し電圧Ｖｒｅａｄに充電された状態から、Ｇ
ＮＤレベルにリセットされるのに必要な時間に見合った
ものとされる。

【００３６】この場合、非選択時に、ワード線をリセッ
トするためのＮＮトランジスタ２４，２５は、所要のリ
セット速度を確保するために、電流供給能力を高める。
すなわち、サイズを大きくすることが必要である。ま
た、選択時には、Ｐｃｈトランジスタ２２によって、ワ
ード線に電源電圧Ｖｃｃ及び昇圧電圧（Ｖｒｅａｄ）を
出力するが、この際、選択されたワード線の電位がＶｃ
ｃレベル（例えば０．９Ｖｃｃ）に確定してから、ブー
スト回路１６を活性化して昇圧電圧を出力するので、Ｐ
ｃｈトランジスタ２２はワード線の電位を電源Ｖｃｃ
に、高速に近づけられるように、電流供給能力を高め
る。すなわち、サイズを大きくすることが必要である。

【００３７】上述のように、ブースト回路１６の活性化
を遅らせるのは、以下に示す２つの理由によるものであ
る。１つ目の理由は、アドレス切り換えに基づく、ワー
ド線の非選択から選択への切り換え及び選択から非選択
への切り換えに際して、Ｐｃｈトランジスタ２２とＮＮ
トランジスタ２４とが同時にオンになる状態が過渡的に
発生するため、ブースト回路１６をはじめから活性化し
ておくと、昇圧電圧がＧＮＤに短絡して、ブースト回路
１６のコンデンサ３３に蓄積された電荷が放電してしま
い、ワード線を昇圧電圧で駆動できなくなるのを避ける
ためである。このような過渡状態では、Ｐｃｈトランジ
スタ２２は、電源ＶｃｃからＧＮＤに貫通電流が流れる
状態で、ワード線電位を高速に上昇させるため、そのサ
イズを大きくする必要性がますます高まってくる。２つ
目の理由は、ブースト回路１６のコンデンサ３３に蓄積
された電荷の放出量をできるだけ少なくするために、活
性化させる前のブースト回路の出力電圧Ｖｃｃに、ワー
ド線の電位をできるだけ近づけておくためである。

【００３８】図７は、この例におけるアドレス切り換え
時のワード線駆動電位の確定を説明するものである。い
ま、外部アドレスＡｉの切り換えが発生し、これに応じ
てメインデコーダ選択信号ＢＸＭｉと下位プリデコード
信号ＢＸＳｉとが切り換えられると、これによって、非
選択になったワード線が、ＮＮトランジスタ２４，２５
を介して電源ＶＮＥＧｄに接続されることによって、Ｇ
ＮＤレベル（例えば０．１Ｖｃｃ）にリセットされると
同時に、選択されたワード線にＶＰＸｄからＶｃｃレベ
ルが出力される。非選択ワード線がＧＮＤレベル（例え
ば０．１Ｖｃｃ）になり、かつ選択ワード線がＶｃｃレ
ベル（例えば０．９Ｖｃｃ）になった時点で、ブースト
信号ＢＯＯＳＴをＬレベルにして、ブースト回路１６を
活性化して、選択ワード線にブースト電圧レベル（読み
出し時の電圧Ｖｒｅａｄ）を出力する。

【００３９】このようにして、図４に示された構成のワ
ード線駆動回路によって、ワード線の駆動を行うことが
できる。この例のワード線駆動回路は、Ｐｃｈトランジ
スタ２１，２２と、Ｎｃｈトランジスタ２３と、ＮＮト
ランジスタ２４，２５とによる５トランジスタ構成によ
って、所要のワード線駆動動作を行うことができるの
で、図１６に示された従来のワード線駆動回路と比較し
て、少ない数のトランジスタで構成できる。

【００４０】◇第２実施例図８は、この発明の第２実施例のワード線駆動系の回路
構成を示す図、図９は、この発明におけるワード線リセ
ット回路の接続を例示する図である。なお、この例のワ
ード線駆動系が適用される半導体記憶装置のチップ全体
の構成及びアドレス系の構成ならびにサブロウプリデコ
ーダの構成等は、第１実施例の場合と同様なので、これ
らについての詳細な説明は省略する。

【００４１】この例のワード線駆動系の構成は、図８に
示すように、図４に示された第１実施例のワード線駆動
系の場合と比較して、メインデコーダ選択信号ＢＸＭｉ
に応じてワード線をリセットするためのＮＮトランジス
タ２５Ａが、隣接するワード線間、例えばワード線Ｗ
０，Ｗ１に、そのソース／ドレインをそれぞれ接続され
ている点が大きく異なっている。

【００４２】ＮＮトランジスタ２５Ａは、トリプルウェ
ル構造になっており、そのバックゲートに電源ＶＮＥＧ
ｄを接続されている。電源ＶＮＥＧｄは常時はＧＮＤ電
位にされるとともに、消去時は消去電圧Ｖｅｒａｓ（例
えば−１０．０Ｖ）を与えられるようになっている。い
ま、例えばロウメインデコーダ１５Ａにおいて、メイン
デコーダ選択信号ＢＸＭｉが非選択（Ｈレベル）のと
き、ワード線Ｗ０に対応する下位プリデコード信号ＢＸ
Ｓ０が選択（Ｌレベル）であっても、隣接するワード線
Ｗ１に対応する下位プリデコード信号ＢＸＳ１は非選択
（Ｈレベル）であって、ワード線Ｗ１に接続されたＮＮ
トランジスタ２４はオンになっているので、ワード線Ｗ
０はＮＮトランジスタ２５Ａを介してリセットされる。
また、消去時には、ＢＸＳ１がＬレベルになることによ
って、ＮＮトランジスタ２４がオンになるとともに、メ
インデコーダ選択信号ＢＸＭｉが選択（Ｌレベル）にな
ることによって、ＮＮトランジスタ２５Ａがオンになる
ので、各ワード線はそれぞれ電源ＶＮＥＧｄ（Ｖｅｒａ
ｓ）に接続され、そのブロック内のすべてのワード線が
同時に消去される。

【００４３】図９（ａ）は、この例におけるロウメイン
デコーダ内のワード線リセット回路の接続を示したもの
であって、２５Ａ_１，２５Ａ_２，…，２５Ａ_４は、その
ブロック内のワード線（Ｗ０−Ｗ１）間，（Ｗ２−Ｗ
３）間，…，（Ｗ６−Ｗ７）間にそれぞれ接続されたワ
ード線リセット用ＮＮトランジスタである。図９（ａ）
の場合は、隣接するワード線間にそれぞれワード線リセ
ット用ＮＮトランジスタを接続したので、当該ロウメイ
ンデコーダに対するメインデコーダ選択信号ＢＸＭｉが
非選択（Ｈレベル）の場合に、そのブロック内に選択さ
れたワード線駆動回路（ＢＸＭｉがＬレベル）があった
場合でも、そのワード線をリセットすることができる。

【００４４】このように、この例のワード線駆動回路に
よれば、ワード線のリセット及び消去のためのトランジ
スタを、ワード線２本ごとに１個配置すればよいので、
ワード線駆動回路を構成するトランジスタの数が４．５
個となり、第１実施例の場合と比較して、さらにトラン
ジスタの数を少なくすることができる。

【００４５】◇第３実施例図９（ｂ），（ｃ）は、この発明の第３実施例のワード
線駆動回路におけるリセット回路の接続を示す図であ
る。この例のワード線駆動回路においては、非選択時、
メインデコーダ選択信号ＢＸＭｉに応じてワード線をリ
セットするためのＮＮトランジスタが、隣接しないワー
ド線間に、独立した２本のワード線の組み合わせを形成
するように接続されている点が、図９（ａ）に示された
第２実施例の場合と比較して大きく異なっている。

【００４６】図９（ｂ）の場合は、ワード線リセット回
路を構成するＮＮトランジスタ２５Ａ_１’，２５
Ａ_２’，…，２５Ａ_４’は、あるロウメインデコーダ内
のワード線（Ｗ３−Ｗ４）間，（Ｗ２−Ｗ５）間，…，
（Ｗ０−Ｗ７）間にそれぞれ接続されている。また、図
９（ｃ）の場合は、ワード線リセット回路を構成するＮ
Ｎトランジスタ２５Ａ_１”，２５Ａ_２”，…，２５
Ａ_４”は、あるロウメインデコーダ内のワード線（Ｗ０
−Ｗ２）間，（Ｗ１−Ｗ３）間，…，（Ｗ５−Ｗ７）間
にそれぞれ接続されている。図９（ｂ），（ｃ）の場合
は、ロウメインデコーダ内における、隣接しない２本の
ワード線間にそれぞれワード線リセット用ＮＮトランジ
スタを接続しているので、第２実施例の場合と同様に、
そのブロックのメインデコーダ選択信号ＢＸＭｉがＨレ
ベルの場合でも、そのブロック内の選択されたワード線
（対応するＢＸＭｉがＬレベルになっている）をリセッ
トすることができる。なお、１ブロック内のワード線に
対する、リセット用ＮＮトランジスタの配置方法は、図
９（ｂ），（ｃ）に例示した以外にも考えられる。

【００４７】このように、この例のワード線駆動回路に
よれば、第２実施例の場合と同様に、ワード線のリセッ
トのためのトランジスタを、ワード線２本ごとに１個配
置すればよいので、ワード線駆動回路を構成するトラン
ジスタの数が４．５個となり、第１実施例の場合と比較
して、さらにトランジスタの数を少なくすることができ
る。さらに、この例の場合は、チップ上のワード線駆動
回路の配置に応じて、任意にワード線リセット用トラン
ジスタの配置を定めることができるので、第２実施例の
場合と比べて、半導体記憶装置のチップ設計上の自由度
を増すことができる。

【００４８】◇第４実施例図１０は、この発明の第４実施例であるワード線駆動回
路が適用される半導体記憶装置のチップの全体構成を示
すブロック図、図１１は、同実施例のワード線駆動回路
が適用される半導体記憶装置のアドレス系の構成を示す
ブロック図、図１２は、同実施例のワード線駆動回路に
対応するサブロウプリデコーダの構成を示す回路図、図
１３は、同実施例のワード線駆動回路の動作を説明する
ためのタイミングチャート、図１４は、同実施例におけ
るワード線駆動電位の確定を説明するためのタイミング
チャート、図１５は、同実施例におけるブロック切り換
え時の動作を説明するためのタイミングチャートであ
る。

【００４９】この例における半導体記憶装置のチップ
は、図１０に示すように、アドレスバッファ１と、セク
タデコーダ２と、複数のセクタ３Ａ（セクタ０〜セクタ
ｎ）と、ＡＴＤ回路４Ａとから概略構成されている。ア
ドレスバッファ１，セクタデコーダ２の構成は、図１に
示された第１実施例の場合と同様である。ＡＴＤ回路４
Ａは、第１実施例の場合のＡＴＤ回路４の機能を有する
ほか、アドレスバッファ１におけるアドレスの切り換え
を検出して、パルス信号ＴＷＲＳＴをセクタ３Ａ（セク
タ０〜セクタｎ）に出力する機能を有している。

【００５０】この例における各セクタ３Ａは、図１１に
示すように、カラムデコーダ１１と、メインロウプリデ
コーダ１２と、複数のアンド回路１３と、サブロウプリ
デコーダ１４Ａと、複数のロウメインデコーダ１５（ロ
ウメインデコーダ０〜ロウメインデコーダ１２７）とか
ら概略構成されている。カラムデコーダ１１，メインロ
ウプリデコーダ１２，アンド回路１３，ロウメインデコ
ーダ１５は、図２に示された第１実施例の場合と同様で
ある。

【００５１】この例におけるサブロウプリデコーダ１４
Ａは、図１２に示すように、インバータ５１_０，５
１_１，５１_２と、ナンド回路５２_０，５２_１，…，５２
_６，５２ _７と、インバータ５４_０，５４_１，…，５
４_６，５４_７と、ノア回路５５_０，５５_１，…，５
５_６，５５_７とから構成されている。インバータ５
１_０，５１_１，５１_２は、それぞれ内部アドレスＴＡ
０，ＴＡ１，ＴＡ２のレベルを反転した出力を発生す
る。ナンド回路５２_０，５２_１，…，５２_６，５２
_７は、内部アドレスＴＡ０，ＴＡ１，ＴＡ２とこれらを
反転した信号とを加えた６つの信号から３つの信号を組
み合わせて入力して、それぞれ出力を発生する。ノア回
路５５_０，５５_１，…，５５_６，５５_７は、それぞれナ
ンド回路５２_０，５２_１，…，５２_６，５２_７の出力
と、ＡＴＤ回路４Ａから入力されたパルス信号ＴＷＲＳ
Ｔ信号とのノア演算を行って、ナンド回路５２_０，５２
_１，…，５２_６，５２_７からのそれぞれの出力信号をパ
ルス化した信号を出力する。インバータ５４_０，５４
_１，…，５４_６，５４_７は、それぞれノア回路５５_０，
５５_１，…，５５_６，５５_７の出力を反転して、下位プ
リデコード信号ＢＸＳ０，ＢＸＳ１，…，ＢＸＳ６，Ｂ
ＸＳ７を出力する。

【００５２】この例が適用されるワード線駆動回路の構
成は、図８に示されたものと同様である。以下、図８及
び図１３を参照して、この例のワード線駆動回路の読み
出し時の動作を詳細に説明する。いま、外部アドレスＡ
ｉが、アドレスＡ，アドレスＢの順に変化し、これに応
じて内部アドレスＴＡｉが変化して、メインデコーダ選
択信号ＢＸＭｊが定まるとともに、下位プリデコード信
号ＢＸＳ０，ＢＸＳ１が、それぞれアドレスＡ，アドレ
スＢに対応して順次Ｌレベルになるが、この際、図１２
に示すように、サブロウプリデコーダ１４Ａにおいて、
ナンド回路５２_０，５２_１，…の出力と、パルス信号Ｔ
ＷＲＳＴとのノア演算を行うことによって、アドレスＡ
に対応する選択ＢＸＳがＢＸＳ０のように、アドレスＢ
に対応する選択ＢＸＳがＢＸＳ１のように、順次、パル
ス信号ＴＷＲＳＴに対応してパルス化してＬレベルにさ
れる。この場合、パルス信号ＴＷＲＳＴは、アドレスの
切り換えに際して、アドレス切り換え間隔が十分長い時
には、非選択ワード線が選択になるタイミングより多少
遅くＬレベルになり、読み出しが完了しした所定時間後
にＨレベルに戻る。また切り換え時間が短い時には、例
えば図１３のアドレスＡからアドレスＢに変化するとき
のように、選択ワード線が非選択になるタイミングより
も多少早くＨレベルに戻り、非選択ワード線が選択にな
るタイミングよりも多少遅くＬレベルになる。この際の
パルス信号ＴＷＲＳＴが、Ｈレベルに保持される時間
は、ワード線がリセット状態に保たれるワードリセット
時間である。ブースト回路１６から昇圧電圧を発生させ
るためのブースト信号ＢＯＯＳＴは、パルス信号ＴＷＲ
ＳＴがＬレベルに変わった後に、所定時間後にＬレベル
に変わり、ＴＷＲＳＴがＨレベルに変わる所定時間前
に、Ｈレベルに変わるように制御される。ブースト信号
ＢＯＯＳＴがＨレベルに保たれる時間は、昇圧電圧が出
力されないブーストリセット時間である。

【００５３】いま、アドレスＡからアドレスＢに切り替
わる状態に注目する。ワード線Ｗ０に対応するワード線
駆動回路において、ブースト回路１６からの電源ＶＰＸ
ｄは既に昇圧電圧（読み出し時の電圧Ｖｒｅａｄ）にな
っていて、ワード線Ｗ０において読み出し動作が完了し
たのち、ワードリセット時間の間に、ワード線Ｗ０が非
選択状態になってリセットされる。ワードリセット時間
が終了すると、ワード線Ｗ１が選択状態になり、電源Ｖ
ＰＸｄが電圧Ｖｒｅａｄになって、ワード線Ｗ１におい
て読み出し動作が開始される。

【００５４】このとき、メインデコーダ選択信号ＢＸＭ
ｉがＬレベルの状態で、アドレスＡからアドレスＢへの
切り換えが発生したとき、下位プリデコード信号ＢＸＳ
０が、パルス信号ＴＷＲＳＴに対応してＬレベルからＨ
レベルに変化するが、このとき、電源ＶＰＸｄは、ブー
スト信号ＢＯＯＳＴは上述したように、ＴＷＲＳＴがＨ
レベルに変わる所定時間前に、Ｈレベルに変わっている
ので、電源ＶＰＸｄは、Ｖｃｃレベルに引き下げられて
いる。従って、選択状態から非選択状態に変化するワー
ド線Ｗ０に対応するワード線駆動回路において、昇圧電
圧になっている電源ＶＰＸｄからＰｃｈトランジスタ２
２とＮＮトランジスタ２４を介してＧＮＤに電流が流れ
込む、貫通電流の問題が生じない。次に、下位プリデコ
ード信号ＢＸＳ１がＨレベルからＬレベルに変化する
が、このとき、ブースト信号ＢＯＯＳＴがＨレベルであ
るため、電源ＶＰＸｄはＶｃｃレベルのままである。従
って、非選択状態から選択状態に変化するワード線Ｗ１
に対応するワード線駆動回路において、昇圧電圧になっ
ている電源ＶＰＸｄからＰｃｈトランジスタ２２とＮＮ
トランジスタ２４を介してＧＮＤに電流が流れ込む、貫
通電流の問題が生じない。

【００５５】図１４は、この例におけるアドレス切り換
え時のワード線駆動電位の確定を説明するものである。
いま、外部アドレスＡｉの切り換えが発生し、これに応
じてメインデコーダ選択信号ＢＸＭｉが切り換えられ、
これによって、パルス信号ＴＷＲＳＴがＬレベルにな
り、さらにこれに応じて下位プリデコード信号ＢＸＳｉ
がＬレベルになって、ワード線ＷｉがＶｃｃレベルであ
る電源ＶＰＸｄに接続され、次にブースト信号ＢＯＯＳ
ＴがＬレベルになることによって、ワード線Ｗｉに接続
された電源ＶＰＸｄが昇圧電圧（Ｖｒｅａｄ）になる。
このとき、ブースト回路１６に加えられるブースト信号
ＢＯＯＳＴは、前述ししたように、パルス信号ＴＷＲＳ
ＴがＬレベルに変わった後に、所定時間後に、Ｌレベル
に変わるようにに制御される。この場合、Ｐｃｈトラン
ジスタ２２のサイズが小さいときは、パルス信号ＴＷＲ
ＳＴがＬレベルに変わった後、所定時間後においても、
選択ワード線は付加容量が大きいので、駆動電圧が十分
上昇（例えば０．９Ｖｃｃまで）しないが、下位プリデ
コード信号ＢＸＳｉは既にＬレベルになっているので、
ＮＮトランジスタ２４は既に完全にオフになっており、
電源ＶＰＸｄからＰｃｈトランジスタ２２，ＮＮトラン
ジスタ２４を経て貫通電流が流れることはないため、ブ
ースト回路を活性化することができる。そして、ブース
ト回路が活性化されることによって、電源ＶＰＸｄは急
速に上昇するので、Ｐｃｈトランジスタ２２のサイズが
小さくても、ワード線の選択速度は小さくならない。

【００５６】この例では、選択されたワード線Ｗｉは、
駆動電圧が十分上昇（例えば０．９Ｖｃｃまで）しない
うちに、ブースト回路１６を活性化させているので、ブ
ースト回路１６のコンデンサ３３に蓄積された電荷を放
出する量が増えてしまうが、コンデンサ３３の容量値
は、もともとかなり大きく設計されており、ＧＮＤへの
貫通電流が流れない限りは、昇圧電圧（Ｖｒｅａｄ）の
低下が、実用上、問題になることはない。

【００５７】この例の場合は、下位プリデコード信号を
パルス化することによって、ワードリセット時間におい
て選択されていたワード線の電位がリセットされるの
で、非選択状態から選択状態になるワード線に対応する
ワード線駆動回路において、パルス信号ＴＷＲＳＴがＬ
レベルになってから所定時間後にブースト信号ＢＯＯＳ
ＴがＬレベルになることにより、電源ＶＰＸｄを上昇さ
せるので、下位プリデコード信号をパルス化しない場合
（図１４中、点線で示す）のように、ワード線がＶｃｃ
レベルに確定するのを待って、電源ＶＰＸｄを上昇させ
る必要がなく、ワード線の駆動を高速化することができ
る。また、ワード線がＶｃｃレベルに確定するのを待つ
必要がなくなるので、ワード線に電流を供給するＰｃｈ
トランジスタ２２のサイズを小さくすることができる。

【００５８】図１５は、この例におけるブロック切り換
え時の動作を説明するもので、同図（ａ）は、下位プリ
デコード信号をパルス化しない場合を示している。い
ま、あるブロック内において、下位プリデコード信号Ｂ
ＸＳ０がＬレベル、下位プリデコード信号ＢＸＳ１がＨ
レベルであったとき、ＢＸＳ０，ＢＸＳ１の上位アドレ
ス信号に相当するメインデコーダ選択信号ＢＸＭ０がＬ
レベルからＨレベルに変化し、メインデコーダ選択信号
ＢＸＭ１がＨレベルからＬレベルに変化すると、これに
対応して、選択状態であったワード線Ｗ０は非選択にな
るが、非選択であったワード線Ｗ１の状態は変化しな
い。ＢＸＭ０がＬレベルからＨレベルに変化した時に、
図８に示されるように、ワード線Ｗ０とＷ１の間にリセ
ット用ＮＮトランジスタ２５Ａを接続した場合には、オ
ン状態になったＮＮトランジスタ２５Ａと、もともとオ
ン状態になっているワード線Ｗ１に対応するＮＮトラン
ジスタ２４’とにより、ワード線Ｗ０をＧＮＤにリセッ
トしようとする。その時に、ワード線Ｗ０に対応するＰ
ｃｈトランジスタ２２をオン状態から高速にオフ状態に
するためには、ワード線Ｗ０の電位を下げて、ワード線
Ｗ０に対応するＰｃｈトランジスタ２１をオフ状態から
オン状態にし、Ｐｃｈトランジスタ２１のドレイン側の
電位をＨレベルにすることにより、Ｐｃｈトランジスタ
２２のゲートの電位をＨレベルにする必要がある。ワー
ド線Ｗ０の電位を高速に下げるには、Ｐｃｈトランジス
タ２２の電流供給能力よりＮＮトランジスタ２５ＡとＮ
Ｎトランジスタ２４’とを２段積みしたトランジスタの
電流供給能力を大きくする必要がある。すなわち、ＮＮ
トランジスタ２５ＡのサイズとＮＮトランジスタ２４の
サイズとを、ともに大きくする必要がある。

【００５９】一方、図１５（ｂ）は、下位プリデコード
信号をパルス化した場合を示している。この場合は、下
位プリデコード信号ＢＸＳ０が、パルス信号ＴＷＲＳＴ
に対応してＨレベルになるため、この期間は、ワード線
Ｗ０に対応するワード線駆動回路において、Ｐｃｈトラ
ンジスタ２２がオフになり、ＮＮトランジスタ２４がオ
ンになることにより、ワード線Ｗ０をＧＮＤにリセット
しようとする。従って、ＮＮトランジスタ２５Ａのサイ
ズは最小でよい。さらに、ＮＮトランジスタ２４に関し
ても、必ず１段のみでワード線をＧＮＤにリセットする
ので、２段積みでワード線をリセットする可能性があ
る、パルス化しない場合と比較して、１／２のサイズで
よい。このように、ワード線リセット用ＮＮトランジス
タをブロック内の２本のワード線で共有する構成の場合
は、下位プリデコード信号をパルス化することによっ
て、ブロック内のワード線が選択状態で、メインデコー
ダ選択信号ＢＸＭｉが切り換えられた場合でも、メイン
デコーダ選択信号が切り換わる前に、ＮＮトランジスタ
２４をオンにしてＰｃｈトランジスタ２２をオフにする
ことにより、必ずワード線をＧＮＤにリセットするの
で、ＮＮトランジスタ２５Ａ，ＮＮトランジスタ２４の
サイズを小さくすることができる。

【００６０】このように、この例のワード線駆動回路に
よれば、ワード線のリセット及び消去のためのトランジ
スタを、ワード線２本ごとに１個配置することによっ
て、ワード線駆動回路を構成するトランジスタの数を少
なくすることができるとともに、下位プリデコード信号
をパルス化することによって、ワード線駆動速度を落と
すことなく、Ｐｃｈトランジスタ２２及びＮＮトランジ
スタ２５Ａのサイズを小さくすることができる。

【００６１】以上、この発明の実施例を図面により詳述
してきたが、具体的な構成はこの実施例に限られたもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更等があってもこの発明に含まれる。例えば、ブースト
回路１６，ロウ電源スイッチ回路１８の構成は、実施例
に示されたものに限らず、他の構成であってもよい。チ
ャージポンプ回路１７の構成は任意である。この発明の
ワード線駆動回路が適用される半導体記憶装置は、フラ
ッシュメモリに限らず、ＰＲＯＭ（ Programmable Read
Only Memory），ＥＰＲＯＭ（ Erasable Programmable
Read Only Memory ）又はマスクＲＯＭ（ Read Only M
emory ）であってもよい。また、この発明のワード線駆
動回路の構成は、半導体記憶装置におけるワード線駆動
回路の場合に限らず、上位アドレスと下位アドレスとに
応じてワード線に接続された単位素子を駆動する、他の
種類の半導体集積回路においても適用可能なものであ
る。

【００６２】

【発明の効果】以上説明したように、この発明のワード
線駆動回路によれば、従来のワード線駆動回路と比較し
て、ワード線駆動回路を構成するトランジスタの数を少
なくすることができる。さらに、ワード線リセット用ト
ランジスタをブロック内の任意の２本のワード線間に設
けることによって、さらにトランジスタの数を少なくす
ることができる。また、ワード線駆動回路を選択するプ
リデコード信号をパルス化することによって、ワード線
の駆動速度を落とすことなく、ワード線駆動回路を構成
する、選択されたワード線に所定の電位を与える第１の
電源とワード線との間に接続された第１のＰｃｈトラン
ジスタ（Ｐｃｈトランジスタ２２）、及びブロック内の
２つのワード線間に接続され、そのバックゲートに非選
択のワード線の電位を保証する第２の電源を接続された
第３のＮｃｈトランジスタ（例えばＮＮトランジスタ２
５Ａ）のサイズを小さくすることができる。

【図面の簡単な説明】

【図１】この発明の第１実施例であるワード線駆動回路
が適用される半導体記憶装置のチップの全体構成を示す
ブロック図である。

【図２】同実施例のワード線駆動回路が適用される半導
体記憶装置のアドレス系の構成を示すブロック図であ
る。

【図３】同実施例のワード線駆動回路の動作条件を示す
図である。

【図４】同実施例のワード線駆動系の回路構成を示す図
である。

【図５】同実施例のワード線駆動回路に対応するサブロ
ウプリデコーダの構成を示す回路図である。

【図６】同実施例のワード線駆動回路の動作を説明する
ためのタイミングチャートである。

【図７】同実施例におけるワード線駆動電位の確定を説
明するためのタイミングチャートである。

【図８】この発明の第２実施例のワード線駆動系の回路
構成を示す図である。

【図９】この発明におけるワード線リセット回路の接続
を例示する図である。

【図１０】この発明の第４実施例であるワード線駆動回
路が適用される半導体記憶装置のチップの全体構成を示
すブロック図である。

【図１１】同実施例のワード線駆動回路が適用される半
導体記憶装置のアドレス系の構成を示すブロック図であ
る。

【図１２】同実施例のワード線駆動回路に対応するサブ
ロウプリデコーダの構成を示す回路図である。

【図１３】同実施例のワード線駆動回路の動作を説明す
るためのタイミングチャートである。

【図１４】同実施例におけるワード線駆動電位の確定を
説明するためのタイミングチャートである。

【図１５】同実施例におけるブロック切り換え時の動作
を説明するためのタイミングチャートである。

【図１６】従来のワード線駆動回路を例示する図であ
る。

【符号の説明】

１４，１４Ａサブロウプリデコーダ１５，１５Ａロウメインデコーダ１６ブースト回路１８ロウ電圧スイッチ回路２１Ｐｃｈトランジスタ２２Ｐｃｈトランジスタ２３Ｎｃｈトランジスタ２４，２４’ ＮＮトランジスタ２５，２５ＡＮＮトランジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者神保敏且東京都港区芝五丁目７番１号日本電気株式会社内 (72)発明者渡辺一央東京都港区芝五丁目７番１号日本電気株式会社内 (72)発明者長縄浩司東京都港区芝五丁目７番１号日本電気株式会社内 (72)発明者中村博功東京都港区芝五丁目７番１号日本電気株式会社内Ｆターム(参考） 5B003 AA00 AB01 AB05 AC02 AD08 AD09 5B025 AA00 AB00 AC00 AD02 AD03 AD09 AD10 AE00

Claims

【特許請求の範囲】

【請求項１】ワード線が複数のブロックに分割されて
いて、上位アドレスによって選択されたブロックの中か
ら、所定のワード線を下位アドレスによって選択するた
めに、各ワード線に対応して設けられたワード線駆動回
路であって、選択されたワード線に所定の電位を与える第１の電源と
ワード線との間に接続された第１のＰチャネルトランジ
スタと、前記第１のＰチャネルトランジスタとフリップフロップ
接続された第２のＰチャネルトランジスタと、下位アドレスをデコードした信号を供給する第１の信号
線と前記第１のＰチャネルトランジスタのゲートとの間
に接続され、そのゲートに上位アドレスをデコードした
信号を供給する第２の信号線を接続された第１のＮチャ
ネルトランジスタと、非選択のワード線の電位を保証する第２の電源と前記ワ
ード線との間に接続され、そのゲートに前記第１の信号
線を接続された第２のＮチャネルトランジスタと、前記ワード線と前記第２の電源との間に接続され、その
ゲートに前記第２の信号線を接続された第３のＮチャネ
ルトランジスタとを備えてなることを特徴とするワード
線駆動回路。
【請求項２】前記第２の電源が、消去動作時には、ワ
ード線に負の電位を与えることを特徴とする請求項１記
載のワード線駆動回路。
【請求項３】前記第２の電源に接続されている前記第
２のＮチャネルトランジスタと第３のＮチャネルトラン
ジスタとが、負の電位を与えられても動作が可能である
ように設計されていることを特徴とする請求項２記載の
ワード線駆動回路。
【請求項４】前記第３のＮチャネルトランジスタが、
前記ブロック内の隣接する２つのワード線駆動回路によ
って共有され、前記両ワード線駆動回路のワード線間に
接続されているとともに、そのバックゲードに前記第２
の電源が接続れれていることを特徴とする請求項１乃至
３のいずれかに記載のワード線駆動回路。
【請求項５】前記第３のＮチャネルトランジスタが、
前記ブロック内の隣接しない２つのワード線駆動回路に
よって共有され、前記両ワード線駆動回路のワード線間
に接続されているとともに、そのバックゲードに前記第
２の電源が接続されていることを特徴とする請求項１乃
至３のいずれかに記載のワード線駆動回路。
【請求項６】前記ワード線を非選択から選択に切り換
える時に、前記第１の電源が、前記下位アドレスをデコ
ードした信号の切り換えに対応して前記ワード線の電位
を電源電圧まで上昇させるように前記ワード線に電流を
供給し、前記下位アドレスをデコードした信号の切り換えが完了
したのち所定時間後には、前記第１の電源が、前記ワー
ド線の電位を前記電源電圧より高い昇圧電圧まで上昇さ
せるように前記ワード線に電流を供給するように構成さ
れていることを特徴とする請求項１乃至５のいずれかに
記載のワード線駆動回路。
【請求項７】前記所定時間が、前記下位アドレスをデ
コードした信号の切り換え後、前記ワード線が所定の電
圧に達する時間であることを特徴とする請求項６記載の
ワード線駆動回路。
【請求項８】前記所定の電圧が０．９Ｖ_ＣＣ（Ｖ_ＣＣ
は電源電圧）であることを特徴とする請求項７記載のワ
ード線駆動回路。
【請求項９】前記下位アドレスをデコードした信号
が、ワード線を選択するアドレスの切り換えを検出した
パルス信号に対応してパルス化されていることを特徴と
する請求項６又は７記載のワード線駆動回路。
【請求項１０】前記パルス信号が、ワード線を選択す
るアドレスの切り換えを検出したのち所定時間後に終了
するとともに、前記パルス信号の開始の所定時間後に前
記第１の電源から電源電圧より高い昇圧電圧を供給する
ように構成されていることを特徴とする請求項９記載の
ワード線駆動回路。
【請求項１１】電気的に書き込み・消去可能なメモリ
セルのアレイが複数のブロックに分割され、前記ブロッ
ク内のそれぞれのメモリセルに接続されたワード線を駆
動するデコーダを備え、ワード線の上位アドレスに対応した選択信号によって前
記デコーダを選択する機能と、前記選択されたデコーダにおいてワード線の下位アドレ
スに対応した複数本の下位プリデコード信号によって、
前記デコーダを構成する複数のワード線駆動回路から１
つのワード線駆動回路を選択する機能と、前記選択されたワード線駆動回路に接続されたワード線
を駆動する機能とを備えた半導体記憶装置であって、前記各ワード線駆動回路が、請求項１乃至１０のいずれ
かに記載のワード線駆動回路からなることを特徴とする
半導体記憶装置。
【請求項１２】第１の入力を保持・出力する手段と、第１のプリデコード入力が非選択の時に、ワード線を第
１の状態から初期化する手段と、第２のプリデコード入力が非選択の時に、ワード線を第
１の状態から初期化する手段と、第１のプリデコード入力と第２のプリデコード入力とが
ともに選択の時に、前記第１の入力を保持・出力する手
段に第１の入力をワード線に出力させ、ワード線を第１
の状態にする手段とを含むことを特徴とするワード線駆
動回路。