TW463171B

TW463171B - Word-line driving circuit and semiconductor memory device

Info

Publication number: TW463171B
Application number: TW089103854A
Authority: TW
Inventors: Naoaki Sudo; Hiroyuki Takahashi; Toshikatsu Jinbo; Kazuo Watanabe; Koji Naganawa
Original assignee: Nippon Electric Co
Priority date: 1999-03-02
Filing date: 2000-03-02
Publication date: 2001-11-11
Also published as: JP3296319B2; KR20000062709A; KR100342126B1; JP2000251488A; US6198685B1

Description

463171 五 '發明說明（i) (發明背景）拮術領域本發明是關於字元線驅動電路和半導體記憶裝置’特別是關於需要高電壓讀寫操作的半導體記憶裝置字元線驅動電路。相關技術之描述半導體記憶裝置中，在每個區塊的位元線方向配置多個記憶單元，在區塊中的每個字元線具有一字元線驅動電路，所以電路可以根據定址來選擇，以驅動對應的字元線執行對應記憶單元的寫入、讀取、消除操作。圖16是傳統字元線驅動電路，其具有：構成翻覆式切換電路的P通道型電晶體101和102 ;作為切換器的N通道型電晶體103和104 ;執行由高階位址解碼所獲得的訊號和由低階位址解碼所獲得的訊號邏輯操作的n〇r電路丨〇5 ;和將 NOR電路1〇5輸出訊號反向的反向器1〇6。在圖1 6的傳統字元線驅動電路中，當記憶單元陣列中設定高階位址的高階選擇訊號BXM i和低階選擇訊號以“都是高電位時，NOR電路105提供一高電位輸出，打開N通道型電晶體103關閉N通道型電晶體1〇4，並依序打開p通道型電晶體102，而供應字元線Η電源電壓Vcc或是起始電壓另J方面，當高階選擇訊號BXMi*低階選擇訊號 Φ 者或是其中之—是高電位時，麵電路1 Μ提供-低電^輸出，關閉Ν通道型電晶體1〇3打開Ν通道型電晶體

第6頁 46317 1, 五、發明說明（2) 104，而使得字元線失去連接以重設成接地電位。與上述字元線驅動電路類似的電路結構揭露在日本專利公開公報Ν〇·平9-1 7189 ° 然而，圖16的字元線驅動電路，每個需要總共1〇個電晶體：兩個，和兩個在反向器的電晶體。上述Ρ通道型電晶體’兩個Ν通道型電晶體，四個在 NOR電路的電晶體半導體記憶裝置每個字元線需要一個字元線驅動電路’隨著近年來半導體大容量儲存裝置集積度的增加所需的電路數目非常多’上述字元線驅動電路需要很多的電晶體’電路的尺寸也會报大，而增加記憶裝置的半導體IC晶片尺寸。而且隨著線路圖形的微細化，構成記憶裝置的記憶單元尺寸減小’相對的字元線間線距也減少，所以如果字元線驅動電路佈局使用小的字元線線距，但是橫向長的無效率佈局也會造成大晶片尺寸的問題。

發明概I 根據上述’本發明的目的是提供一字元線驅動電路其可以減少構成電位電路的電晶體數目，使得即使是大規模的半導體積體電路的晶片尺寸縮小。而且’本發明的另一目的是提供一具有字元線驅動電路的半導體記憶裴置。根據本發明的第一實施樣態，提供—種字元線驅動電

第7頁 4 63171 五、發明說明（3) 路’為求自被分成多個區塊的多數字元線中藉由高階位址訊说而選擇的一個區塊中，藉由低階位址訊號而選擇一該既定之字元線’而對應於各字元線逐一設置該字元線驅動電路；該字元線驅動電路具有：一第一P通道型電晶體連接在供應預定電位給所選擇字元線的第一電源和一字元線間；一第二P通道型電晶體與第_P通道型電晶體以翻覆式結構連接；一第一 N通道型電晶體連接在供應由低階位址解碼所 |獲得訊號的第一訊號線和第一 P通道型電晶體的閘極間而其閘極與供應由高階位址解碼所獲得訊號的第二訊號線連接。一第二N通道型電晶體連接在確保未選擇字元線電壓的第二電源和一字元線間而其閘極與第一訊號線連接；和一第三N通道型電晶體連接在字元線和第二電源間而其閘極與第二訊號線連接。上述較好的模式是其中的第二電源在消除操作時供應字元線負電位。而且’較好的模式是其中連接到第二電源的第二N通道型電晶體和第三N通道型電晶體兩著都設計成即使負電位時也能操作。而且’較好的模式是其中的第三N通道型電晶體是由區塊中相鄰的的兩個字元線驅動電路彼此共用而且連接在

IM1I HKHI 463171 五、發明說明（4) 兩個字元線後閘極與第而且，由區塊中不在兩個字元與第二電源而且，切換成選擇壓的方式供碼所獲得訊第一電號解碼所獲字元線電位而且，由低階位址間。而且，為電源電壓而且》得的訊號依號被脈衝。而且， 7C線位址訊束，在脈衝驅動電路的二電源連接一較好的模相鄰的兩個線驅動電路連接。一較好的模狀態時，第應一電流給號的切換結源供應一電得訊號切換到高於電源一較好的模訊號解喝所字元線間而第三N通道型電晶體的〇式是其中的第三N通道型電晶體是字元線驅動電路彼此共用而且連接間而第三N通道型電晶體的後閘極式是其中，當字元線由未選擇狀態一電源以增加字元線電壓到電源電字元線，以反應由低階位址訊號解束；和流給字元線以在完成由低階位址訊結束的一段預定延遲時間之後增加電壓起始電壓的方式。式是其中預定延遲時間是字元線在獲得訊號切換結束之後的延遲時一較好的模式是其中預定電壓為〇.9Vcc， Vcc 一較好的模據偵測選擇 —較好的模號切換結束訊號開始之式是其中由低階位址訊號解碼所獲字元線位址訊號切換結束的脈衝訊式是其中脈衝訊號在偵測到選擇字的脈衝訊號一預定延遲時間之後結後一預定延遲時間，第一電源供應

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高於電源電壓的起始電壓。在上述實施樣態的結構中，字元線八夕在高階位址訊號所選擇的區塊中，可二夕個區塊所以選擇-預定字元線，因"元線驅動電路η，號通道型電晶體以翻覆式結構連接；一切換電路：中：：：個Ρ通道型電晶體之-連接在所選擇字元線和供應中上迤兩位給該字元線的第一電源·’一第—Ν通道型電晶體其連1 在供應由低階位址訊號解碼所獲得訊號的第一訊號述Ρ通道型電晶體的閘極之間而其閘極連接在供°應由高D 階位址訊號解碼所獲得訊號的第二訊號線；一第二N通道型電晶體其連接在字元線和確保字元線電位在讀取時不被選擇的第二電源之間而其閘極連接第一訊號線；和一第通道型電晶體其連接在字元線和上述第二電源之間而其閘極與第二訊號線連接。當驅動記憶單元與字元線連接時，由上述高階位址訊號解瑪所獲得訊號和由上述低階位址訊號解碼所獲得訊號皆設定成第一狀態1，以經由上述N通道型電晶體打開上述的一個P通道型電晶體，並由上述第一電源供應驅動電壓給字元線。當重設記憶單元時，另一方面，選擇的字元線由低階位址訊號解碼所獲得的訊號設定成第二狀態’由上述第二電源經由上述第二N通道型電晶體供應重設電壓給字元線；當重設上述區塊中的所有記憶單元時，由上述高階位址訊號解碼所獲得的訊號設定成第二狀態，由上述第二電源經由上述第三N通道型電晶體供應重設電塵給字元

第10頁 463171 五、發明說明（6) 線。當消除儲存在上述區塊中所有記憶單元的資料時，用來選擇這區塊中所有字元線的由上述高階位址訊號解碼所獲得的訊號和由低階位址訊號解碼所獲得的訊號皆設定成第一狀態，由上述第二電源經由上述第二和第三N通道型電晶體供應負消除電壓給每一字元線。根據本發明的第二實施樣態，提供一種半導體記憶裝置’其具有多個依第一實施樣態的字元線驅動電路，此一半導體記憶裝置具有：一解碼器’用以驅動連接在每一多個區塊中的每個記憶單元’該記憶單元可以電性寫入和消除並排列成分成該多個區塊的陣列，其中該解碼器由多個字元線驅動電路構成；用以根據字元線高階位址的選擇訊號選擇該解碼器的裝置；用以選擇該選擇解碼器中之多個字元線驅動電路其中之的裝置’該選擇係利用和該經選擇之解碼器中的一字元線之低階位址訊號相對應之多個低階預解碼訊號；和用以驅動連接在該所選擇字元線驅動電路之字元線的裝置。且根據本發明第三實施樣態，提供一種字元線驅動電路，具有：用以維持和輸出一第一輸出的裝置； . ，在第~預解碼輸入為未選擇狀熊時，由第一狀態起始一字元線的裝置； ^

46317 1 五、發明說明（7) 用：在第二預解碼輸入為未選擇狀態時，由第-狀態起始一字元線的裝置；和心 =在該第-預解碼輪入和㉟第二預解碼輪入都擇狀態時，藉由令該用以維持和輸出-第-輪出的裝置將該第一輸入輸出至一字元線，以使該字元線進入第一狀熊的裝置。〜因此，根據上述實施樣態的字元線驅動電路可由比統字疋線驅動電路數目更少的電晶體構成。而且，電晶的數目可以藉由排列在區塊中任意兩個字元線間的字元重設電晶體來進一步降低。而且，藉由脈衝選擇字元線驅動電路的預解碼訊號，可以降低尺寸，而不會降低字元線驅動速度，第一p通道型電晶體（P通道型電晶體22 )連接在供應預定電位給所選擇的字元線的第一電源和對應的元線之間而第三N通道型電晶體（舉例來說NN通道型電曰體25A )連接在區塊中對應的兩個字元線間而其後閘極^ 確保未選擇字元線的電壓的第二電源連接。、 H實施例之說明本發明較佳實施例將參考附圖解釋如下。敛述只針對特定實施例。實施例如圖1，根據第一實施例的半導體記憶裝置大略具

第12頁 46317 1 五、發明說明（8) 有：一位址緩衝器1 ; 一區段解碼器2 ;多個區段3 (區段〇-π );和一位址過渡偵測（ATD )電路4。位址缓衝器1由外部位址訊號A i產生内部位址訊號τ a丄 ji分散到各部份。區段解碼器2解碼内部位址訊號TA i以產生區段選擇訊號TBLKd(d = 0-n)以選擇每一個區段3。每一區段3具有：記憶單元對應多個位元線的組合和多個字元線；和驅動位元線和字元線的周邊電路。電路4針對輪入位址緩衝器1的位址訊號的狀態改變控制選擇區段中憶單元的讀寫操作。 ^ 在構成8M位元快閃記憶體的半導體記憶裝置申，舉例來說’具有16個區段3 (區段〇-15)每個具有〇.5|^位元的記憶容量，並由區段解碼器2所送出的區段選擇訊號TBLK〇到 TBLK15—次選擇一個操作。如圖2 ’本實施例中的每個區段3大略具有：一攔解碼器11 ; 一主列預解碼器12 ;多個AND電路13 ; —次列預解瑪器1 4 ’·多個列主解碼器1 5 (列主解碼器〇 2 7 )。攔解碼器11解碼多個内部位址訊號TA i以選擇多個位元線其中之一並驅動它。主列預解碼器12解碼高階位元號TA3-TA9作為内部位址，並產生高階預解碼訊號τχ 多個AND電路13執行高階預解碼訊號TXMj的邏輯乘積，輸出主解碼器選擇訊號BXMk給每一個列主解碼器丨5。次預解碼器14解碼低階預解碼訊號1^〇_1^2作為内部位址，並產生低階預解碼訊號BXS0 —BXS7並將其供應給列主器15。列主解碍器15 ’當被主解碼器選擇訊親社所選擇

4 6 3 t 7 11 五、發明說明（9) 時’輸入該狀態以驅動多個對應低階預解碼訊號 BXS0-BXS7其中任何之一。當’舉例來說，具有〇. 5M位元容量的區段3，一攔解碼器11選擇512個位元線其中之一並驅動它。主列預解碼器12解碼高階位元訊號T A3-TA9作為X位址，並平行輸出多個高階預解碼訊號TXMjs (j==〇_6)而，另一方面，每個 AND電路解碼高階預解碼訊號τχΜ〗，並輸出主解碼器選擇訊號BXMks(k = 〇-l27)給對應的列主解碼器15 只有其中之一的電位降低，而選擇這些列主解碼器15其中之一。次列預解碼器14解碼低階三位元訊號TA0-TA2作為X 位址’並平行輸出多個低階預解碼訊號BXS0-BXS7其中只有一個的電位降低，給低階預解碼訊號BXS〇_BXS7。列主解碼器15 ’當由主解碼器選擇訊號以社所選擇時，輸入該狀態作為供應驅動訊號以選擇八個字元線其中之一，舉例來說W0-W7，對應於低階預解碼訊號以3〇_以37。因此’棚解碼器11選擇512個位元線其中之一，而主列預解碼器1 2和次列預解碼器丨3，另一方面，共同選擇 1 024個字元線W0-W1 023其中之一，並使位於所選擇位元線和子元線交叉點的記憶單元成驅動狀態。 ATD電路4偵測輸入位址緩衝器1的位址狀態改變，以控制選擇區段内記憶單元的讀寫操作。參考圖3和4，接下來將解釋本實施例字元線驅動電路在各種條件下操作的各種訊號狀態。在讀取操作時’所選擇的字元線驅動電路的主解碼器

第14頁 463171 五、發明說明（ίο) 選擇訊號BXMi和低階選擇訊號以^都是低電位，因此供應舉例來說5. 0V作為由電源vpxd到所選擇字元線的字元線驅動電壓Vread。在寫入操作時’所選擇字元線驅動電路的主解碼器選擇訊號BXMi和低階選擇訊號以“都是低電路，因此供應舉例來說10· 0V作為由電源VPXd到所選擇的字元線的字元線驅動電壓Vprog。當沒被選擇時’字元線重設成接地（GND)電位，因為在讀取和寫入操作時’只有主解碼器選擇訊號BXMi和低階預解碼訊號BXSi其中之一是高電位。在消除操作時，所選擇區段中所有字元線驅動電路的主解碼器選擇訊號BXM i和低階預解碼訊號BXS丨都是低電位’因此舉例來說供應-10· 的電壓作為由電源VNEGd到所選擇的字元線的消除電壓Veras。這時的電源vPXd設定成GND電位。如圖4 ’本實施例的字元線驅動系統大略具有：一列主解碼器1 5，一昇壓電路1 6 ; —電荷充電電路〗7 ;和一列電壓切換電路18。昇壓電路16具有一反向器31 ’ 一二極體32，和一電容 33，以經由二極體32輸出電源電壓（e. g.，3. 0V )給電源線VPXH。在讀出時，供應低電位昇壓BOOST給昇壓電路 16 ’並在反向器31反向，然後與電源電壓vcc累加，然後輪出起始電壓Vread給電源線VPXH。另一方面’電荷充電電路17在寫入時，輸出起始電壓

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作為寫入電源控制訊號m的輸入電

Vprog給電源線VPXH 位。列電壓切換電路18具有一反向哭h _ (咖42，一?通道型電晶體43，：偏=偏移電路 =二，通道型電晶體45 °p通道型電晶體43的後閘極連接到其源極，而P通道型電晶體45的後閘極連接其汲極。在選擇區段時，進入區段選擇訊號TBUd設定成Vcc電位，並在反向器41反向而在電位偏移電路42偏移電位以輸出接地（GND)電位，並打開？通道型電晶體43 ’其依序饋給電源電壓VPXH給電源線VPXd ’同時區段選擇訊號TBLKci在電位偏移電路44偏移電位以輸出VPXH電位，並關閉p通道型電晶體45。另一方面’沒選擇區段時’區段選擇訊號TBLKd設定成GND電位’並在電位偏移電路44偏移電位以供應(JND電位給P通道型電晶體45並打開它，然後輸出電源電壓Vcc給電源線VPXd ’同時當區段選擇訊號TBLKd經過反向器41和電位偏移電路42時，輸出相當於電源電壓VPXH的電壓，並關閉P通道型電晶體43。列主解碼器15具有：一反向器20 ;多個字元線W0、 w1 .......，和對應的字元線驅動電路，每個字元線驅動電

路具有一P通道型電晶體21和22 ; —N通道型電晶體23 ;和 NN通道型電晶體24和25 〇P通道型電晶體21和22的後閘極連接到其源極。NN通道型電晶體24和25為負電壓供應的N

4 6 317 1 五、發明說明（]2) 通道型的三井結構電晶體而其後閘極連接到其源極。在列主解碼器15中，反向器20連接在主解碼器選擇訊號BXMi和N通道型電晶體23的閘極之間。p通道型電晶體21 和2 2的源極連接到電源v p)(d而其閉極連接到彼此相對電晶體的源極，而構成翻覆式切換電路結構。N通道型電晶體 23的汲極連接到p通道型電晶體21的汲極而其源極連接到供應低階預解碼訊號BXSi的訊號線而其閘極連接到經由反向器20供應主解碼器選擇訊號BXMi的訊號線，而構成根據選擇訊號BXMi開關的切換電路。NN通道型電晶體24的汲極連接到P通道型電晶體22的汲極和字元線而其源極連接到電源VNEGd而其閘極連接到供應低階預解碼訊號以以的訊號線’而構成根據選擇訊號MSi開關的切換電路。關通道型電晶體2 5的汲極連接到字元線而其源極連接到電源 VNEGd而其閘極連接到供應主解碼器選擇訊號BXMi的訊號線’而構成根據選擇訊號BXMi開關的切換電路。在讀寫操作時’主解碼器選擇訊號BXMi設定成低電位’以選擇八個單一區塊中其中之一的列主解碼器，同時’低階預解碼訊號Bxs丨設定成低電位，以選擇一個字元線驅動電路。在這情形時，所選區塊的N通道型電晶體23 被打開’同時’藉此所選的字元線驅動電路選擇訊號的低電位經由N通道型電晶體23送給p通道塑電晶體22的閘極以將其打開’並連接電源VPXd舉例來說到字元線W0，然後供應讀取電壓Vread或是寫入電壓Vprog給連接到字元線W0的記憶單元。

第17頁 463171 五、發明說明（13) 另一方面，未選擇的字元線’低階預解碼訊號BXS丨設定成高電位’並經由N通道型電晶體23送出選擇訊號BXSi 的高電位給P通道塑電晶體22的閘極以將其打開，然後不連接電源VPXd到這些字元線。這時，打開NN通道型電晶體 24以連接舉例來說字元線到電源VNEG(i。vNEGd通常設定成GND電位’所以所有連接到字元線的記憶單元都重設成GND電位。當另一方面，主解碼器選擇訊號BXMi是高電位時，在一區塊中的所有列主解碼器15的N通道型電晶體23被關閉’不管低階預解碼訊號BXMi的電位而關閉p通道型電晶體22，然後不連接電源VPXd到字元線。另一方面，打開在每個列主解碼器1 5中的NN通道型電晶體25，以連接其個別的字元線到電源VNEGd。VNEGd通常設定成GND電位，所以所有在該區塊連接到字元線的記憶單元重設成GN])電位。在消除操作時’在選擇區段中的所有列主解碼器1 5，主解碼器選擇訊號BXMi和低階預解碼訊號BXMi都設定成低電位而電源VPXd藉由在列電壓切換電路18的電源電路（未圖示）設定成GND電位而電源VNEGd設定成消除電壓 Veras ’舉例來說-ιόν，以關閉p通道型電晶體22以中斷電源VPXd並打開NN通道型電晶體24和25，然後連接電源 VNEGd到每個字元線。連接到電源VNEGd這些字元線的記憶卓元内容因為設定成消除電壓V e a r s而被消除。在本實施例中的次列預解碼器1 4，如圖5，具有：反向器 51。，51】和512 ;NAND 電路 52。，52! ， . . . ，5 26 和

第18頁 463 17 1 五、發明說明（14) 527 ;反向器53。’ 53i，· . . ，5 36，和5 37 ;和反向器，％， · . . ，546，和547 » 反向器51e，51〗和512 在分別將内部位址訊號TA〇，TA1和Ta2反向之後產生輪出。 MND電路52〇，52ι ’ . · . ，526和5 27接收三個内部位址訊號TAO ’ TA1和TA2和其三個反向訊號總共六個訊號的三個組合’以分別產生輸出訊號。反向器5 3〇，53,，· · ·， 536 ’ 和 5 37 反向 NAND 電路52。，52】，...，526，和 52γ 的輸出而反向器540，54丨，...，546，和547反向反向器 5 3°，5 3ι，. · · ，5 36，和5 37的反向輸出以輸出低階預解碼訊號BXSO，BXS1，. ，‘BXS6，和BXS7。參考圖6 ’接下來將描述本實施例字元線驅動電路的讀取操作。當給入一個外部位址A i以選擇一個字元線時，由位址緩衝器1輸出的對應内部位址T A i造成區段解碼器2輸出區段選擇訊號TBLKd ’選擇圖2的區段。而且，根據内部位址 TA i，圖4某些位元線會被該區段中的攔解碼器丨丨所選擇。迫時，P通道型電晶體43根據區段選擇訊號TBLKd被列電壓切換電路18打開，使得由昇壓電路16的電源電壓νρχΗ可以輸出給電源VPXd » 外部位址訊號Ai以這個順序變成位址A和8而内部位址 TAi跟著改變，以設定主解碼器選擇訊號ΒχΜί和’同時，以這個方式依序改變低階預解碼訊號變成低電位而選擇訊號BXS可以根據位址A變成BXSO而根據位址b變成BXS1。當低階預解碼訊號BXSO設定成低電位時，對應位址a

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所選擇的子元線WO的字元線驅動電路輸出電源電壓VpXd給字元線WG。在這情形中，供應給昇壓電路16的昇壓㈣ BOOST以相對於主解碼器選擇訊號和低階預解碼訊號—段預定延遲時間的方式控制而變成低電位，所以昇壓電路“ 不是開始便啟動，來輸出Vcc電位給電源vPXd。藉由這方式’字元細的f位是根據其負載f容所決定的充電特性，升高成接近VCC的電位（e g.，〇 9Vcc)。其次在預定延遲時間内，昇壓訊號B〇〇ST變成低電位，以改變電源電壓vpxd成起始電壓，也就是在讀取時的電壓Vread，然後造成字兀線W0再次根據充電特定升高成Vread ,而執行讀取操作。 —其次，备外部位址A i跟著變成位址β時，低階預解碼 m f Ε7高電位’而同時’低階預解碼訊號BXS1變成低，位。藉由此，由位址8所選擇的字元線^電壓升高， ^字7L線W0的情形，根據某些充電特性變成接近Vcc的電壓，而當昇壓訊號BOOST變成低電位時，根據充電特性升成Vread，並執行讀取操作。、在這情形中’當外部位址變成位址A時昇壓訊號B〇〇ST 以這方式改變，BOOST訊號變成低電位並維持低電位一段可以凡成在所選字元線讀取操作的延遲時間然後變回高電位並維持高電位一段預定延遲時間。其次，當外部位址由位址A胃變成位址b時，B〇〇ST再次變成低電位。在這其情形中^昇壓訊號BOOST維持高電位一段昇壓重設時間，以調整符合改變字元線充電讀取電壓Vread變成GND電位重設狀

4 6 3 17 1 五、發明說明（16) 態的所需時間。在這情形中，為了重設沒被選擇的字元線，NN通道型電晶體24和25每個都必須有加強電流供應的能力以確保預定的重設速度。也就是，尺寸必須較大。而且，當所選擇字元線和P通道型電晶體22輸出電源電壓Vcc和起始電壓（Vread )給字元線，在所選擇字元線的電位碟定設變成Vcc電位（e_g·，〇.9Vcc)之後，啟動昇壓電路16以輸出起始電壓，所以P通道型電晶體22須有加強型電流供應的能力所以可以快速地改變字元線的電位變成電源電壓Vcc。也就是，尺寸必須較大。如上述’昇壓電路16在啟動時因為下面兩個原因而延遲。第一’當字元線對應定址切換結束而由未選擇狀態變變成選擇狀態或是相反時，暫態會造變成p通道型電晶體22和 NN通道型電晶體24同時被打開，所以如果昇壓電路丨6 一開始就啟動，起始電壓會與GND短路，而將儲存在昇壓電路 16電容3 3的電荷放電，而無法以起始電壓驅動字元線。在暫態期間’-穿越電流在P通道型電晶體22中由電源vcc流彥GND，所以其尺寸必須更大以快速地增加字元線的電一 ’為了僅可能降低儲存在昇壓電路16電容33的漏 ΚΙ二字元線的電位必須儘量設變成接近昇壓電路16的輸出電壓Vcc » 圖7是解釋如何針對定± + 士 j备&击 τ疋址切換結束以建立字元線電位

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當外部位址訊號Ai改變而同時主解碼器選擇訊號BXMi 和低階預解碼訊號BXSi的狀態也改變時，維持未選擇的字元線經由NN通道型電晶體24和25連接到電源VNEGd，而設定變成GND電位（e，g- , 〇· 1Vcc )而同時，由vpxd輪出Vcc 電位給所選擇字元線。當所選擇字元線一到達GND電位（e.g.，0.1Vcc)而所選擇字元線到達Vcc電位（e. g.，〇· 9Vcc )時，昇壓訊號 boost變成低電位以啟動昇壓電路丨6，然後輸出昇壓電壓電位（讀取電壓Vread )給所選擇字元線。因此’字元線可由圖4的字元線驅動電路所驅動。本實施例中的字元線驅動電路使用五個元件電晶體p通道型電晶體21和22 ’ N通道型電晶體23，NN通道型電晶體24和 25，以執行字元線驅動操作而降低與傳統字元線驅動電路如圖1 6相比所需的電晶體數目β 第二實施例第二實施例的詳細說明因為其整體晶片結構、位址系統結構和次列預解碼器結構與第一實施例的字元線驅動系統幾乎相同而省略。如圖8，根據本實施例的字元線驅動系統與圖4的第一實施例在對應主解碼器選擇訊號BXMi重設字元線的ΝΝ通道型電晶體2 5 A其源極和汲極連接在相鄰的字元線間，舉例來說字元線W 0和W1的部份有很大的不同。

第22頁 46317 1 五、發明說明（18) -- .NN通道型電晶體25A，其為三丼結構，其後閘極與電源VNEGd連接。電源VNEGd通常設成GND電壓但是在消除操作時’設成消除電壓Veras ( e, g .，_丨〇. )。舉例而言，當在列主解碼器15A中，主解碼器選擇訊號ΒΧΜι為未選擇電位（亦即為高電位）時，即令對應字元線wo的低階預解碼訊號BXS〇是選擇電位（亦即為低電位 )’對應相鄰字元線^的低階預解碼訊號BXS1仍為未選擇電位（亦即為高電位），而連接到字元線们的㈣通道型電晶體24被打開’所以字元線w〇經由·通道型電晶體25A而被重設。在消除操作時，另一方面，當BXS1變成低電位時，NN 通道型電晶體24被打開，這時，主解碼器選擇訊號BXMi變成選擇電位（亦即為低電位），以打開NN通道型電晶體 25A ’然後連接每個字元線到電源VNEGd (Veras )以一次消除相關區塊中所有字元線的内容。圖9A是根據本實施例在列主解瑪器中字元線重設電路的連接圖’其中參考號碼25A1，25A2 ’ 25A3，和25A4分别表示相關區塊中連接在字元線對w〇_wl，W2-W3，...，和W6-W7間的字元線重設NN通道型電晶體。在圖9A中’因為每個字元線重設nn通道型電晶體連接在其相鄰的字元線間’當列主解碼器15的主解碼器選擇訊號BXM i是未選擇電位時（亦即為，高電位），即使該區塊具有選擇的字元線驅動電路（亦即為，具有BXMi是低電位 )，字元線也可以被重設.

第23頁 4 6.3Ί- 7 t< ——- 五、發明說明〇9) 因此，根據本實施例的字元線，重設和消除字元線内容的電晶體配置成每兩條字元線只需要一個’只需要4. 5 個便構成字元線驅動電路所以與第一實施例相比可以減少所需的電晶體數目。篦三f施例如圖9B和9C，根據本發明第三實施例的字元線驅動電路與圖9A的第二實施例有很大的不同，在第一情形中，對應主解碼器選擇訊號BXMi重設字元線的NN通道型電晶體當字元線未被選擇時以形成兩個獨立字元線組合的方式連接在不相鄰的字元線間。在圖9B的第二情形中，構成字元線重設電路的通道型電晶體2 5 Ai ，2 5 A2 ’ ，2 5 A3 ’和2 5 A4 ’分別連接在列主解碼器中的字元線對W3-W4，W2-W5，. ·.，和W0-W7。在圖9C的第三情形中’另一方面’構成字元線重設電路的NN通道型電晶體25A/，25A/ ’25A/和25\”分別連接在列主解碼器中的字元線對ff〇_W2，Π-Μ， . ^ W5-W7 。 ...，在圖9Α和9Β的第二情形和第—m形中 , ❿甲，囚馮子元線舌設ΝΝ通道裂電晶體連接在兩個不相鄰的玄_ & π N予7L線，即佶^ 此，如第二實施例的情形，主解碼器選如區塊中是高電位，在該區塊的所選擇的…5 ' 1在相關 MMi訊號是低電位）可被重設。的予元線（對應的在一區塊中的字元線重設NN通道姻带n 呈電晶體可以不照

第24頁 4 6 317 ^ 五、發明說明（20) 9第二和第三情形的方式配置。因此，根據本實施例的字元線驅動電路，如第二實施例的情形’每兩個字元線只要配置一個重設字元線的電晶體便足夠，所以可以減少構成字元線驅動電路的電晶體數變成4. 5 ’與第一實施例相比更減少所需的電晶體數目。而且’本實施例可以根據字元線驅動電路在晶片上的位置任意配置字元線重設電晶體，因此增加設計半導體記憶裝置晶片的自由度。第四f施例如圖10 ’半導體記憶裝置晶片具有一位址緩衝器1，一區段解碼器2，多個區段3A (區段〇-n)和一ATD電路4A。位址緩衝器1和區段解碼器2的結構與圖1的第一實施例相同。 ATD電路4A具有第一實施例ATD電路4的功能，此外，也具有偵測在位址緩衝器1定址切換結束的功能然後輸出脈衝訊號TWRST給區段3A (區段0~n)。每個區段3A大略具有，如圖11，一攔解碼器η，一主列預解碼器12，多個AND電路13，一次列預解碼器14Α，和多個列主解碼器1 5 (列主解碼器〇 -丨2 7 )。欄解碼器11 ’主列預解碼器丨2，AND電路1 3，和列主解碼器1 5與圖2的第一實施例相同。如圖1 2 ’次列預解碼器丨4 a具有反向器51Q，5 1〗和 512，NAND 電路520 ’ 52i，. ‘ . ，526 和 5 27，反向器540，

第25頁 463171 五、發明說明（21) 54! ’ . . ，546，和547 *NOR 電路55。，5 5!，. ·.， 5 56，和 5 57 。反向器51〇 ’ 51丨和512分別產生内部位址訊號TAO， TA1，和TA2電位的反向輸出。NAND電路52〇， 52丨’ .. ，526和5 27接收三個内部位址訊號ΤΑΟ，TA1，和T A 2和另外三個其反向的三個組合以提供個別的輸出。 NOR 電路5 5Q，5 5! ’ · . . ，55s，和557 分別對NAND 電路 520，52i ’ · . . ，526和5 27的輸出和由ATD電路4A輸入脈衝訊號TWRST執行NOR邏輯操作，以輸出由NAND電路52〇， 52ι，. . ，52e和52·/所獲得的脈衝輪出訊號。反向器 54〇，5 4!， . . . ，5 46，和反向NOR 電路5 ， %，· · . ，5、，和55τ的輸出以分別輸出低階預解碼訊號BXS0 ’ BXS1 ， . . . ， BXS6 ，和BXS7 。本實施例的字元線驅動電路結構與圖8的相同。接下來將參考圖8和13描述字元線驅動電路的讀取操作。當位址Α和位址Β外部位址几丨依序改變時，同時，内部位址ΤΑι改變以定義主解碼器選擇訊號BXMj和依序分別根據位址A和β設定低階預解碼訊號BXS〇和以31變成低電位，如圖12 ’在次列預解碼器ha中，NAND電路5 20， 521’ · . · ’的輸出和脈衝訊號TWRST係受NOR結合被設定成低電位’其方式係藉由對應於脈衝訊號^以^依序脈衝選擇訊號BXS ’以使bxs〇訊號對應於位址a而選擇訊號 BXS1對應於位址B。於此情況下，若在定址切換結束有足

第26頁 46 317 1 五、發明說明（22) 夠長的時間間隔，脈衝訊號TWRST變成低電位的時序會比未選擇字元線變成選擇的時間慢，在完成讀取之後的上述延遲時間，變回高電位。另一方面，如果切換結束間隔太短’當位址訊號由位址A變成B如圖13舉例來說，脈衝訊號 TWRST變回高電位的時序會比選擇字元線變成未選擇的時間快而變成低電位的時序會比未選擇字元線變成選擇的時間漫。脈衝訊號TWRST維持在高電位的時間在這情形是與子元線維持在重設狀態的字元線重設時間相等。由昇歷電路16產生用以產生起始電壓的昇壓訊號 BOOST以在脈衝訊號TWRST變成低電位之後一段預定時間延遲變成低電位和TWRST變成高電位之後一段預定時間延遲變成高電位的方式控制。昇壓訊號B〇〇ST維持在高電位的時間與起始電壓不輸出的昇壓重設時間相等。接下來將描述位址由位址A變成b的操作。在對應字元線W0的子元線驅動電路中，由昇壓電路的電源已經設定在起始電壓（在讀取時的電壓Vread )並且當字元線 W 0元成蟥取操作後重設然後在字元線重設時間時變成未選擇。當字元線重設時間結束，字元線们變成選擇以設定電源VPXd成電壓Vread，然後開始在字元線W1的讀取操作。當’在這狀態時’位址由位址A變成B而主解碼器選擇訊號BXMi維持在低電位和低階預解碼訊號BXS〇對應脈衝訊號TWRST由低變成高電位，電源VPXd因為昇壓訊號B〇〇ST而維持在Vcc電位，如上述，在TWRST訊號變成高電位之前一段預定延遲時間已經變成高電位β因此，在對應於字元線

第27頁 4 6 317 1 五、發明說明（23) W0的字元線驅動電路中，其由選擇狀態變成未選擇狀態，穿越電流其可以由已經維持在起始電壓的電源VPXd經由p 通道型電晶體22和關通道型電晶體24到GND β 其次，當低階預解碼訊號BXS1由高變成低電位，昇壓訊號BOOST在高電位，所以電源ypxd維持在Vcc電位。因此’在對應字元線Π的字元線驅動電路中由未選擇狀態變成選擇狀態，穿越電流可以由電源VPXd經由P通道型電晶體2 2和N通道型電晶體24到GND。圖14解釋在定址切換結束時間時字元線驅動電位的建立。當外部位址訊號Ai改變時，主解碼器選擇訊號βχμι同時切換而同時脈衝訊號TWRST變成低電位而同時低階預解碼訊號BXSi變成低電位以連接字元線wi到設定在Vcc電位的電源VPXd，然後設定連接到字元線Wi的電源VPXd變成起始電壓（Vread)。藉此’如上述’控制施加給昇壓電路16昇壓訊號 BOOST可以在脈衝訊號TWRST變成低電位之後的一段預定延遲時間改變成低電位。在這情形時，如果P通道型電晶體的尺寸太小，即使在脈衝訊號TWRST變成低電位之後的一段預定延遲時間，因為所選擇字元線較大的負載電容驅動電壓無法升到足夠（不到，舉例來說，〇. 9Vcc )，但是低階預解碼訊號BXSi已經在低電位所以MN通道型電晶體24已經完全關閉，而避免由電源VPXd經由P通道型電晶體22和N 通道型電晶體2 4的穿越電流，所以可以啟動昇壓電路。當

第28頁五、發明說明（24) 啟動昇壓電路之後，電源VPXd快速地上升’因此可以避免字元線選擇速度因為p通道型電晶體22的尺寸太小而降低。在本實施例中，所選擇字元線ffi在驅動電壓升到足夠之前（到，舉例來說〇, 9Vcc )啟動昇壓電路16，以增加儲存在昇壓電路16電容3 3的釋放電荷量；然而，電容33原本設計具有很大的電容值，所以只要沒有穿越電流流到GND 起始電壓的降低不會造成實際問題。在本實施例中，因為低階預解碼訊號脈衝然後在字元線重設時間重設所選擇字元線的電位，在對應由未選狀態變到選擇狀態的字元線的字元線驅動電路，在脈衝訊號 TWRST變成低電位之後的一段預定延遲時間後，昇壓訊號 BOOST變成低電位，然後增加電源VPXd，所以相對於這情形低階預解碼訊號不被脈衝的情形（圖1 4的虚線）只要字元線確定設成Vcc電位不須增加電源VPXd，因此會增加加速字元線的速度。不需專到字元線確定設成Vcc電位，所以可以減少供應電流給字元線P通道型電晶體22的尺寸。圖1 5 A解釋本實施例切換區塊的操作，第一個是低階預解碼讯破不被脈衝的情形。在這情形中區塊中的低階預解碼訊號BXS0是低電位而低階預解碼訊號BXS1是高電位，如果對應BXS0和BXS1的高階位址訊號的主解碼器選擇訊號 ΒΧΜ0由低變成高電位而主解碼器選擇訊號ΒΧΜί由高變成低電位時，同時在選擇狀態的字元線W0變成未選擇狀態但是

第29頁五、發明說明（25) 在未選擇狀態的字元線W 1維持不變。當BXMO訊號由低變成高電位時，如圖8，重設的NN通道型電晶體25A連接在字元線W0和W1間，打開NN通道型電晶體25並與原本在ON狀態對應字元線W1的NN通道型電晶體 24’協同嘗試重設字元線㈣變成GND。為了改變P通道型電晶體22的狀態以對應字元線wo由⑽狀態快速地變成off狀態’必須降低字元線W0的電位以對應字元線W0由OFF狀態變成ON狀態並設定p通道型電晶體的汲極電位變成高電位’然後設定P通道型電晶體22的閘極變成高電位。另一方面’圖1 5B是低階預解碼訊號被脈衝的第二情形。在這情形中對應脈衝訊號TWRST的低階預解碼訊號 BXS0變成高電位，對應字元線w〇字元線驅動電路中的p通道型電晶體22是關閉而NN通道型電晶體24是打開的期間，嘗試重設字元線W0變成GND。因此NN通道型電晶體25A只需微小的尺寸。而NN通道型電晶體24也一樣，其只以一階重设字7G線變成GND ’因此只需要訊號不被脈衝而以兩階堆疊重設情形的一半尺寸。因此’在字元線重設NN通道型電晶體是由一區塊中兩 ^字7^線共用的結構中，即使主解碼器選擇訊號BXM i是由區塊中維持選擇狀態的字元線所切換時，藉由脈衝低階預解碼訊號’可以打開NN通道型電晶體24而在主解碼器選擇訊號切換之前關閉P通道型電晶體22，而重設字元線變成 GND所以可以減小NN通道型電晶體25A和24的尺寸。因此’根據本實施例的字元線驅動電路，藉由配置每

第30頁 463171 五、發明說明（26) *" 兩個字元線一個重設和消除儲存的字元線次可以減少構成每個字元線驅動電路的電晶二二的電晶體，脈衝低階預解碼訊號，可以減小P通道目，而藉由道型電晶體25的尺寸而不會降低字元線驅動：體22和關通本發明不限於上述實施例而可以在不 :。神和範圍内改變。離本發明的精舉例來說，昇壓電路丨6和列電壓切換電、上述實施例的結構。電荷充電電路丨7也可以a可以不用 ^本發明半導體記憶裝置的字元線驅動電。 5己憶體還包括可程式唯讀記憶體（PR⑽）、、；:閃讀記憶體（EP_ )或是罩幕式唯讀記憶體（Ep=拭程式唯而且，根據本發明的字元線驅動電路不限。憶裝置也可以應用在其他半導體Ic上其連接牢—：體:己元是根據高階和低階位址訊號所驅動^ 兀·、的單本專申請最後，本專利申請案根據1999年3月2 利申請案第平1 1 -054773號主張優先權案於此併入供作參考。曰提出申請之，該日本專利曰

第31頁 463171 圏式簡單說明圖說 = = ="、優點和本發明的特徵配合附元綠Ϊ1 叔是依本發明第—實施例半導體記憶裝置晶片中 %線驅動電路整體結構的方塊圖；肀綠艇!2是根據同一冑施例之彳導體記憶裝置晶片中字-線驅動電路的位址系統方塊圖；月中子疋表：圖3疋根冑同-實施例之字元線驅動電路的操作條件 ;圖4是根據同一實施例之字元線驅動電路結構的電應於：5:门一次列預解碼器的結構電路圖，此預解碼器於=據同一實施例之對應字元線驅動電路；驅動雷6致為一時序圖’用以說明根據同一實施例之字元線勒電路之操作；辣驅動為一時序圖’帛以說明根據同一實施例之字元氣路之建立；圖字路對線塊圖圖8是本發明第二實施例之字元線驅動電路結構的方圈；圖9A是根據同—實施例的典型字元線重設電路的連結圖9B和9C是根據本發明第一實施例的典型字元線重設电略的連結圖；依本圖10為顯示一半導體記憶裝置的整體結構之方塊圖，發明第四實施例之字元線驅動電路係被用於此一半導

第32頁 A63171 囷式簡單說明體記憶裝置；圖11為顯不一半導體記憶裝置的的位址系統結構之方塊圖’依同一實施例之字元線驅動電路係被用於此一半導體記憶裝置；圖12為顯示_次列預解碼器的結構電路圖，此預解碼器對應於依同一實施例之字元線驅動電路；圖13為一時序圖，用以說明根據同一實施例之字元驅動電路之操作； ' 圖1 4為一時序圖，用以說明根據同一實施例之字元驅動電路之建立；用以說明同一實施例中之切換圖15A和15B為時序圖區塊的時序圖；圖16疋舉例傳統字元線驅動電路的電路圖。

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Claims

463171 六、申請專利範圍 1 一種字元線驅動電路，為求自被分成多個區塊的多數字元線中藉由高階位址訊號而選擇的一個區塊中’藉由低階位址訊號而選擇一該既定之字元線，而對應於各字元線逐一設置該字元線驅動電路；該字元線驅動電路具有：一第一p通道型電晶體’連接在供應預定電位給所選擇字元線的第一電源和一字元線間；一第二p通道型電晶體’與該第一 P通道型電晶體以翻覆式結構連接；一第一 N通道型電晶體，連接在供應由低階位址解碼所獲得訊號的第一訊號線和該第一P通道型電晶體的閘極間而其閘極與供應由高階位址解碼所獲得訊號的第二訊號線連接；一第二N通道型電晶體，連接在確保未選擇字元線電壓的第二電源和該字元線間而其閘極與該第一訊號線連接；及一第三N通道型電晶體，連接在該字元線和該第二電源間而其閘極與第二訊號線連接。

項之字元線驅動電路，其中連接到一N通道型電晶體和該第三n通道型電晶

第34頁 ^63171 六、申請專利範圍體兩著都設計成即使負電位時也能操作。 4.如申請專利範圍第1項之字元線驅動電路，其中該第三 N通道型電晶體是由該區塊中相鄰的的該兩個字元線驅動電路彼此共用，並連接在兩個字元線驅動電路的字元線間’而第三N通道型電晶體的後閘極與該第二電源連接。 5·如申請專利範圍第1項之字元線驅動電路，其中該第三 N通道型電晶體是由該區塊中不相鄰的該兩個字元線驅動電路彼此共用並連接在兩個字元線驅動電路間，而第通道型電晶體的後閘極與該第二電源連接。 6.如申凊專利範圍第1項之字元線驅動電路，其中：當切換該字疋線由未選擇狀態變成選擇狀態時，該第一電2以增加該字元線電壓到電源電壓的方式供應一電流二=字元線，以反應由該低階位址訊號解碼所得訊號的切換結束；且該第-電源供應-電流給該字元線，俾於完成由該低立址Λ號解碼所獲得該訊號切換結束的一段預定延遲時 a之後增加该字7〇線電位至高於該電源電壓起始電壓。 g ^申请β專利a範圍第6項之字元線驅動電路，其中該預定掩h!!間疋遠字70線在由該低階位址訊號解碼所獲得該訊就切換結束之後的延遲時間。

463171 六、申請專利範圍 ' 8·如申請專利範圍第7項之字元線驅動電路，其中該預定電壓為0.9Vcc， Vcc為電源電壓。 9. 如申請專利範圍第6項之字元線驅動電路，其中該由該低階位址訊號解碼所獲得的該訊號被脈衝針對读測選擇^ 元線位址訊號切換結束的脈衝訊號。 10. 如申請專利範圍第9項之字元線驅動電路，其中該脈衝訊號在偵測到選擇字元線位址訊號切換結束的脈衝訊號一預定延遲時間之後結束’在該脈衝訊號開始之後一預定延遲時間’該第一電源供應高於電源電壓的起始電壓。 11. 一種半導體記憶裝置，具有多個如申請專利範圍第1 項之字元線驅動電路’該半導體記憶裝置具有：一解碼器，用以驅動連接在每一多個區塊中的每個記憶單元，該記憶單元可以電性寫入和消除並排列成分成該多個區塊的陣列，其中該解碣器由多個字元線驅動電路構成；用以根據字元線高階位址的選擇訊號選擇該解瑪器的裝置；用以選擇該選擇解碼器中之多個字元線驅動電路其中之一的裝置’該選擇係利用和該經選擇之解碼器中的一字元線之低階位址訊號相對應之多個低階預解碼訊號；和

第36頁 4 6317 1 六、申請專利範圍用以驅動連接在該所選擇字元線驅動電路之字元線的裝置。 12. 一種字元線驅動電路，具有：用以維持和輸出一第一輸出的裝置；用以在第一預解碼輸入為未選擇狀態時，由第一狀態起始一字元線的裝置；用以在第二預解碼輸入為未選擇狀態時，由第一狀態起始一字元線的裝置；和用以在該第一預解碼輸入和該第二預解碼輸入都是選擇狀態時，藉由令該用以維持和輸出一第一輸出的裝置將該第一輸入輸出至一字元線，以使該字元線進入第一狀態的裝置。

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