KR20000062709A - 워드선 구동 회로 및 반도체 기억 장치 - Google Patents

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KR20000062709A
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Abstract

본 발명은 워드선 구동 회로에 관한 것으로, 이 회로는 플립 플롭 구성으로 서로 접속되어 있고, 한 쪽의 P채널형 트랜지스터가 제 1 전원과 워드선 사이에 접속되어 있는 2개의 P채널형 트랜지스터와, 하위 어드레스를 디코딩함으로써 얻어진 신호와 상기 한쪽의 P 채널형 트랜지스터의 게이트 사이에 접속되어 있고, 그 게이트에 상위 어드레스를 디코딩함으로써 얻어진 신호와 접속되어 있는 N 채널형 트랜지스터와, 워드선과 제 2 전원 사이에 접속되어 있고 그 게이트가 하위 어드레스를 디코딩함으로써 얻어진 신호와 접속되어 있는 제 1 NN 채널형 트랜지스터, 및 워드선과 제 2 전원 사이에 접속되어 있고 그 게이트가 상위 어드레스를 디코딩함으로써 얻어진 신호와 접속되어 있는 제 2 NN 채널형 트랜지스터를 갖는 구성으로 되어 있다.

Description

워드선 구동 회로 및 반도체 기억 장치{Word-line driving circuit and semiconductor memory device}
본 발명은 워드선 구동 회로 및 반도체 기억 장치에 관한 것이며, 특히 기록/판독 동작시 고전압을 필요로 하는 반도체 기억 장치의 워드선 구동 회로에 관한 것이다.
반도체 기억 장치에서, 블럭당 비트 라인 방향으로 배치된 복수의 메모리 소자에 대해, 워드선 구동 회로는 어드레싱에 응답하여 선택되어, 대응하는 메모리 셀에 기록, 판독 및 소거 동작을 실행하기 위해 대응하는 워드를 구동하도록 블럭의 워드선마다 제공된다.
도 16은 플립플롭 구성의 스위칭 회로를 구성하는 P 채널 트랜지스터(101, 102), 각각 스위치로서 동작하는 N 채널 트랜지스터(103, 104), 상위 및 하위 어드레스를 디코딩함으로 얻어진 신호상의 논리적 동작을 실행하는 NOR 회로(105), NOR 회로(105)의 출력을 반전하는 인버터(106)을 포함하는 종래의 워드선 구동 회로를 예시한다.
도 16의 종래의 워드선 구동 회로에서, 메모리 셀 배열에서 상위 어드레스를 특정하는 상위 선택 신호(BXMi)와 하위 선택 신호(BXSi) 모두가 저레벨이면, 상기 NOR 회로(105)는 고레벨 출력을 제공하여, N 채널 트랜지스터(103)은 턴온, N 채널 트랜지스터(104)는 턴오프, 반대로 P 채널 트랜지스터(102)는 턴온하여, 워드선(Wi)에 전원-공급 전압(Vcc) 또는 셋업 전압(Vpp)을 공급한다. 다른 한편으로, 상위 선택 신호(BXMi)와 하위 선택 신호(BXSi) 모두 혹은 둘중 하나가 고레벨이면, 상기 NOR 회로(105)는 저레벨 출력을 제공하여, N 채널 트랜지스터(103)는 턴오프, N 채널 트랜지스터(104)는 턴온하여, 워드선을 그라운드(GND)로 리셋하여 워드선(Wi)을 Vcc/Vpp로부터 접속해제한다.
상술된 워드선 회로와 유사한 회로 구조가 일본 특개평 9-17189 호에 공지되어 있다.
도 16에 도시된 상기 워드선 구동 회로는 각각 총 10개의 트랜지스터를 필요로 한다. 두개의 P 채널 트랜지스터, 두개의 N 채널 트랜지스터, NOR 회로에 네개의 트랜지스터, 인버터 회로에 두개의 트랜지스터가 필요하다.
상술된 반도체 기억 장치는 워드선 마다 하나의 워드선 구동 회로가 필요하므로, 최근의 집적도가 높은 대용량 반도체 기억 장치에서 총 회로수는 굉장히 증가하며, 많은 트랜지스터를 요구하는 상술된 워드선 구동 회로를 적용할 때, 회로 크기가 기억 장치를 포함한 반도체 IC의 칩 크기에 더해져서 크게 증가하게 된다.
미세하게 패턴화하는 정도가 증가함에 따라, 기억 장치를 구성하는 메모리 소자의 크기가 증가하며, 이에 대응하여 인터 워드선 공간이 줄어들게 된다. 그래서, 워드선 구동 회로의 레이아웃에서 라인 사이의 공간이 너무 작으면, 회로는 레이아웃이 측면으로 길어져 비효율적이 되어, 칩 크기가 커지는 문제를 초래하게 된다.
상술된 관점에서, 본 발명의 목적은 유닛 회로를 구성하는 트랜지스터 수를 감소시키는 워드선 구동 회로를 제공하여, 대용량 반도체 회로의 칩 크기를 압축하는 것이다.
또한, 본 발명의 다른 목적은 워드선 구동 회로를 가진 반도체 기억 장치를 제공하는 것이다.
도 1은 본 발명의 제 1 실시예에 따른 워드선 구동 회로를 적용한 반도체 기억 장치의 전체적 구조를 도시한 블럭도.
도 2는 본 발명의 제 1 실시예에 따른 워드선 구동 회로를 적용한 반도체 기억 장치의 어드레스 시스템을 도시한 블럭도.
도 3은 본 발명의 제 1 실시예에 따른 워드선 구동 회로의 동작 조건을 나타내는 표.
도 4는 본 발명의 제 1 실시예에 따른 워드선 구동 시스템의 구성을 도시한 회로도.
도 5는 본 발명의 제 1 실시예에 따른 워드선 구동 회로에 대응하는 서브 로우 프리디코더(sub-row pre-decoder)의 구성을 도시한 회로도.
도 6은 본 발명의 제 1 실시예에 따른 워드선 구동 회로의 동작을 설명하는 타이밍 차트.
도 7은 본 발명의 제 1 실시예에 따른 워드선 구동 전위의 확정을 설명하는 타이밍 차트.
도 8은 본 발명의 제 2 실시예에 따른 워드선 구동 회로의 구성을 도시하는 회로도.
도 9의 (a)는 본 발명의 제 2 실시예에 따른 워드선 리셋팅 회로의 접속을 확대하여 도시한 도면.
도 9의 (b) 및 도 9의 (c)는 본 발명의 제 1 실시예에 따른 워드선 리텟팅 회로의 접속을 확대하여 도시한 도면.
도 10은 본 발명의 제 4 실시예에 따른 워드선 구동 회로를 적용한 반도체 기억 장치의 전체적 구조를 도시하는 블럭 선도.
도 11은 본 발명의 제 4 실시예에 따른 워드선 구동 회로를 적용한 반도체 기억 장치의 어드레스 시스템을 도시한 블럭 선도.
도 12는 본 발명의 제 4 실시예에 따른 워드선 구동 회로에 대응하는 서브로우 프리디코더의 구조를 도시하는 회로도.
도 13은 본 발명의 제 4 실시예에 따른 워드선 구동 회로의 동작을 설명하는 타이밍 차트.
도 14는 본 발명의 제 4 실시예에 따른 워드선 구동 전압의 설정을 설명하는 타이밍 차트.
도 15의 (a) 및 도 15의 (b)는 본 발명의 제 4 실시예에 따른 스위칭 블럭의 동작을 설명하는 타이밍 차트.
도 16은 종래의 워드선 구동 회로의 확대 회로도.
*도면의 주요 부분에 대한 부호의 설명*
14, 14A : 서브-로우 프리디코더
15, 15A :로우 메인디코더
16 : 부스트 회로
21 : P-채널형 트랜지스터
22 : P-채널형 트랜지스터
23 : N-채널형 트랜지스터
24, 24' : NN 채널형 트랜지스터
25, 25A : NN 채널형 트랜지스터
본 발명의 제 1 양태에 따르면, 상위 어드레스 신호에 의해 선택되는 복수의 블록으로 분할되는 복수의 워드선중에서 하위 어드레스 신호로 미리 정해진 워드선을 선택하기 위해 각각의 대응하는 워드선에 제공된 워드선 구동 회로에 있어서,
선택된 워드선에 미리 정해진 전위를 공급하기 위해 제 1 전원과 워드선 사이에 접속된 제 1 P채널형 트랜지스터와,
상기 제 1 P채널형 트랜지스터와 플립 플롭 구성으로 접속되는 제 2 P채널형 트랜지스터와,
상위 어드레스를 디코딩함으로써 얻어진 신호를 공급하기 위한 제 1 신호선과 상기 제 1 P채널형 트랜지스터의 게이트 사이에 접속되고, 그 게이트에 상위 어 드레스를 디코딩함으로써 얻어진 신호를 공급하기 위한 제 2 신호선이 접속되어 있는 제 1 N채널형 트랜지스터와,
비선택 워드선의 전위를 보증하기 위한 제 2 전원과 상기 워드선 사이에 접속되고 그 게이트에 상기 제 1 신호선이 접속되어 있는 제 2 N 채널형 트랜지스터와,
상기 워드선과 상기 제 2 전원 사이에 접속되어 있고, 그 게이트에 상기 제 2 신호선이 접속되어 있는 제 3 N 채널형 트랜지스터를 포함하는 워드선 구동 회로를 제공한다.
상술한 것에서, 최선의 형태는 상기 제 2 전원가 소거 동작시 워드선에 네가티브 전위를 공급하는 것이다.
또한, 최선의 형태는 상기 제 2 전원에 접속되어 있는 상기 제 2 N 채널형 트랜지스터와 상기 제 3 N 채널형 트랜지스터가 네가티브 전위가 공급되어도 동작이 가능하도록 설계되어 있는 것이다.
또한, 최선의 형태는, 상기 제 3 N 채널형 트랜지스터가 상기 블록내에서 서로 인접하는 2개의 워드선 구동 회로에 의해 사용이 공유되고, 상기 2개의 워드선 구동 회로의 워드선 사이에 접속되어 있고, 또한 상기 제 3 N채널형 트랜지스터의 백 게이트(back gate)는 상기 제 2 전원에 접속되어 있는 것이다.
또한, 최선의 형태는, 상기 제 3 N 채널형 트랜지스터가 상기 블록내에서 서로 인접하지 않는 2개의 워드선 구동회로에 의해 사용이 공유되고, 상기 2개의 워드선 구동회로 사이에 접속되어 있고, 상기 제 3 N 채널형 트랜지스터의 백게이트가 상기 상기 제 2의 전원에 접속되어 있는 것이다.
또한, 최선의 형태는, 상기 워드선을 비선택 상태로부터 선택 상태로 전환할 때에, 상기 제 1 전원이 상기 하위 어드레스 신호를 디코드하여 얻은 신호의 전환에 대응하여, 상기 워드선의 전위를 전원 전압까지 증가시키도록 상기 워드선에 전류를 공급하고, 상기 하위 어드레스 신호를 디코드하여 얻은 상기 신호 전환이 완료한 다네거티브 미리 정해진 시간 후, 상기 워드선의 전위를 상기 전원 전압보다 높은 승압(set-up) 전압까지 증가시키도록 상기 제 1 전원은 상기 워드선에 전류를 공급하도록 구성되어 있는 것이다.
또한, 최선의 형태는, 상기 미리 정해진 시간이 상기 하위 어드레스 신호를 디코드하여 얻은 상기 신호의 전환 후, 상기 워드선이 미리 정해진 전압에 도달할 때까지의 시간인 것이다.
또한, 최선의 형태는, 상기 미리 정해진 전압이 0.9Vcc이고, 여기서 Vcc는 전원 전압인 것이다.
또한, 최선의 형태는, 상기 하위 어드레스 신호를 디코드하여 얻은 상기 신호가 워드선을 선택하기 위한 어드레스 신호의 전환을 검출한 펄스 신호에 응답하여 펄스화되는 것이다.
더욱이, 최선의 형태는, 상기 펄스 신호가 워드선을 선택하기 위한 어드레스 신호의 전환을 검출 후 미리 정해진 시간에 종료되고, 상기 펄스 신호의 개시후 미리 정해진 시간에, 상기 제 1 전원은 전원 전압보다 높은 승압 전압을 공급하는 것이다.
상술된 양태의 구성에서, 워드선은 상위 어드레스 신호에 의해 선택된 블럭으로부터 소정의 워드선 구동 회로는 저자 어드레스 신호에 의해 선택될 수 있도록 복수의 블럭으로 분할되고, 이것과 함께, 워드선 구동 회로는 플립플롭 구성으로 연결된 두개의 P 채널형 트랜지스터, 상술된 두개의 P 채널형 트랜지스터중 하나가 선택된 워드선과 그 워드선에 소정의 전압을 공급하는 제 1 전압원 사이에 접속되는 스위칭 회로, 하위 어드레스 신호를 디코딩하여 얻어진 신호를 공급하는 제 1 신호 라인과 상술된 하나의 P채널형 트랜지스터의 게이트 사이에 접속되면서, 상위 어드레스 신호를 디코딩하여 얻어진 신호를 공급하는 제 2 신호 라인에 접속된 게이트를 가진 제 1 N채널형 트랜지스터, 워드선과 판독시에 선택되지 않은 워드선의 전압을 보증하는 제 2 전압원 사이에 접속되면서, 제 1 신호 라인에 접속된 게이트를 가진 제 2 N채널형 트랜지스터, 및 워드선과 상술된 제 2 전압원 사이에 접속되면서 제 2 신호 라인에 접속된 게이트를 가진 제 3 N 채널형 트랜지스터를 포함한다.
워드선에 접속된 메모리 소자를 구동할 때, 워드선을 선택하는 상술된 상위 어드레스 신호를 디코딩한 신호와 상술된 하위 어드레스 신호를 디코딩한 신호는 제 1 단계에서 설정되고, 상술된 N 채널 트랜지스터를 통하여 상술된 하나의 P 채널형 트랜지스터를 턴온하여, 상술된 제 1 전압원으로부터 구동 전압을 상기 워드선에 공급한다. 메모리 소자를 리셋팅할 때, 다른 한편으로, 워드선을 선택하는 하위 어드레스 신호를 디코딩한 신호가 제 2 상태에서 설정되고, 상술된 제 2 의 N 채널 트랜지스터를 통하여 상술된 제 2 전압원으로부터 리셋 전압을 상기 워드선에 공급한다. 상술된 블럭의 모든 메모리 소자를 리셋할 때, 상술된 상위 어드레스 신호를 디코딩한 신호는 제 2 상태에서 설정되고, 상술된 제 3 N 채널형 트랜지스터를 통하여 상술된 제 2 전압원으로부터 리셋 전압을 상기 워드선에 공급한다. 상술된 블럭의 모든 메모리 소자에 저장된 데이터를 소거할 때, 워드선을 선택하는 상술된 상위 어드레스 신호를 디코딩한 신호와 상술된 하위 어드레스 신호를 디코딩한 신호는 제 1 상태에서 설정되고, 상술된 제 2 와 제 3 의 N 채널 트랜지스터를 통하여 상술된 제 2 전압원으로부터 네거티브의 소거 전압을 모든 워드선에 공급한다.
또한, 본 발명의 제 2 양태에 따르면, 제 1 항에 따른 복수의 워드선 구동 회로를 갖는 반도체 기억 장치에 있어서,
전기적인 기록 및 소거 가능하고 상기 복수의 블록으로 분할된 어레이로 배열된, 각 복수 블록내의 각 메모리 셀에 접속된 워드선을 구동하는 디코더로서, 상기 복수의 워드선 구동 회로로 구성되는 디코더와,
워드선의 상위 어드레스에 대응하는 선택 신호를 사용하여 상기 디코더를 선택하는 수단과,
상기 선택 디코더내의 하위 워드선에 대응하는 복수의 하위 프리디코드 신호를 사용하여, 상기 선택 디코더내에서 복수의 워드선 구동 회로 중 하나를 선택하는 수단과,
상기 선택 워드선 구동 회로에 접속된 워드선을 구동하기 위한 수단을 포함하는 반도체 기억 장치가 제공된다.
또한, 본 발명의 제 3 양태에 따르면,
제 1 입력을 유지 및 출력하는 수단과,
제 1 프리디코드 입력이 비선택 상태일 때 제 1 상태로부터 워드선을 초기화하는 수단과,
제 2 프리디코드 입력이 비선택 상태일 때 제 1 상태로부터 워드선을 초기화하는 수단과,
상기 제 1 프리디코드 입력과 상기 제 2 프리디코드 입력이 모두 선택 상태에 있을 때, 상기 제 1 입력을 유지 및 출력하는 상기 수단이 상기 제 1 입력을 상기 워드선에 출력하도록 워드선을 제 1 상태로 하는 수단을 포함하는 워드선 구동 회로이 제공된다.
그러므로, 상기 양태에 따른 워드선 구동 회로는 종래의 워드선 구동 회로보다 적수의 트랜지스터 부품으로 구성될 수 있다. 또한, 트랜지스터의 수는 블록내의 임의 2개의 워드선 사이에 워드선 리셋 트랜지스터를 배치함으로써 더욱 감소될 수 있다. 또한, 워드선 구동 회로를 선택하기 위한 프리 디코드 신호를 펄스화함으로써, 워드선 구동 속도를 감소시키지 않고, 선택된 워드선에 소정 전위를 공급하기 위한 제 1 전원과 대응하는 워드선 사이에 접속된 부품 제 1 P 채널형 트랜지스터(P-채널형 트랜지스터(22))와 블록내의 대응하는 2개의 워드선 사이에 접속되어 있고 비선택 워드선의 전위를 유지하기 위한 제 2 전원과 접속되어 있는 백 게이트를 가진 제 3 N 채널형 트랜지스터(즉, NN-채널형 트랜지스터(25A))의 사이즈를 감소시킬 수 있다.
이하, 본 발명의 실시예를 도면을 참조하여 설명한다. 이 설명은 실시예를 이용하여 이루어진다.
제 1 실시예
도 1에 도시된 바와 같이, 제 1 실시예에 따른 반도체 기억 장치는 어드레스 버퍼(10), 섹터 디코더(2), 복수의 섹터(3;섹터 0 내지 n) 및 어드레스 천이 검출(ATD)회로(4)를 포함한다.
어드레스 버퍼(1)는 내부 어드레스 신호(TAi)를 외부 어드레스 신호(Ai)로부터 생성하여 이를 다양한 부분에 분배한다. 섹터 디코더(2)는 섹터(3)의 각각을 선택하도록 섹터 선택 신호(TBLKd;d=0-n)를 생성하기 위해 내부 어드레스 신호(TAi)를 디코딩한다. 각 섹터(3)는 복수의 비트 라인과 복수의 워드선의 조합에 대응하는 메모리 셀, 및 이 비트 라인과 워드선을 구동하는 주변 장치 회로를 포함한다. ATD 회로(4)는 어드레스 버퍼(1)에서 어드레스 신호 입력 상태 변화에 응답하여 선택된 섹터내의 메모리 셀의 판독/기록 동작을 제어한다.
8 Mbit 플래시 메모리로 구성된 반도체 기억 장치는 섹터당 0.5 Mbit 메모리 용량을 갖는 16 섹터(3)로 구성되며, 섹터 디코더(2)로부터 전송된 TBLK15를 통해 섹터 선택 신호 TBLK0 중 하나에 의해 동작하는 시간으로 동작적인 하나를 선택한다.
도 2에 도시된 바와 같이, 본 실시예의 각 섹터(3)는 컬럼 디코더(11), 메인-로우 프리디코더(14), 복수의 AND 회로(13), 서브-로우 프리디코더(14) 및 복수의 컬럼 메인-디코더(15;로우 메인-디코더 0내지 127)를 포함한다.
컬럼 디코더(11)는 복수의 비트 라인을 선택하여 이를 구동하기 위해 내부 어드레스 신호(TAi)를 디코딩한다. 메인-로우 프리디코더(12)는 내부 어드레스에 대한 상위 비트 신호(TA3-TA9)를 디코딩하여, 상위 프리-디코드 신호(TXMj)를 생성한다. 이 복수의 AND 회로(13)는 상위 프리-디코드 신호(TXMj)의 논리 생산을 실행하여, 메인-디코더 선택 신호(BXMk)를 각 로우 메인 디코더(15)에 출력한다. 서브-로우 프리디코더(14)는 내부 어드레스에 대한 하위 비트 신호(TA0 내지 TA2)를 디코딩하여, 하위 프리-디코드 신호(BXS0-BXS7)를 생성해서 로우 메인 디코더(15)에 이들을 공급한다. 로우 메인 디코더(15)는, 메인 디코더 선택 신호 (BXMk)에 의해 선택될 때, 하위 프리-디코드 신호(BXS0 내지 BXS7)에 대응하는 복수의 워드선 중 어느 하나를 구동하도록 하는 상태로 된다.
예를 들면, 섹터(3)가 0.5 Mbit 용량을 가질 때, 컬럼 디코더(11)는 512 비트 라인 중 하나를 선택하여 이를 구동한다. 메인-로우 프리디코더(12)는 X 어드레스에 대한 상위 비트 신호(TA3 내지 TA9)를 디코딩하여, 상위 프리-디코드 신호(TXMjs;j=0 내지 6)를 병렬로 출력하는 반면에, 각 AND 회로는 상위 프리-디코드 신호(TXMj)를 디코딩 하여, 메인 디코더 선택 신호(BXMks;k=0 내지 127)를 대응하는 로우 메인 디코더에 출력한다. 따라서, 이러한 로우 메인 디코더(15)중 하나를 선택하게된다. 서브-로우 프리디코더(14)는 X 어드레스에 대한 하위 3 비트 신호를 디코딩하여, 레벨상에서 하위에 있는 복수의 하위 프리-디코드 신호(BXS0 내지 BXS7)를 병렬로 출력한다. 로우 메인 디코더(15)는, 메인 디코드 선택 신호(BXMk)에 의해 선택될 때, 하위 프리 디코드 신호(BXS0 내지 BXS7)에 대응하는 구동 신호(예를 들면, W0 내지 W7)를 선택된 8 워드선 중 하나에 공급되도록 하는 상태로 된다.
따라서, 컬러 디코더(11)는 512 비트 라인 중 하나를 선택하며, 한편, 메인-로우 프리디코더(12) 및 서브-로우 프리디코더(13)는 1024 워드선(W0 내지 W1023)중 하나와 연합하여 선택한다. 따라서, 선택된 비트 라인 및 워드선의 상호관계에서 메모리 셀을 구동된 상태로 놓는다.
ATD 회로(4)는 어드레스 버퍼(1)에서의 어드레스 입력 상태 변화를 검출하여, 선택된 섹터의 메모리 셀에 대한 판독/기록 동작을 제어한다.
지금부터, 도 3 및 4를 참조하여, 본 실시예의 회로를 구동하는 워드선이 다양한 상태에서 구동될 때, 다양한 신호 상태를 설명한다.
판독 동작 시에, 메인 디코더 선택 신호(BXMi)와 하위 프리-디코드 신호(BXSi) 모두는 선택된 워드선 구동 회로에 대해 낮은 레벨이 되어, 전원 전압(VPXd)으로부터 워드선 구동 전압(Vread)이 선택된 워드선에 예를 들면, 5.0V의 전압을 공급한다.
기록 동작 시에, 메인 디코더 선택 신호(BXMi)와 하위 프리-디코드 신호(BXSi) 모두는 선택된 워드선 구동 회로에 대해 낮은 레벨이 되어, 전원 전압(VPXd)으로부터 워드선 구동 전압(Vprog)을 선택한 워드선에 예를 들면, 10.0V의 전압을 공급한다.
선택되지 않을 경우, 워드선은 접지(GND) 레벨로 리셋되는데, 이는, 판독 및 기록 동작시에, 메인 디코더 선택 신호(BXMi) 및 하위 프리-디코드 신호(BXSi) 중 어느 하나가 상위 레벨로 되기 때문이다.
삭제 동작 시에, 메인 디코더 선택 신호(BXMi) 및 하위 프리-디코드 신호(BXSi) 모두는 선택된 섹터의 모든 워드선 구동 회로에 대해 저레벨이 됨으로, 전원 전압(VPNEGd)으로부터 선택된 워드선에 삭제 전압(Veras)으로써, 예를 들면, -10.0V의 전압을 공급한다. 이 경우의 전원 전압(VPXd)은 GND 레벨로 설정된다.
도 4에 도시된 바와 같이, 본 실시예의 워드선 구동 시스템은 로우 메인 디코드(15), 부스트 회로(16), 차지-펌프 회로(17) 및 로우-전압 스위치 회로(18)를 포함한다.
부스트 회로(16)는 인버터(31), 다이오드(32) 및 커패시터(33)를 갖추고 있는데, 일반적으로 전원 전압(예를 들면, 3.0V)을 다이오드(32)를 통하여 전원선(VPXH)에 출력한다. 판독 시, 부스트 회로(16)는 하위-레벨 부스트 전압(BOOST)으로 주어져서, 이를 인버터(31)에서 반전시켜, 전원 전압(Vcc)에 부가함으로써, 승압전압(Vread)을 전원선(VPXH)에 출력한다.
한편, 기록 시, 차지-펌프 회로(17)는 승압전압(Vprog)을 기록 전원-공급 제어 신호(WRT)의 입력 레벨에 대응하는 전원-공급 선(VPXH)에 출력한다.
로우-전압 스위치 회로(18)는 인버터(41), 레벨-이동 회로(L/S;42), P-채널 형 트랜지스터(43), 레벨-이동 회로(L/S;44) 및 P-채널 형 트랜지스터(45)를 포함한다. P-채널 형 트랜지스터(43)는 그 소스에 연결된 그 자체의 백 게이트를 갖는 반면에, P-채널 형 트랜지스터(45)는 그의 드레인에 연결된 그 자체의 백 게이트를 갖는다.
섹터 선택 시에, 인컴밍 섹터 선택 신호(TBLKd)는 Vcc 레벨로 설정되어, 인버터(41)에서 반전되고, 접지(GND) 레벨을 출력하도록 레벨 이동 회로(42)에서 레벨-이동되므로, P-채널 형 트랜지스터(43)를 ON 시키며, 이 트랜지스터는 이 전원-공급 전압(VPXH)이 전원-공급선(VPXd)에 인가되도록 하고, 동시에, 섹터 선택 신호(TBLKd)는 VPXH 레벨을 출력하기 위해 레벨 이동 회로(44)에서 레벌-이동되므로, P-채널 형 트랜지스터(45)를 OFF 시킨다.
한편, 섹터를 선택하지 않을 경우, 섹터 선택 신호(TBLKd)는 P-채널 형 트랜지스터(45)에 접지 레벨이 공급되도록 레벨이동 회로(44)에 레벨-이동되어 이를 ON 시키기 위해 GND 레벨에 선정되므로, 전원-공급 전압(Vcc)이 전원-공급선(VPXd)에 출력되고, 동시에, 섹터 선택 신호(TBLKd)는 인버터(41)와 레벨 이동 회로(42)를 통과하여, 전원-공급 전압(VPXH)에 대응하는 전압으로 출력되므로, P-채널 형 트랜지스터(43)를 OFF 시킨다.
로우 메인 디코더(15)는 인버터(20), 복수의 워드선(A0,A1,...,) 및 각각 P-채널 형 트랜지스터(21,22)를 포함하는 대응하는 워드선 구동 회로, N-채널 형 트랜지스터(23), 및 NN-채널 형 트랜지스터(24,25)를 포함한다. P-채널 형 트랜지스터(21,22)는 이들의 소스에 각각 연결된 그 자체의 백 게이트를 갖는다. NN-채널 형 트랜지스터(24,25)는 트리플 -우물 구조의 부-전압-장치 N-채널 형 트랜지스터로 이들 소스에 연결된 각각의 백 게이트를 갖는다.
로운 메인 디코더(15)에 있어서, 인버터(20)는 메인 디코더 선택 신호(BXMi)와 N-채널 형 트랜지스터(23)의 게이트 사이에 접속된다. P-채널 형 트랜지스터(21,22)는 전원(VPXd)에 접속된 소스를 가지며, 상호 정합 트랜지스터의 드레인에 접속된 게이트를 가지므로, 플립-플롭-구조의 스위치 회로를 구성한다. N-채널 형 트랜지스터(23)는 P-채널 형 트랜지스터(21)의 드레인에 접속된 그 자체 드레인을 가지며, 하위 프리-디코드 신호(BXMi) 공급용 신호 라인에 접속된 그 자체 소스를 가지고, 또한, 인버터(20)를 경유하여 메인 디코더 선택 신호(BXMi)를 공급하기 위한 신호 라인에 접속된 그 자체 게이트를 가지므로, 선택 신호(BXMi)에 따라 ON, OFF를 실행하는 스위치 회로를 구성한다. NN-채널 형 트랜지스터(24)는 P-채널 형 트랜지스터(22)의 드레인 및 워드선에 접속된 그 자체 드레인을 가지며, 전원 전압(VNEGd)에 접속된 그 자체 소스를 가지고, 또한, 하위 프리-디코드 신호(BXSi)공급용 신호 라인에 접속된 그 자체 게이트를 가지므로, 선택 신호(BXSi)에 대응하여 ON,OFF를 실행하는 스위치 회로를 구성한다. NN-채널 형 트랜지스터(25)는 워드선에 접속된 그 자체 드레인을 가지며, 전원 전압(VNEGd)에 접속된 그 자체 게이트를 가지고, 또한, 메인 디코더 선택 신호(BXMi) 공급용 신호 라인에 접속된 그 자체 게이트를 가지므로, 선택 신호(BXMi)에 대응하여 ON,OFF를 실행하는 스위치 회로를 구성한다.
판독/기록 동작 시에, 메인 디코더 선택 신호(BXMi)는 저레벨로 설정되어, 한 단위의 8 블록 중 하나의 로우 메인 디코더를 선택하며, 동시에, 하위 그리-디코드 신호(BXSi)는 저레벨로 설정되어, 워드선 구동 회로 중 하나를 선택한다. 이 경우, 선택된 블록의 N-채널 형 트랜지스터(23)는 ON으로 되며, 동시에, 선택된 워드선 구동 회로의 선택 신호(BXSi)의 저레벨은 P-채널 트랜지스터를 ON 시키기 위해, N-채널 트랜지스터(22)를 통해 P-채널 형 트랜지스터(22)의 게이터에 전송되어, 전원기(VPXd)를 예를 들면, 워드선(W0)에 접속시키므로, 판독 전압(Vread) 또는 기록 전압(Vprog)을 워드선(W0)에 접속된 메모리 셀에 공급한다.
한편, 워드선이 선택되지 않은 경우, 하위 프리-디코드 신호(BXSi)는 상위 레벨로 설정되어, 선택 신호(BXSi)의 상위 레벨을 N-채널 형 트랜지스터(23)을 통해 P-채널 형 트랜지스터를 ON 시키기 위해, P-채널 형 트랜지스터(22)의 게이터에 전송함으로, 전원공급기(VPXd)를 이러한 워드선에 접속시키지 않는다. 동시에, NN-채널 형 트랜지스터(24)는 ON으로 설정되어, 예를 들면, 워드선(W0)을 전원(VNEGd)에 접속시킨다. 이 VNEGd는 일반적으로 GND 레벨로 설정되어, 워드선(W0)에 접속된 모든 메모리 셀을 GND 레벨로 리셋시킨다.
한편, 메인 디코더 선택 신호(BXMi)가 상위 레벨일 경우, 한 블록내의 모든 로우 메인 디코드(IS)의 N-채널 형 트랜지스터(23)가 OFF로 되어, P-채널 형 트랜지스터(22)는 하위 프리-디코드 신호(BXMi)의 레벨에 상관없이 OFF 되므로, 어느 워드선에도 전원(VPXd)이 공급되지 않는다. 한편, 각 로우 메인 디코더(15)에 있어서, NN-채널 형 트랜지스터(25)는 ON 되어, 각각의 워드선을 전원(VNEGd)에 접속시킨다. 이 VNEGd는 통상적으로 GND 레벨로 설정되어, 모든 메모리 셀을 블록들이 GND 레벨로 리셋되는 워드선에 접속된다.
소거 동작시에, 선택된 섹터내의 모든 로우 메인 디코더(IS)에 대해, 메인 디코더 선택 신호(BXMi)와 하위 프리-디코드 신호(BXMi) 모두는 저레벨로 설정되며, 하위 프리-디코드 신호(BXMi)는 로우-전압 스위치 회로(18)내의 전원 회로(도시되어 있지 않음)에 의해 GND 레벨로 설정되고, 전원(VNEGd)은 소거 전압(Veras)으로 설정되어, 전원(VPXd)을 중단시기기 위해 P-채널 형 트랜지스터(22)를 OFF 시키고 NN-채널 형 트랜지스터(24,25)를 ON 시키므로, 전언(VNEGd)을 각 워드선에 접속시킨다. 이러한 워드선에 접속된 메모리 셀의 내용은 소거되는데, 이는 이들이 소거 전압(Veras)으로 설정되어 있는 전원(VNEgd)에 접속되기 때문이다.
도 5에 도시된 바와 같은, 본 실시예의 서브-로우 프리디코더(14)는 인버터(510,511,512), NAND 회로(520,521,...,527), 인버터(530,531,...,537) 및 인버터(540,541,...,547)를 포함한다. 인버터(510,511,512)는 내부 어드레스 신호(TA0,TA1,TA2) 레벨 각각을 반전시킨 이후에 확보된 출력을 생성한다. NAND 회로(520,521,...,527)는 3개의 내부 어드레스 신호(TA0,TA1,TA2)의 6개 신호의 전체 3개와 다른 3개의 반전 신호의 조합을 수신하여, 출력 신호를 각각 생성한다. 인버터(530,531,...,537)는 NAND 회로(520,521,...,527)의 출력을 각각 반전시키며, 인버터(540,541,...,547)는 인버터(530,531,...,537)의 반전된 출력의 출력을 반전시켜, 하위 프리-디코드 신호(BXS0,BXS1,...,BXS7)를 출력한다.
도 6을 참조하여, 본 실시예의 워드선 구동 회로의 판독 동작을 상세히 설명한다.
외부 어드레스(Ai)가 워드선을 선택하기 위해 주어지는 경우, 이 어드레스 버퍼(1)로부터 출력된 대응하는 내부 어드레스(TAi)는 섹터 디코더(2)가 섹터 선택 신호(TBLKd)를 출력하도록 유발하므로, 도 2에 도시된 섹터를 선택한다. 또한, 내부 어드레스(TAi)에 근거한다고 가정할 때, 도 4에 도시된 임의의 비트 라인은 그 섹터내의 컬럼 디코더(11)에 의해 선택된다. 이 시점에서, P-채널 형 트랜지스터(43)는 섹터 선택 신호(TBLKd)에 대응하는 로우-전압 스위치 회로(18)에 의해 ON되어, 부스트 회로(16)로부터 전원 전압(VPXH)을 전원(VPXd)에 출력되도록 준비시킨다.
외부 어드레스(Ai)가 어드레스A와 B의 순서로 변환하고, 내부 어드레스(TAi)가 이에 대응하여 각각 변한다고 가정하면, 메인 디코더 선택 신호(BXMj)의 설정은 하위 프리-디코드 신호를 순차적인 방식으로 저레벨로 변화시켜, 어드레스(A)에 대응하는 선택 신호(BXS)는 BXS0로 변화될 수 있고, 어드레스(B)에 대응하는 선택 신호(BXS)는 BXS1으로 변화될 수 있다.
따라서, 하위 프리-디코드 신호(BXS0)가 저레벨로 선정되는 경우, 어드레스(A)에 의해 선택된 워드선(W0)에 대응하는 워드선 구동 회로는 전원 전압(VPXd)을 워드선(W0)에 출력한다. 이 경우, 부스트 회로(16)에 인가된 부스트 신호(BOOST)는 메인 디코더 선택 신호 및 하위 프리-디코드 신호의 변화에 대하여 소정의 지연을 갖는 저레벨로 실행되도록 이러한 방식으로 제어되어, 부스트 위호(16)는 초기적으로 활성화되지 않아, VCC 레벨을 전원(VPXd)에 출력한다. 이와 더불어, 워드선(W0)의 전위는 그 의 로드 용량에 의해 결정된 통전 특성에 따라 상승하여, 레벨이 Vcc(예를 들면, 0.9Vcc)에 근접하게 된다. 그 다음, 소정의 시간이후에, 부스트 신호(BOOST)는 저레벨로 되어, 전원 전원(VPXd)을 승압전압, 즉, 판독시의 전압(Vread)으로 변화시킴으로, 워드선(W0)이 통전 특성에 따라 Vread까지 다시 상승하도록 유발하며, 여기서, 판독 동작이 실행된다.
그 다음, 외부 어드레스(Ai)가 어드레스(B)로 변하는 경우, 하위 프리-디코드 신호(BXS0)는 상위 레벨로 복귀하는 동시에, 하위 프리-디코드 신호(BXS1)는 저레벨로 된다. 또한, 워드선(W0)의 경우와 마찬가지로, 어드레스(B)에 의해 선택된 워드선(W1)의 전위가 임의의 통전특성이 Vcc에 근접함에 따라 상승하며, 그 뒤, 부스트 신호(BOOST)가 저레벨로 될 때, 통전 특성에 따라 Vread까지 상승하며, 여기서 판독 동작이 실행된다.
이 경우, 부스트 신호 BOOST 는 외부 어드레스가 어드레스(A)로 변경될 때, BOOST 신호가 저레벨로 되고 선택된 워드선에서 판독 동작을 완료하는데 필요한 시간 동안 유지된 다음, 고레벨로 되돌아가 예정된 경과시간 동안 높게 유지될 수 있는 방식으로 변경된다. 다음에, 외부 어드레스가 어드레스(A)로부터 어드레스(B)로 변경되면, BOOST 신호는 레벨에서 다시 내려간다. 이 경우, 부스트 신호 BOOST 는 판독 전압 Vread 까지 충전된 워드 선을 GND 레벨의 리셋 상태로 변경시키는데 필요한 시간을 매치하도록 조절되는, 부스트-리셋 시간 동안 높게 유지된다.
이 경우, 선택되지 않은 워드 선을 리셋하도록, NN-채널형 트랜지스터(24,25)는 각각, 예정된 리셋 속도를 보증하도록 향상된 전류-공급 커패시터를 가져야 한다. 즉, 대형 크기를 가져야 한다.
또한, 워드선을 선택하고, P-채널형 트랜지스터(22)가 전원 전압(Vcc)과 승압 전압(Vread)을 워드선으로 출력하면, 선택된 워드선의 전위가 Vcc 레벨(예, 0.9 Vcc)에 정확히 설정된 후, 부스트 회로(16)는 승압전압을 출력하도록 활성되므로, P-채널형 트랜지스터(22)는 전류공급능력이 향상되고, 워드선의 전위가 전원 전압(Vcc)으로 신속히 변경될 수 있다. 따라서, 대형 크기를 가져야 한다.
상술한 바와 같이, 부스트 회로(16)는 후술하는 2 가지 이유로 활성화가 지연된다.
먼저, 워드선이 어드레스 전환에 기초하여 비선택 상태에서 선택 상태로 또는 그 역으로 변경되면, P-채널형 트랜지스터(22)와 NN-채널형 트랜지스터(24)가 동시에 ON으로 되는 상태가 발생되므로, 부스트 회로(16)가 초기에 활성화되면, 스압 전압이 부스트 회로(16)의 커패시터(33)에 축적된 전하를 방전하도록 GND로 단락하여, 워드선이 승압전압으로 구동될 수 없게된다. 이러한 상태에서, P-채널형 트랜지스터(22)에서 전원(Vcc)에서 GNN으로 전류가 흐르므로, 그 크기는 워드선의 전위를 신속히 증가시키도록 훨씬 커야한다.
둘째로, 부스트 회로(16)의 커패시터(33)에 축적된 전하의 방출량을 가능한 한 감소시키도록, 워드선의 전위는 활성화되기 전의 부스트 회로의 출력전압(Vcc)에 워드선의 전위를 할 수 있게끔 근접되게 설정되어야 한다.
도 7 은 어드레스 전환에 응답하여, 워드선의 전위의 확정을 설명하는 도면이다.
외부 어드레스 신호(Ai)의 전환이 발생되고 그에 대응하는 메인 디코더 선택 신호(BXMi)와 하위 프리디코더 신호(BXSi)가 전환되면, 비선택으로된 워드선이 NN 트랜지스터(24,25)를 개재해서 전원(VNEGd)에 접속되는 것에 의해 GND 레벨(예를들면 0.1 Vcc)로 설정됨과 동시에, 선택된 워드선에 VPXd에서 Vcc 레벨이 출력된다.
비선택 워드선이 GND 레벨(예, 0.1Vcc)로 되고 선택 워드선이 Vcc 레벨(예,0.9Vcc)로 된 시점에서, 부스트 신호 BOOST는 부스트 회로(16)를 활성화하도록 레벨에서 내려가므로, 부스트 전압 레벨를 선택 워드선으로 출력한다.
그래서, 워드선은 도 4 에 도시된 워드선 구동회로에 의해 구동될 수 있다. 본 실시예에서의 워드선 구동 회로는 P-채널 트랜지스터(21,22), N-채널형 트랜지스터(23) 및 NN-채널형 트랜지스터(24,25)의 5 성분 구성 트랜지스터에 의해, 소요의 워드선 구동동작을 행할수 있으므로, 도 16 에 도시된 종래의 워드선 구동회로와 비교하여, 적은 수의 트랜지스터로 구성될 수 있다.
제 2 실시예의 상세한 설명은 워드선 구동 시스템이 적용된 그 전체 칩 구성, 어드레스 시스템 구성 및 서브-로우 프리디코더 구성이 제 1 실시예와 거의 동일하므로, 여기에서는 생략한다.
도 8 에 도시된 바와같이, 본 실시예에 따른 워드선 구동 시스템은 메인 디코더 선택 신호(BXMi)에 대응하는 워드선을 리셋하기 위한 NN-채널형 트랜지스터(25A)가 그 인접 워드선 예를들면 워드선(W0,W1) 때문에 접속된 그 소스 및 드레인을 갖는 점에 있어서, 도 4 에 도시된 제 1 실시예에 따른 구성과 상당히 다르다.
트리플-웰 구조로 이루어진 NN-채널형 트랜지스터(25A)는 전원(VNEGd)과 접속된 백 게이트를 갖고 있다. 상기 전원(VNEGd)은 언제나 GND 전위로 되지만, 소거시에는 소거 전압 Veras(예, -1.0 V)로 설정된다.
예를들어, 로우 메인 디코더(15A)에 있어서, 메인 디코더 선택 신호(BXMi)가 비선택(고레벨)될 때, 워드선(W0)에 대응하는 하위 프리디코더 신호(BXS0)가 선택(저레벨)되어도, 인접하는 워드선(W1)에 대응하는 하위 프리디코더 신호(BXS1)는 비선택(고레벨)되고, 워드선(W1)에 접속된 NN-채널형 트랜지스터(24)는 ON으로 되므로, 워드선(W0)은 NN-채널형 트랜지스터(24A)를 통해 리셋된다.
또한, 소거시에는, BXS1 신호가 저레벨로 되는 것에 의해, NN-채널형 트랜지스터(24)가 ON 으로 됨과 동시에, 메인 디코더 선택 신호(BXMi)가 선택(하위레벨)되는 것에 의해 NN-채널형 트랜지스터(25A)가 ON으로 되므로, 각 워드선은 각각 전원 VNEGd(Veras)에 접속되고, 그 블록내의 모든 워드선의 내용이 동시에 소거된다.
도 9의 (a) 는 본 실시예에 따른 로우 메인 디코더의 워드선 리셋 회로를 위한 접속 다이어그램을 도시한 것으로, 참조부호 25A1, 25A2, 25A3 및 25A4는 그 블록내의 워드선 (W0-W1)(W2-W3), ... (W6-W7) 사이에 각각 접속된 워드선 리셋용 NN-채널형 트랜지스터이다.
도 9의 (a)에서, 인접하는 워드선 사이에 각각 워드선 리셋용 NN-채널형 트랜지스터를 접속한 것으로, 로우 메인 디코더에 대응하는 메인 디코더 선택 신호(BXMi)가 비선택(상위레벨)의 경우에, 그 블록내에 선택된 워드선 구동 회로(BXMi가 하위레벨)이 된 경우에도 그 워드선을 리셋하는 것이 가능하다.
그래서, 본 실시예의 워드선에 따르면, 워드선 구동회로에 의해, 워드선의 리셋 및 소거를 위한 트랜지스터를 워드선 2개에 1개씩 배치하여, 워드선 구동회로를 구성하는 트랜지스터의 수가 4.5 개로 되고, 제 1 실시예의 경우와 비교하여 필요한 트랜지스터의 수를 저감할 수 있게된다.
제 3 실시예
도 9의 (b) 및 도 9의 (c) 에 도시된 바와 같이, 본 발명의 제 3 실시예에 따른 워드선 구동 회로는 워드선 비선택시 메인 디코더 선택 신호(BXMi)에 대응하는 워드선를 리셋하는 NN-채널형 트랜지스터가 2 개의 독립 워드선의 콤비네이션을 형성하도록 하는 방식으로 근접되는 점이 도 9의 (a) 에 도시된 제 2 실시예와 상당히 다르다. 도 9의 (b) 의 제 2 경우, 워드선 리셋 회로를 구성하는 NN-채널형 트랜지스터(25A1',25A2',25A3',25A4')는 로우 메인 디코더에서 각각 W3-W4,W2-W5, ... W0-W7의 워드선 쌍 사이에 접속되어 있다.
한편, 도 9의 (c) 의 제 3 의 경우, 워드선 리셋 회로를 구성하는 NN-채널형 트랜지스터(25A1",25A2",25A3",25A4")는 로우 메인 디코더에서 각각 W0-W2,W1-W3, ... W5-W7의 워드선 쌍 사이에 접속되어 있다.
도 9의 (a) 및 도 9의 (b)에서, 로우 메인 디코더 내에 있는 인접되지 않은 2 개의 워드선 사이에 각각 워드선 리셋용 NN-채널형 트랜지스터를 접속하므로, 제 2 실시예의 경우와 마찬가지로, 그 블록의 메인 디코더 선택 신호(BXMi)가 고레벨의 경우에도, 그 불록내의 선택된 워드선(대응하는 BXMi가 하위레벨로 되이 있음)을 리셋할 수 있다.
또한, 하나의 블록내의 워드선에 대한, 리셋용 NN-트랜지스터의 배치방법은 도 9의 제 2 및 제 3 경우에 예시된 것과 다른 방식으로 배열될 수 있다.
그래서, 본 실시예의 워드선 구동회로에 의하면, 제 2 실시예의 경우와 동일하게, 워드선의 리셋을 위한 트랜지스터를 워드선 2 개에 1 개 배치하므로, 워드선 구동회로를 구성하는 트랜지스터의 수가 4.5 개로 되고, 제 1 실시예의 경우와 비교하여 트랜지스터의 수를 적게 할수 있다. 또한, 이 경우는, 칩상의 워드선 구동회로의 배치에 응하여 임의의 워드선 리셋용 트랜지스터의 배치를 정하는 것이 가능하므로, 제 2 실시예의 경우에 비해서, 반도체 기억장치의 칩 설계상의 자유도를 증가할 수 있다.
제 4 실시예
도 10 에 도시된 바와 같이, 반도체 기억 장치의 칩의 전체 구성을 어드레스 버퍼(1), 섹터 디코더(2), 복수의 섹터(3A)(섹터 0-n) 및 ATD 회로(4A)를 포함한다.
어드레스 버퍼(1)와 섹터 디코더(2)는 도 1 에 도시된 제 1 실시예의 것과 동일하다.
상기 ATD 회로(4A)는 제 1 실시예의 ATD 회로(4)의 기능과, 어드레스 버퍼(1)에서 어드FP싱 전환을 검색하여 펄스 신호(TWRST)를 섹터(3A)(섹터 0-n)에 출력하는 기능을 갖는다.
각각의 섹터(3A)는 도 11 에 도시된 바와같이, 컬럼 디코더(11), 메인-로우 프리디코더(12), 복수의 AND 회로(13), 서브-로우 프리디코더(14A) 및 복수의 로우 메인 디코더(15)(로우 메인 디코더 0-127)를 포함한다.
컬럼 디코더(11), 메인-로우 프리디코더(12), AND 회로(13) 및 로우 메인 디코더(15)는 도 2 에 도시된 제 1 실시예의 것과 동일하다.
도 12 에 도시된 바와 같이, 서브-로우 프리디코더(14A)는 인버터(510,511,512), NAAD 회로(520,521,...,526,527), 인버터(540,541,...,546,547), 및 NOR 회로(550,551,...,556,557)를 포함한다.
상기 인버터(510,511,512)는 각각 외부 어드레스 신호(TA0,TA1,TA2)의 레벨의 역전된 출력을 발생시킨다. 상기 NAND 회로(520,521,...,526,527)는 각각의 출력을 제공하도록, 3 개의 외부 어드레스 신호(TA0.TA1,TA2)와 이들을 인버팅함으로써 얻어진 다른 3 개의 신호의 총 6 개의 신호의 3 개의 콤비네이션을 수신한다. 상기 NOR 회로(550,551,...,556,557)는 각각 NAND 회로(520,521,...,526,527)의 출력상의 NOR 논리 작동과, 각각 NAND 회로(520,521,...,526,527)의 출력신호를 펄스하여 얻어진 신호를 출력하도록 ATD 회로(4A)로부터 펄스 신호 TWRST 신호 입력을 실행한다. 상기 인버터(540,541,...,546,547)는 각각 하위 프리디코더 신호(BXS0,BXS1,...,BXS6,BXS7)를 출력하도록, NOR 회로(550,551,...,556,557)의 출력을 인버터한다.
본 실시예가 적용된 워드선 구동회로의 구성은 도 8 에 도시된 것과 동일하다.
도 8 및 도 13을 참조로 본 실시예에 따른 워드선 구동회로에 의한 판독 작동을 상세히 후술한다.
외부 어드레스(Ai)가 대응적으로, 순서대로, 어드레스(A,B)로 변경되면, 내부 어드레스(TAi)는 메인 디코더 선택 신호(BXMj)를 정의하고 하위 프리디코더 신호(BXS0,BXS1)을 각각 어드레스(A,B)에 대응하는 저레벨로 설정하며, 도 12 에 도시된 바와같이, 서브-루우 프리디코더(14A)에서, NAND 회로(520,521,...)와 펄스 신호(TWRST)의 출력은 BXSO 신호가 어드레스(A)에 대응하고 선택 신호(BXS1)이 어드레스(B)에 대응되는 방식으로 펄스 신호 TWRST에 대응하는 선택 신호 BXS를 순차 펄스시킴으로써 저 레벨로 설정되록 NOR-타이 된다. 이 경우, 어드레싱의 전환 간격이 충분히 길어지게 되며, 펄스 신호 TWRST 는 비선택 워드선이 선택된 타이밍보다 다소 늦은 레벨로 내려가고, 판독후 소거시간에 상위레벨로 되돌아간다.
한편, 전환 간격이 짧아지면, 예를들어 도 13 에 도시된 바와 같이 어드레스(A)에서 어드레스(B)로 변경될 때, 펄스 신호 TWRST 는 선택된 워드선이 비선택된 타이밍보다 다소 빠른 고레벨로 복귀하고 비선택 워드선이 선택된 타이밍 보다 다소 늦은 레벨로 내려간다. 펄스 신호 TWRST 가 이 경우 고레벨에서 유지되는 타이밍은 워드선이 리셋 상태로 유지되는 워드 리셋 시간과 같다.
부스트 회로(16)로부터 승압 전압을 발생시키는 부스트 신호 BOOST 는 펄스 신호 TWRST가 레벨이 내려간후 예정된 시간에서 저레벨로 변경되고 상기 TWRST가 레벨이 높아진 후 예정된 시간의 고레벨로 변경되는 식으로 제어된다.
부스트 신호 BOOST 가 고레벨에서 유지되는 타이밍은 승압 전압이 출력되지 않은 부스트 리셋 시간과 같다.
어드레스 가 A에서 B 로 변경된 상태에서의 동작 포커싱에 대해 설명한다. 워드선(W0)에 대응하는 워드선 구동 회로에서, 부스트 회로(16)로부터 전원(VPXd)은 승압 전압(판독시간의 전압 Vread)으로 기 설정되고, 워드선(W0)이 판독작용을 완성하여 워드선 리셋 시간동안 비선택될 때 리셋된다. 워드선 리셋 시간이 만료되면, 워드선(W1)은 전원(VPXd)을 전압(Vread)에 설정하도록 선택함으로, 워드선(W1)에서 판독 작용이 개시된다.
이 상태에서, 어드레스가 저레벨로 유지된 메인 디코더 선택 신호(BXMi)로 어드레스 A에서 B 로 변경되고, 하위 프리디코더 신호(BXS0)가 펄스 신호(TWRST)에 대응하는 저레벨에서 고레벨로 변경되면, 전원(VPXd)은 상술한 바와같이, TWRST 신호가 고레벨로 변경되기 전, 부스트 신호(BOOST)가 예정된 시간동안 고레벨로 변경되기 때문에, Vcc 레벨에서 유지된다. 그러므로, 선택상태에서 비선택상태로 변경되는 워드선(W0)에 대응하는 워드선 구동 회로에서는, 승압 전압에서 유지된 전원(VPXd)로부터 P-채널형 트랜지스터(22)와 NN-채널형 트랜지스터(24)를 통해, GND로 흐르는 관통전류의 문제가 없다.
다음에, 하위 순위 프리디코더 신호(BXS1)가 고레벨에서 저레벨로 변경되면, 부스트 신호 BOOST는 고레벨에 있고 그래서, 전원은 Vcc 레벨에 남아있게 된다. 그러므로, 비선택에서 선택 상태로 변경된 워드선(W1)에대응하는 워드선 구동 회로에서는, 전원으로부터 P-채널형 트랜지스터(22)와 N-채널형 트랜지스터(24)를 통해 GND로 흐르는 관통전류의 문제가 없다.
도 14 는 어드레싱 전환시 워드선 구동 전위의 발생을 설명하는 도면이다.
외부 어드레스 신호(Ai)가 변경되면, 메인 디코더 선택 신호(BXMi)는 대응적으로 전환되고, 또한, 대응적으로 펄스 신호(TWRST)가 레벨이 내려가며, 저레벨 프리디코더 신호(BXSi)가 워드선(W1)을 Vcc 레벨에 설정된 전원(VPXd)에 접속시키도록 레벨로 내려가며, 계속해서 부스트 신호가 하위레벨로 설정되므로, 워드선(W1)에 접속된 전원(VPXd)이 승압 전압(Vread)에 설정된다.
이 때, 상기한 바와 같이, 부스트 회로(16)에 인가된 부스트 신호 BOOST는 펄스 신호 TWRST가 레벨이 낮게 된 후 소정 시간이 경과한 후 저레벨로 변경되도록 제어된다. 이 경우, P채널형 트랜지스터가 사이즈가 작으면, 펄스 신호 TWRST가 저레벨로 된 후 소정 시간이 경과된 때에도, 선택된 워드선의 대부하 용량 때문에 구동 전압은 충분히 올라가지 않지만(단지 예를 0.9Vcc), 하위 프리디코드 신호 BXSi는 이미 저레벨에 있으므로 NN 채널형 트랜지스터(24)는 이미 완전히 OFF 되어 있어, 전원 VPXd으로부터 P채널형 트랜지스터(22) 및 NN 채널형 트랜지스터(24)를 통해 관통 전류가 흐르는 것을 방지할 수 있어, 부스트 회로가 활성화 될 수 있다. 따라서, 부스트 회로가 활성화되면, 전원 VPXd는 신속하게 상승하므로, P채널형 트랜지스터(22)의 사이즈가 작아도 워드선 선택 속도가 감소하는 것을 방지할 수 있다.
이 실시예에 있어서, 선택된 워드선 Wi는 구동 전압이 충분히 상승하기 전에(예를 들면 0.9Vcc까지) 부스트 회로(16)를 활성화시켜, 부스트 회로(16)의 커패시터(33)에 저장된 전하의 방출량을 증가시키지만, 커패시터(33)는 원래 충분히 큰 용량을 가지도록 설계되므로, GND로 관통 전류가 흐르지 않는 한 승압 전압(Vread)의 감소는 실용상 문제로 되는 것은 아니다.
이 실시예에 있어서, 하위 프리디코더 신호를 펄스화함에 따라, 워드 레세 시간에 있어서 선택되어 있던 워드선의 전위가 리셋되어, 비선택 상태로부터 선택된 상태로 변화는 워드선에 대응하는 워드선 구동 회로에 있어서, 펄스 신호 TWRST가 저레벨로 되기 때문에, 전원 VPXd를 증가시키므로, 하위 프리디코드 신호가 펄스화되지 않는 경우(도 14에 점선으로 나타냄)와 대조적으로 워드선이 Vcc 레벨로 확정되어 설정된 후에만 전원 VPXd를 증가시킬 필요가 없으므로, 워드선 가속 속도를 증가시킨다.
또, 워드선이 Vcc 레벨로 확정적으로 설정될 때까지 기다릴 필요가 없으므로, 전류를 워드선에 공급하는 P채널형 트랜지스터(22)는 사이즈가 감소될 수 있다.
도15의 (a)는 본 실시예의 스위칭 블록의 동작을 설명하는 것으로, 첫 번째 경우는 하위 프리디코드 신호가 펄스화되지 않는 경우를 나타낸다. 블록내에 있어서 하위 프리디코드 신호 BXSO가 저레벨에 있고 하위 프리디코드 신호 BXS1가 고레벨에 있을 경우, 메인 디코더가 BXSO의 상위 어드레스에 대응하는 신호 BXMO를 선택하고 BXS1이 저레벨에서 고레벨로 변하고 메인 디코더가 고레벨에서 저레벨로 변하면, 그에 따라 선택 상태에 있던 워드선 WO은 선택되지 않지만 비선택 상태에 있던 워드선 W1은 변경되지 않은 채로 있다.
도 8에 나타낸 것과 같이, BXMO 신호가, 저레벨에서 고레벨로 변할 경우, 리셋 NN-채널형 트랜지스터(25A)는 워드선 W0와 W1사이에 접속되고, NN-채널형 트랜지스터(25A)는 ON으로 되고 워드선 W1에 대응하고 원래는 ON상태에 있었던 NN-채널형 트랜지스터(24')는 서로 협력하여 워드선 W0을 GND로 리셋한다. 워드선 W0에 대응하는 P채널형 트랜지스터(22)의 상태를 ON 상태로부터 OFF 상태로 신속하게 변경하기 위해, 워드선 W0의 전위가 감소되어 워드선 W0에 대응하는 P채널형 트랜지스터(21)를 OFF 상태에서 ON 상태로 변경하고 P 채널형 트랜지스터의 드레인 전위를 고레벨로 설정하여, P 채널형 트랜지스터(22)의 게이트를 고레벨로 설정해야 한다.
워드선 W0의 전위를 신속하게 감소시키기 위해, NN-채널형 트랜지스터(25A)와 NN-채널형 트랜지스터(24')이 적층되는 2단 적층 트랜지스터의 전류 공급 용량은 P 채널형 트랜지스터(22)의 용량보다 커야 한다. 즉, NN-채널형 트랜지스터(25A)와 NN-채널형 트랜지스터(24) 양자의 사이즈를 증가시킬 필요가 있다.
도 15의 (b)에 있어서, 두 번째 경우는 한편 하위 프리디코드 신호가 펄스화되는 경우를 나타낸다. 이 경우에 있어서, 하위 프리디코드 신호 BXS0은 워드선 W0에 대응하는 워드선 구동 회로에 있어서 P 채널형 트랜지스터(22)가 OFF로 되고 NN 채널형 트랜지스터(24)가 ON으로 되어 있는 동안, 펄스 신호 TWRST에 대응하는 고레벨로 가므로, 워드선 W0를 GND로 리셋되도록 한다. 그러므로?? NN-채널형 트랜지스터(25A)는 최소로 필요로 되는 사이즈이어도 된다. 또한 NN-채널형 트랜지스터(24)에 관해서는, 하나의 단계만으로 항상 워드선을 GND로 리셋하므로 2단 적층으로 리셋하기 위해 신호가 펄스화되지 않는 경우의 사이즈의 절반만이 필요하다.
따라서, 워드선을 리셋하는 NN-채널형 트랜지스터가 하나의 블록내의 2개의 워드선으로 사용이 공유되는 구성에 있어서, 하위 프리디코드 신호를 펄스화함으로써, 선택된 상태에 유지되는 블록내의 워드선으로 메인 디코더 선택 신호 BXMi가 스위치되어도, 메인 디코더 선택 신호가 스위칭되기 전에 NN-채널형 트랜지스터(24)는 ON으로 되고 P 채널형 트랜지스터(22)는 OFF로 될 수 있어, 워드선을 GND로 항상 리셋하므로, NN-채널형 트랜지스터(25A, 24)의 사이즈를 감소시킬 수 있다.
따라서, 이 실시예에 다른 워드선 구동 회로에 따르면, 모든 2개의 워드선에 대해 워드선의 저장된 정보를 리셋 및 소거하기 위한 하나의 트랜지스터를 배열함으로써, 각각의 워드선 구동 회로를 구성하는 트랜지스터의 수가 감소될 수 있고, 또한 하위 프리디코드 신호를 펄스화함으로써, P 채널형 트랜지스터(22)와 NN 채널형 트랜지스터(25A)는 워드선 구동 속도를 감소시키지 않고 사이즈를 감소시킬 수 있다.
본 발명은 상기 실시예에 한정되는 것은 아니며 본 발명의 범위 및 정신을 벗어나지 않고 변경 및 변형될 수 있다는 것이 명백하다.
예를 들면, 부스트 히로(16)와 로우 전원 스위치(18)는 상기 실시예의 것 이외의 구성이어도 된다. 차지 펌프 회로(17)는 임의의 구성이어도 된다.
본 발명의 워드선 구동 회로가 적용되는 반도체 기억 장치는 플래시 메모리에 한정되는 것은 아니며 PROM(Programmable Read Only memory), EPROM(Erasable Programmable Read Only Memory), 또는 EPROM(mask Read Only Memory)를 포함한다.
또한, 본 발명에 다른 워드선 구동 회로의 구성은 반도체 기억장치의 구성에 한정되는 것은 아니며 워드선에 접속된 단위 소자(unitary elements) 상위 및 하위 어드레스 신호에 따라 구동되는 다른 종류의 반도체 IC에 응용할 수 있다.
끝으로, 본 출원은 본 명세서에 참조된, 1999년 3월 2일자 출원된 일본 특허 출원 평11-054773호의 우선권을 주장한다.

Claims (12)

  1. 상위 어드레스 신호에 의해 선택되는 복수의 블록으로 분할되는 복수의 워드선중에서 하위 어드레스 신호로 미리 정해진 워드선을 선택하기 위해 각각의 대응하는 워드선에 제공된 워드선 구동 회로에 있어서,
    선택된 워드선에 미리 정해진 전위를 공급하기 위해 제 1 전원과 워드선 사이에 접속된 제 1 P채널형 트랜지스터와,
    상기 제 1 P채널형 트랜지스터와 플립 플롭 구성으로 접속되는 제 2 P채널형 트랜지스터와,
    상위 어드레스를 디코딩함으로써 얻어진 신호를 공급하기 위한 제 1 신호선과 상기 제 1 P채널형 트랜지스터의 게이트 사이에 접속되고, 그 게이트에 상위 어 드레스를 디코딩함으로써 얻어진 신호를 공급하기 위한 제 2 신호선이 접속되어 있는 제 1 N채널형 트랜지스터와,
    비선택 워드선의 전위를 보증하기 위한 제 2 전원과 상기 워드선 사이에 접속되고 그 게이트에 상기 제 1 신호선이 접속되어 있는 제 2 N 채널형 트랜지스터와,
    상기 워드선과 상기 제 2 전원 사이에 접속되어 있고, 그 게이트에 상기 제 2 신호선이 접속되어 있는 제 3 N 채널형 트랜지스터를 포함하는 워드선 구동 회로.
  2. 제 1 항에 있어서, 상기 제 2 전원은 소거 동작시 워드선에 네가티브 전위를 공급하는 워드선 구동 회로.
  3. 제 2 항에 있어서, 상기 제 2 전원에 접속되어 있는 상기 제 2 N 채널형 트랜지스터와 상기 제 3 N 채널형 트랜지스터는 네가티브 전위가 공급되어도 동작이 가능하도록 설계되어 있는 워드선 구동 회로.
  4. 제 1 항에 있어서, 상기 제 3 N 채널형 트랜지스터는 상기 블록내에서 서로 인접하는 2개의 워드선 구동 회로에 의해 사용이 공유되고, 상기 2개의 워드선 구동 회로의 워드선 사이에 접속되어 있고, 또한 상기 제 3 N채널형 트랜지스터의 백 게이트(back gate)는 상기 제 2 전원에 접속되어 있는 워드선 구동 회로.
  5. 제 1 항에 있어서, 상기 제 3 N 채널형 트랜지스터는 상기 블록내에서 서로 인접하지 않는 2개의 워드선 구동회로에 의해 사용이 공유되고, 상기 2개의 워드선 구동회로 사이에 접속되어 있고, 상기 제 3 N 채널형 트랜지스터의 백게이트가 상기 상기 제 2 전원에 접속되어 있는 워드선 구동 회로.
  6. 제 1 항에 있어서, 상기 워드선을 비선택 상태로부터 선택 상태로 전환할 때에, 상기 제 1 전원이 상기 하위 어드레스 신호를 디코드하여 얻은 신호의 전환에 대응하여, 상기 워드선의 전위를 전원 전압까지 증가시키도록 상기 워드선에 전류를 공급하고,
    상기 하위 어드레스 신호를 디코드하여 얻은 상기 신호 전환이 완료한 다음 미리 정해진 시간 후, 상기 워드선의 전위를 상기 전원 전압보다 높은 승압(set-up) 전압까지 증가시키도록 상기 제 1 전원은 상기 워드선에 전류를 공급하도록 구성되어 있는 워드선 구동 회로.
  7. 제 6 항에 있어서, 상기 미리 정해진 시간은 상기 하위 어드레스 신호를 디코드하여 얻은 상기 신호의 전환 후, 상기 워드선이 미리 정해진 전압에 도달할 때까지의 시간인 워드선 구동 회로.
  8. 제 7 항에 있어서, 상기 미리 정해진 전압은 0.9Vcc이고, 여기서 Vcc는 전원 전압인 워드선 구동 회로.
  9. 제 6 항에 있어서, 상기 하위 어드레스 신호를 디코드하여 얻은 상기 신호는 워드선을 선택하기 위한 어드레스 신호의 전환을 검출한 펄스 신호에 응답하여 펄스화되는 워드선 구동 회로.
  10. 제 9 항에 있어서, 상기 펄스 신호는 워드선을 선택하기 위한 어드레스 신호의 전환을 검출 후 미리 정해진 시간에 종료되고, 상기 펄스 신호의 개시후 미리 정해진 시간에, 상기 제 1 전원은 전원 전압보다 높은 승압 전압을 공급하는 워드선 구동 회로.
  11. 제 1 항에 따른 복수의 워드선 구동 회로를 갖는 반도체 기억 장치에 있어서,
    전기적인 기록 및 소거 가능하고 상기 복수의 블록으로 분할된 어레이로 배열된, 각 복수 블록내의 각 메모리 셀에 접속된 워드선을 구동하는 디코더로서, 상기 복수의 워드선 구동 회로로 구성되는 디코더와,
    워드선의 상위 어드레스에 대응하는 선택 신호를 사용하여 상기 디코더를 선택하는 수단과,
    상기 선택 디코더내의 하위 워드선에 대응하는 복수의 하위 프리디코드 신호를 사용하여, 상기 선택 디코더내에서 복수의 워드선 구동 회로 중 하나를 선택하는 수단과,
    상기 선택 워드선 구동 회로에 접속된 워드선을 구동하기 위한 수단을 포함하는 반도체 기억 장치.
  12. 제 1 입력을 유지 및 출력하는 수단과,
    제 1 프리디코드 입력이 비선택 상태일 때 제 1 상태로부터 워드선을 초기화하는 수단과,
    제 2 프리디코드 입력이 비선택 상태일 때 제 1 상태로부터 워드선을 초기화하는 수단과,
    상기 제 1 프리디코드 입력과 상기 제 2 프리디코드 입력이 모두 선택 상태에 있을 때, 상기 제 1 입력을 유지 및 출력하는 상기 수단이 상기 제 1 입력을 상기 워드선에 출력하도록 워드선을 제 1 상태로 하는 수단을 포함하는 워드선 구동 회로.
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