JPH0668690A - 半導体装置における内部電圧発生回路および不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 半導体装置の構成要素のトランジスタの耐圧
特性を改善することを目的とする。 【構成】 この発明においては、出力ステージの動作電
源電圧の一方がレベルシフトされた場合他方もそれに応
じてレベルシフトする。すなわち、電圧発生回路は、負
電圧発生回路８の出力が伝達されるノードＮ１と、この
ノードＮ１の電圧レベルを検出する電圧検出回路３９２
と、電圧検出回路３９２の出力に従ってノードＮ２の電
圧レベルが調整される電圧変換回路３９４を含む。電圧
変換回路３９４はノードＮ１およびＮ２の電圧を動作電
源電圧として動作する。動作電源電圧の差は所定値以上
大きくならないため、構成要素に印加される電圧は所定
値電圧値以下であり、スケーリングが進んでも十分な耐
圧特性が得られる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体装置における内
部電圧を発生するための回路に関し、特に、不揮発性半
導体記憶装置において書込および消去のために利用され
る書込電圧および消去電圧を発生するための回路の構成
に関する。

【０００２】

【従来の技術】図２２はフラッシュメモリのメモリセル
の断面構造を概略的に示す図であり、図２３はその電気
的等価回路を示す図である。図２２において、フラッシ
ュメモリセルは、半導体基板１００の表面に形成される
高濃度不純物領域１０２ａおよび１０２ｂと、この不純
物領域１０２ａおよび１０２ｂの間のチャネル領域１０
４上に薄いゲート絶縁膜１０６を介して形成されるフロ
ーティングゲート１０８と、フローティングゲート１０
８上に層間絶縁膜１１０を介して形成されるコントロー
ルゲート１１２を含む。半導体基板１００は、エピタキ
シャル成長層であってもよく、またウエル領域であって
もよい。

【０００３】フラッシュメモリセルは、２層ゲート構造
を備えるＭＯＳ（絶縁ゲート型）トランジスタの構成を
備える。不純物領域１０２ａはドレイン領域を与え、不
純物領域１０２ｂはソース領域を与える。図２２におい
ては、不純物領域１０２ａおよび１０２ｂがそれぞれド
レイン電極Ｄおよびソース電極Ｓに接続されるととも
に、コントロールゲート１１２がコントロールゲート電
極ＣＧに接続されるように示される。

【０００４】図２２に示すフラッシュメモリセルは、フ
ローティングゲート１０８に蓄積される電荷の量に従っ
て“０”および“１”の２値データを記憶する。フロー
ティングゲート１０８は、電気的にフローティング状態
とされており、このため、データを不揮発的に記憶する
ことができる。

【０００５】フラッシュメモリは行列状に配置された複
数のメモリセルを有するメモリセルアレイを含む。メモ
リセルアレイにおいては、フラッシュメモリセルは、図
２３に示すように、コントロールゲート電極ＣＧがワー
ド線ＷＬに接続され、ドレイン電極Ｄがビット線ＢＬに
接続され、かつソース電極Ｓがソース線ＳＬに接続され
る。ワード線ＷＬには１行のメモリセルが接続され、ビ
ット線ＢＬには１列のメモリセルが接続される。ソース
線ＳＬは所定の数（セクタ単位、ページ単位）のメモリ
セルに対して共通に設けられる。

【０００６】フラッシュメモリセルのフローティングゲ
ートへの電荷（電子）の注入およびフローティングゲー
トからの電荷（電子）の引き抜きは電気的に以下のよう
にして行なわれる。

【０００７】まず図２４を参照してフローティングゲー
トへの電子の注入動作について説明する。すなわち図２
４において、ドレイン電極Ｄへは６Ｖ程度の電圧が印加
され、コントロールゲートＣＧには１２Ｖ程度の高電圧
が印加され、ソース電極Ｓは０Ｖに設定される。この状
態においては、コントロールゲート電極ＣＧに印加され
た高電圧により不純物領域１０２ａおよび１０２ｂ間に
チャネルが形成され、電流が流れる。

【０００８】このチャネル電流におけるキャリアは、不
純物領域１０２ａ近傍に形成される高電界のドレイン電
界により加速されホットキャリアとなる。このホットキ
ャリアは衝突電離によってアバランシェホットキャリア
となる。このアバランシェホットキャリアのうち、コン
トロールゲート電極ＣＧに印加された高電圧により、電
子がフローティングゲート１０８方向へ加速されてそこ
に蓄積される。このフローティングゲート１０８に電子
が蓄積された状態は書込状態と称し、データ“０”を記
憶した状態に対応させる。

【０００９】フローティングゲートから電子を引き抜く
動作は図２５に示すようにして行なわれる。すなわち、
図２５において、ドレイン電極Ｄがフローティング状態
とされ、ソース電極Ｓには１２Ｖ程度の高電圧が印加さ
れ、コントロールゲート電極ＣＧは０Ｖに設定される。
この状態においては、フローティングゲート１０８と不
純物領域１０２ｂとの間に高電界が印加され、ファウラ
−ノルドハイム型のトンネル電流が生じ、フローティン
グゲート１０８に蓄積された電子が不純物領域１０２ｂ
へと引き抜かれる。フローティングゲート１０８から電
子が引き抜かれた状態は消去状態と称し、データ“１”
が記憶された状態に対応させる。

【００１０】フローティングゲート１０８に電子が蓄積
された書込状態においては、チャネル領域にチャネルが
形成されにくく、しきい値電圧Ｖｔｈは、図２６に示す
ように高い方向にシフトし、しきい値電圧としてＶ２を
与える。

【００１１】フローティングゲート１０８から電子が引
き抜かれた状態においては、チャネル領域にチャネルが
形成されやすく、そのしきい値電圧は図２６に示すよう
にＶ１と低い方向にシフトする。

【００１２】データの読出時においては、ソース電極Ｓ
が接地電位の０Ｖに設定され、ドレイン電極Ｄには１な
いし２Ｖ程度の読出電圧が印加され、コントロールゲー
ト電極ＣＧには５Ｖ程度の電圧が印加される。この読出
時にコントロールゲート電極ＣＧに与えられる電圧値
（５Ｖ）は図２６に示すしきい値電圧Ｖ１およびＶ２の
間にある。したがって、このフラッシュメモリセルが記
憶する情報に従って、不純物領域１０２ａから１０２ｂ
へ電流が流れるかまたは流れない。この電流の有無を判
別することによりデータの読出が実行される。

【００１３】上述のフラッシュメモリセルの消去時に
は、ソース領域（不純物領域１０２ｂ）に対し１２Ｖ程
度の高電圧が印加される。この場合、メモリセルに対し
て以下の制約が加えられる。すなわち、ソース不純物領
域には高耐圧構造が必要となり、ソース不純物領域が深
くなる。このため、パンチスルーを防止するためにメモ
リセルのゲート長を短くすることができず、メモリセル
サイズを縮小することができない。

【００１４】また、ソース不純物領域に高電圧が印加さ
れるため、図２７に示すように、この高電圧により高電
界がソース不純物領域近傍で発生し、ホットホールが発
生してトンネル絶縁膜（ソース不純物領域１０２ｂとフ
ローティングゲート１０８との間の極めて薄い絶縁膜）
にトラップされる。このトンネル絶縁膜にトラップされ
たホールは書換可能な回数を低下させ、また一定量のホ
ールが絶縁膜中に蓄積されるとその絶縁膜が破壊され
る。

【００１５】また消去時にソース不純物領域で発生する
基板電流が大きいため、消去に必要とされる高電圧をオ
ンチップの昇圧回路を用いて発生させることができない
ため、外部に高電圧発生回路を設ける必要がある。

【００１６】そこで、５Ｖ単一電源で動作可能でありか
つ大記憶容量でありかつさらに書換可能回数を多くする
ために、消去時にはコントロールゲートに負電圧を印加
する方法が提案されている。

【００１７】図２８はこのゲート負電圧方式における電
圧印加条件を示す図である。この図２８に示す方法にお
いては、コントロールゲート電極ＣＧへは−１０Ｖ程度
の負電圧が印加され、ソース電極Ｓへは５Ｖ程度の電圧
が印加され、ドレイン電極Ｄはフローティング状態とさ
れる。この状態においては、ソース不純物領域１０２ｂ
とコントロールゲート１１２との間に１５Ｖ程度の高電
圧が印加されるため、従来と同様にして、トンネル絶縁
膜１０６を介してファウラ−ノルドハイム型のトンネル
電流によりフローティングゲート１０８からソース不純
物領域１０２ｂへと電子が引き抜かれる。

【００１８】図２９は、ゲート負電圧方式の他の電圧印
加条件例を示す図である。図２９に示すゲート負電圧方
式においては、半導体基板（Ｐウエル）１００に５Ｖの
電源電圧が印加され、コントロールゲート電極ＣＧに−
１１ないし−１４Ｖ程度の負電圧が印加される。ソース
電極Ｓおよびドレイン電極Ｄはそれぞれフローティング
状態とされる。この状態においては、トンネル絶縁膜
（ゲート絶縁膜１０６）を介してファウラ−ノルドハイ
ム型トンネル電流によりフローティングゲート１０８か
ら基板１００へと電子が引き抜かれる。

【００１９】上述のように、図２８に示すソース−ゲー
ト消去法および図２９に示す基板消去法いずれにおいて
も、ファウラ−ノルドハイム型トンネリング電流が利用
される。ソースに１２Ｖ程度の高電圧を印加するソース
消去法と比べて、消去に必要とされる電圧は１５Ｖない
し２０Ｖと高くなるものの、ソース不純物領域には高電
圧は印加されないため高耐圧構造が不要となりまたホッ
トホールの発生量も低減される。

【００２０】さらに、このコントロールゲートに負電圧
を印加するゲート負電圧消去法では、ソースに高電圧が
印加されないため、ソース不純物領域で発生する基板電
流が低減されるため、消去時に必要とされる電流はフロ
ーティングゲートに蓄積した電子を引き抜くためのファ
ウラ−ノルドハイム型トンネル電流のみとなる。このた
め、消去時に必要とされる電流が低減され、コントロー
ルゲートに印加するための負電圧はオンチップの降圧回
路で対応することができる。この降圧回路は、従来から
書込時に印加される高電圧を発生するための昇圧回路に
用いられるチャージポンプ回路と同様の構成を備える。
このため、ゲート負電圧印加方法により、外部５Ｖ単一
電源のフラッシュメモリが可能となる。

【００２１】しかしながら、このゲート負電圧方式にお
いては、コントロールゲートに対しては、データの読出
動作時および書込動作時には正電圧を与え消去動作時に
は負電圧を与える必要がある。

【００２２】図３０は、従来のフラッシュメモリの全体
の構成を概略的に示す図である。図３０において、フラ
ッシュメモリは、行および列のマトリクス状に配列され
た複数のメモリセルＭＣを有するメモリセルアレイ２０
０と、与えられたアドレス信号Ａ０〜Ａｎをラッチして
内部アドレス信号を発生するアドレスラッチ２０２を含
む。メモリセルアレイ２００は、各々に１行のメモリセ
ルＭＣが接続されるワード線ＷＬと、各々に１列のメモ
リセルが接続されるビット線ＢＬと、所定数のメモリセ
ルＭＣが共通に結合されるソース線ＳＬを含む。図３０
においては、１個のメモリセルＭＣのみを代表的に示
す。このメモリセルアレイ２００は、１本のワード線Ｗ
Ｌのうち所定数のメモリセルがセクタ単位で消去される
構成を備えていてもよい。

【００２３】フラッシュメモリはさらに、アドレスラッ
チ２０２からの内部行アドレス信号をデコードして対応
のワード線を選択する信号を発生するＸデコーダ２０４
と、Ｘデコーダ２０４からのワード線選択信号に従って
対応のワード線へ所定の電圧を印加するワード線ドライ
バ２０６と、アドレスラッチ２０２からの内部列アドレ
ス信号をデコードして、メモリセルアレイ２００の対応
する列を選択する信号を発生するＹデコーダ２０８と、
Ｙデコーダ２０８からの列選択信号に応答して対応のビ
ット線ＢＬを内部データバス２１０ａおよび２１０ｂへ
接続するＹ選択ゲート２１２を含む。データバス２１０
ａは読出データを伝達し、データバス２１０ｂは書込デ
ータを伝達する。このデータバス２０１ａおよび２１０
ｂは同一のデータバスであってもよい。

【００２４】フラッシュメモリはさらに、外部からの制
御信号ＣＥ、ＯＥおよびＷＥに応答して、各種の動作に
必要な制御信号を発生する書込／消去制御回路２１４
と、書込／消去制御回路２１４の制御の下に、外部から
の電源電圧Ｖｃｃから高電圧Ｖｐｐまたは動作電源電圧
Ｖｃｃを発生するＶｐｐ／Ｖｃｃ発生回路２１６と、書
込／消去制御回路２１４の制御の下に所定の電位レベル
の負電圧を発生する負電圧発生回路２１８と、書込／消
去制御回路２１４の制御の下にソース線ＳＬへ与えられ
る電圧を発生するソース電位発生回路２２０を含む。

【００２５】書込／消去制御回路２１４は、また、アド
レスラッチ２０２のアドレス信号ラッチタイミング、Ｘ
デコーダ２０４のデコード動作タイミングおよびＹデコ
ーダ２０８のデコード動作タイミングを決定する。信号
ＣＥは、チップイネーブル信号であり、このフラッシュ
メモリが選択されたことを示す。信号ＯＥはアウトプッ
トイネーブル信号であり、データ読出動作モードが指定
されたことを示す。信号ＷＥはライトイネーブル信号で
あり、データ書込動作モードが指定されたことを示す。
書込／消去制御回路２１４は、この信号ＣＥおよびＷＥ
がともに活性状態のときに、メモリセルの消去およびデ
ータの書込を行なうための必要な制御信号を発生する。

【００２６】フラッシュメモリはさらに、データバス２
１０ａ上に与えられたデータを検知増幅するセンスアン
プ２２２と、データバス２１０ｂへ書込データを与える
ための書込回路２２４と、メモリ外部とデータの入出力
を行なうための入出力バッファ２２６を含む。センスア
ンプ２２２は、電流検出型センスアンプの構成を備え、
選択列、すなわち選択ビット線に電流が流れるか否かに
応じて内部読出データを生成して入出力バッファ２２６
へ与える。書込回路２２４は入出力バッファ２２６から
の内部書込データに従って書込データを生成し、選択さ
れたビット線上へ書込データに対応する所定の電圧を印
加する。

【００２７】センスアンプ２２２の出力が書込／消去制
御回路２１４へ与えられているのは、消去動作時および
書込動作時において確実に消去されたかおよび正確に所
望の書込データが書込まれたかを検証するためである。

【００２８】消去動作時においては、負電圧発生回路２
１８が書込／消去制御回路２１４の制御の下に活性化さ
れて所定の負電圧を発生する。Ｘデコーダ２０４はアド
レスラッチ２０２からの内部行アドレス信号をデコード
する。ワード線ドライバ２０６はこの負電圧発生回路２
１８からの負電圧を選択されたワード線上へ伝達する。

【００２９】一方、ソース電位発生回路２２０はこの消
去動作時においては、書込／消去制御回路２１４の制御
の下に電源電圧Ｖｃｃレベルの信号を発生してソース線
ＳＬ上へ伝達する。Ｙデコーダ２０８はデコード動作を
行なっておらず、Ｙ選択ゲート２１２の選択ゲート（各
ビット線に対して設けられている）はすべて非導通状態
である。これによりビット線ＢＬがフローティング状態
とされる。この状態で、選択されたワード線に接続され
る１行またはセクタを構成する所定数のメモリセルにお
いて消去が実行される。

【００３０】なお、ここでは、ソース−ゲート消去法に
従って消去を実行する構成について説明している。ゲー
ト−基板消去法に従って消去が実行されてもよい。この
ゲート−基板消去法の場合、消去時においてソース電位
発生回路２２０はソース線ＳＬをフローティング状態と
し、メモリセルの基板へ電源電圧Ｖｃｃを印加する。こ
の基板電圧印加回路は通常は、ソース電位発生回路２２
０と別に設けられる。

【００３１】通常、消去動作に続いてデータを書込む動
作が実行される。この場合、負電圧発生回路２１８は不
活性状態とされる。ソース電位発生回路２２０はソース
線ＳＬを接地電位ＧＮＤレベルに設定する。書込回路２
２４は、入出力バッファ２２６からの書込データが
“０”のときに６Ｖ程度の高電圧を発生する。Ｖｐｐ／
Ｖｃｃ発生回路２１６は、高電圧Ｖｐｐを発生する。こ
の高電圧Ｖｐｐはワード線ドライバ２０６へ与えられる
（この信号伝達経路は示さず）。

【００３２】データ書込時においてはＸデコーダ２０４
およびＹデコーダ２０８がともにデコード動作を実行す
る。選択ワード線上には高電圧Ｖｐｐが印加され、選択
ビット線上には書込回路２２４からの比較的高い電圧が
発生される。これによりメモリセルにデータ“０”が書
込まれる。データ“１”が書込まれるべきメモリセルに
ついては、対応のビット線の電位が０Ｖレベルであり、
通常は、フローティングゲートへの電子の注入は実行さ
れず、消去状態を維持する。消去状態はデータ“１”に
対応するためである。

【００３３】データ読出動作時においては、書込／消去
制御回路２１４は信号ＯＥに応答して、Ｖｐｐ／Ｖｃｃ
発生回路２１６の高電圧発生動作を禁止する。Ｖｐｐ／
Ｖｃｃ発生回路２１６はこの場合電源電圧Ｖｃｃを発生
する。負電圧発生回路２１８も同様に不活性状態とされ
る。ソース電位発生回路２２０はソース線ＳＬを接地電
位ＧＮＤへ接続する。この状態においては、アドレスラ
ッチ２０２にラッチされたアドレス信号に従ってメモリ
セルの選択動作が実行され、ワード線ドライバ２０６を
介して選択ワード線上に電源電圧Ｖｃｃレベルの信号が
伝達される。ビット線ＢＬにはセンスアンプ２２２に含
まれる読出電圧発生回路からの低い（１ないし２Ｖ程度
の）読出電圧が印加される。センスアンプ２２２は電流
が流れるか否かを検出してデータを発生して入出力バッ
ファ２２６へ与える。

【００３４】ここで、書込／消去制御回路２１４は、デ
ータ読出時においてアドレスラッチ２０２、Ｙデコーダ
２０８およびＸデコーダ２０４の動作タイミングを決定
するように説明している。この場合、書込／消去制御回
路２１４は何ら制御動作を行なわずアドレスラッチ２０
２、Ｘデコーダ２０４およびＹデコーダ２０８はスタテ
ィックに与えられた信号処理を実行してもよい。

【００３５】図３１は、図３０に示すＶｐｐ／Ｖｃｃ発
生回路の具体的構成を示す図である。図３１において、
Ｖｐｐ／Ｖｃｃ発生回路は、制御信号φ１に応答して活
性化され、所定の周期で発振動作を行なうリングオシレ
ータ８０２と、リングオシレータ８０２からの発振信号
に従ってチャージポンプ動作を行ない、所定の高電圧Ｖ
ｐｐを発生するチャージポンプ８０４と、制御信号をφ
ＡおよびφＢに従って、チャージポンプ８０４からの高
電圧Ｖｐｐおよび電源電圧Ｖｃｃの一方を選択して出力
する選択回路８０６を含む。

【００３６】リングオシレータ８０２は、通常、奇数段
のインバータ回路により構成される。このリングオシレ
ータ８０２の発振周期は、インバータ回路の段数および
各インバータ回路における遅延時間により決定される。
チャージポンプ８０４は、キャパシタとダイオードとを
含む。キャパシタの容量結合による電荷注入動作により
所定のレベル（たとえば１２Ｖ）の高電圧Ｖｐｐが電源
電圧Ｖｃｃから発生される。

【００３７】選択回路８０６は、制御信号φＡに応答し
て、チャージポンプ８０４からの高電圧を通過させるｐ
チャネルＭＯＳ（絶縁ゲート型）トランジスタ８１０
と、制御信号φＢに応答して電源電圧Ｖｃｃを通過させ
るｐチャネルＭＯＳトランジスタ８１４と、トランジス
タ８１０とトランジスタ８１４との間に設けられ、その
ゲートに電源電圧Ｖｃｃを受けるｎチャネルＭＯＳトラ
ンジスタ８１２を含む。トランジスタ８１０とトランジ
スタ８１２との接続点から所定のレベルの電圧Ｖｐｐ／
Ｖｃｃが発生される。ここで“Ｖｐｐ／Ｖｃｃ”は高電
圧Ｖｐｐまたは電源電圧Ｖｃｃの一方を示す。

【００３８】制御信号φ１、φＡおよびφＢは図３０に
示す書込／消去制御回路２１４から発生される。メモリ
セルのコントロールゲートへ高電圧を印加する必要のあ
る書込動作モード時においては制御信号φＡが“Ｌ”と
なり、チャージポンプ８０４からの高電圧Ｖｐｐが選択
される。消去動作時および通常のデータ読出動作時にお
いては制御信号φＢが“Ｌ”となり、電源電圧Ｖｃｃが
選択される。この消去動作モード時および通常の読出動
作モード時においては制御信号φ１が不活性状態となり
リングオシレータ３０２は発振動作を行なわず、チャー
ジポンプ８０４の出力は接地電位レベルまたは電源電圧
Ｖｃｃレベルに設定される。この状態においては制御信
号φＡは“Ｈ”レベルであり、トランジスタ８１０はオ
フ状態となる。

【００３９】トランジスタ８１２は、そのゲートに電源
電圧Ｖｃｃを受けており、保護抵抗素子として機能し、
トランジスタ８１０からの高電圧Ｖｐｐがトランジスタ
８１４へ印加されるのを防止する。制御信号φＢは書込
動作モード時には“Ｈ”となり、トランジスタ８１４は
オフ状態となる。ここで、“Ｈ”は電源電圧Ｖｃｃのレ
ベルを示す。

【００４０】図３２は、図３０に示すＸデコーダおよび
ワード線ドライバの構成の一例を示す図である。図３２
において、Ｘデコーダ２０４は、各ワード線に対応して
設けられる単位デコーダ回路２５０を含む。この単位デ
コーダ回路２５０は、ＮＡＮＤ回路の構成を備え、選択
状態となったときに０Ｖレベルの“Ｌ”の信号を出力す
る。

【００４１】ワード線ドライバ２０６は、単位デコーダ
回路２５０に対応して設けられるＶｐｐスイッチ２５２
および負電圧スイッチ２５４を含む。Ｖｐｐスイッチ２
５２は、単位デコーダ回路２５０の出力が“Ｌ”であ
り、選択状態が示している場合には電圧Ｖｐｐ／Ｖｃｃ
レベルの信号を出力する。単位デコーダ回路２５０の出
力が“Ｈ”（電源電圧Ｖｃｃレベル）であり非選択状態
を示している場合には、Ｖｐｐスイッチ２５２は、接地
電位ＧＮＤレベルの信号を出力する。

【００４２】負電圧スイッチ２５４は、消去動作モード
時においては、単位デコーダ回路２５０の出力が“Ｌ”
にあり、選択状態を示している場合には電源電圧Ｖｃｃ
（５Ｖ）レベルの信号を出力し、一方、単位デコーダ回
路２５０の出力が“Ｈ”であり、非選択状態を示してい
る場合には所定のたとえば−１０Ｖレベルの負電圧Ｖｎ
ｇを発生する。通常のデータ読出モードおよび書込モー
ド時においては、負電圧Ｖｎｇは発生されず、接地電位
ＧＮＤレベルに設定される。

【００４３】ワード線ドライバ２０６はさらに、信号／
φＥに応答して、単位デコーダ回路２５０の出力をＶｐ
ｐスイッチ２５２へ伝達するｎチャネルＭＯＳトランジ
スタ２５６と、信号φＥに応答してＶｐｐスイッチ２５
２の出力をワード線ＷＬへ伝達するｐチャネルＭＯＳト
ランジスタ２５８と、信号φＥに応答して、単位デコー
ダ回路２５０の出力を伝達するｎチャネルＭＯＳトラン
ジスタ２６０と、トランジスタ２６０から伝達された信
号を反転して負電圧スイッチ２５４へ伝達するインバー
タ回路２６２と、信号φＥに応答して負電圧スイッチ２
５４の出力を伝達するｎチャネルＭＯＳトランジスタ２
６４と、トランジスタ２６４の出力に応答して、負電圧
Ｖｎｇをワード線ＷＬへ伝達するｎチャネルＭＯＳトラ
ンジスタ２６６と、信号／φＥに応答してトランジスタ
２６６のゲートを接地電位ＧＮＤへ接続するｎチャネル
ＭＯＳトランジスタ２６５を含む。

【００４４】信号φＥは消去モード指示信号であり、消
去動作モード時に電源電圧Ｖｃｃレベルの“Ｈ”レベル
となる。信号φＥは、この消去モード動作以外、つまり
通常のデータの読出モード時および書込モード時におい
ては、接地電位ＧＮＤレベルに設定される。信号／φＥ
は消去モード指示信号φＥの相補信号であり、消去モー
ド動作時には接地電位ＧＮＤレベルとなり、それ以外の
動作モード時には電源電圧Ｖｃｃレベルとなる。

【００４５】ワード線ドライバ２０６はさらに、単位デ
コーダ回路２５０の出力を受けるインバータ回路２７２
と、インバータ回路２７２の出力をそのゲートに受ける
ｐチャネルＭＯＳトランジスタ２６８と、単位デコーダ
回路２５０の出力をそのゲートに受けるｎチャネルＭＯ
Ｓトランジスタ２７０を含む。トランジスタ２６８およ
び２７０は、ワード線ＷＬと接地電位ＧＮＤとの間に直
列に設けられる。単位デコーダ回路２５０の出力が
“Ｈ”であり対応のワード線ＷＬが非選択状態にある場
合には、トランジスタ２６８および２７０が同時にオン
状態となり、ワード線ＷＬの電位を接地電位ＧＮＤレベ
ルに設定する。対応のワード線ＷＬの選択状態時には、
トランジスタ２６８および２７０はともにオフ状態とな
る。ｐチャネルＭＯＳトランジスタ２６８がワード線Ｗ
Ｌに結合されているため、ワード線ＷＬに負電圧Ｖｎｇ
が伝達されても、そのとき、トランジスタ２６８のゲー
ト電圧は電源電圧Ｖｃｃレベルであり、トランジスタ２
６８はオフ状態である。これにより、ワード線ＷＬ上の
負電圧が接地電位ＧＮＤレベルと結合されるのを確実に
防止する。次に動作について簡単に説明する。

【００４６】消去動作モード時においては、信号φＥは
電源電圧Ｖｃｃレベルの“Ｈ”、信号／φＥは接地電位
ＧＮＤレベルの“Ｌ”である。この場合、単位デコーダ
回路２５０の出力は負電圧スイッチ２５４へ伝達され
る。負電圧スイッチ２５４は、インバータ回路２６２の
出力が“Ｈ”（電源電圧Ｖｃｃレベル）の場合には電源
電圧Ｖｃｃレベルの“Ｈ”の信号を出力する。これによ
り、トランジスタ２６６がオン状態となり、ワード線Ｗ
Ｌ上に負電圧Ｖｎｇが伝達される。このとき、インバー
タ回路２７２の出力は電源電圧Ｖｃｃレベルの“Ｈ”で
あり、単位デコーダ回路２５０の出力は接地電位ＧＮＤ
レベルの“Ｌ”であるため、トランジスタ２６８および
２７０はともにオフ状態である。これにより選択ワード
線ＷＬの電位は確実に負電位Ｖｎｇのレベルに設定され
る。

【００４７】単位デコーダ回路２５０の出力が“Ｈ”
（電源電圧Ｖｃｃレベル）の場合には、インバータ回路
２６２および２７２の出力はともに“Ｌ”（接地電位Ｇ
ＮＤレベル）となる。この場合、負電圧スイッチ２５４
は負電圧Ｖｎｇを発生し、トランジスタ２６６のゲート
へ与える。トランジスタ２６６はそのゲートとソースの
電位が同じであるため、オフ状態となり、ワード線ＷＬ
へは負電圧Ｖｎｇは伝達されない。このとき、トランジ
スタ２６８および２７０がともにオン状態となり、ワー
ド線ＷＬの電位が接地電位ＧＮＤレベルに設定される。

【００４８】データ読出モード時および書込モード動作
時においては、信号φＥが接地電位ＧＮＤレベルの
“Ｌ”、信号／φＥが電源電圧Ｖｃｃレベルの“Ｈ”と
なる。これにより、単位デコーダ回路２５０の出力はＶ
ｐｐスイッチ２５２へ与えられる。トランジスタ２６５
は信号／φＥに応答して導通し、トランジスタ２６６の
ゲート電位を接地電位ＧＮＤレベルに固定する。このと
き、負電圧Ｖｎｇは発生されていない（接地電位ＧＮＤ
レベルにある）。このためトランジスタ２６６は確実に
オフ状態となる。

【００４９】Ｖｐｐスイッチ２５２は、単位デコーダ回
路２５０の出力が“Ｌ”（接地電位ＧＮＤレベル）の場
合に電圧Ｖｐｐ／Ｖｃｃレベルの信号を発生する。ｐチ
ャネルＭＯＳトランジスタ２５８はそのゲートに接地電
位ＧＮＤレベルの信号を受けている。このため、Ｖｐｐ
スイッチ２５２からの電圧Ｖｐｐ／Ｖｃｃはワード線Ｗ
Ｌへ伝達され、ワード線ＷＬの電位がＶｐｐ／Ｖｃｃレ
ベルに上昇する。このとき、インバータ回路２７２の出
力は“Ｈ”（電源電圧Ｖｃｃレベル）にあり、ワード線
ＷＬの電位が高電圧Ｖｐｐレベルの場合にはｐチャネル
ＭＯＳトランジスタ２６８がオン状態となる。この場合
においても、ｎチャネルＭＯＳトランジスタ２７０はそ
のゲートに接地電位ＧＮＤレベルの信号を受けているた
め、確実にオフ状態となり、ワード線ＷＬの電位Ｖｐｐ
レベルは確実に保持される。

【００５０】単位デコーダ回路２５０の出力が“Ｈ”の
場合、Ｖｐｐスイッチ２５２は、接地電位ＧＮＤレベル
の信号を出力する。この場合、ｐチャネルＭＯＳトラン
ジスタ２５８はオフ状態となる。一方、トランジスタ２
６８および２７０がともにオン状態となり、ワード線Ｗ
Ｌの電位は接地電位ＧＮＤレベルに固定される。次に、
負電圧スイッチおよびＶｐｐスイッチの構成について説
明する。

【００５１】図３３は、負電圧スイッチ２５４の具体的
構成を示す図である。この図３３に示す負電圧スイッチ
の構成は、たとえばＩＳＳＣＣ９２ ＳＬＩＤＥ ＳＵ
ＰＰＬＥＭＥＮＴの第１１４頁ないし第１１５頁に示さ
れている。図３３において、負電圧スイッチ２５４は、
入力信号ＩＮを受けるインバータ回路１と、インバータ
回路１の出力をそのゲートに受け、出力信号線８を電源
電圧Ｖｃｃレベルに充電するためのｐチャネルＭＯＳト
ランジスタ２と、ノードＮ１００にそのゲートが接続さ
れ、そのソースが出力信号線８に接続されるデプレショ
ン型ｐチャネルＭＯＳトランジスタ３と、インバータ回
路１の出力をそのゲートに受け、そのドレインがトラン
ジスタ３のドレインに接続され、そのソースが接地電位
ＧＮＤレベルに接続されるｎチャネルＭＯＳトランジス
タ４を含む。デプレション型ｐチャネルＭＯＳトランジ
スタ３およびｐチャネルＭＯＳトランジスタ２の基板は
電源電圧Ｖｃｃに結合される。トランジスタ３は、通常
時はオン状態であり、負荷抵抗として機能する。

【００５２】負電圧スイッチ２５４はさらに、出力信号
線８上の電位に応答してノードＮ１０をノードＮ１０２
に与えられた電圧レベルへ充電するためのｐチャネルＭ
ＯＳトランジスタ５と、出力信号線８上の信号に応答し
て、ノードＮ１０を負電圧Ｖｎｇレベルへ放電するｎチ
ャネルＭＯＳトランジスタ６と、ノードＮ１０上の電位
に応答して出力信号線８を負電圧Ｖｎｇレベルへ放電す
るｎチャネルＭＯＳトランジスタ７を含む。次に動作に
ついて説明する。ここで、以下の説明においては電源電
圧Ｖｃｃを５Ｖ、負電圧Ｖｎｇを−１０Ｖ、接地電位Ｇ
ＮＤを０Ｖとする。

【００５３】消去モード動作時においては、ノードＮ１
００およびＮ１０２には５Ｖが印加される。入力信号Ｉ
Ｎが５Ｖのとき（図３２に示すインバータ回路２６２の
出力が“Ｈ”のとき）、インバータ回路１の出力は０Ｖ
となる。これによりトランジスタ２がオン状態、トラン
ジスタ４がオフ状態となり、出力信号線８は電源電圧Ｖ
ｃｃレベルの５Ｖに充電される。出力信号線８の電位の
上昇に伴って、トランジスタ５がオフ状態となり、一方
トランジスタ６がオン状態となる。トランジスタ６によ
りノードＮ１０が負電圧Ｖｎｇへ放電され、トランジス
タ７がオフ状態へ移行する。これにより出力信号線８は
５Ｖに維持され、出力信号ＯＵＴは５Ｖの“Ｈ”とな
る。

【００５４】入力信号ＩＮが０Ｖのとき、インバータ回
路１の出力は５Ｖとなる。この状態においては、トラン
ジスタ２がオフ状態、トランジスタ４はオン状態とな
る。トランジスタ３はノードＮ１００の電位が５Ｖであ
り、オン状態である。これにより、出力信号線８上の出
力ＯＵＴは０Ｖへと放電される。このとき、デプレショ
ン型トランジスタ３の負荷抵抗の機能により、出力信号
ＯＵＴのレベルは徐々に低下する。この出力信号ＯＵＴ
の電位レベルの低下に伴って、トランジスタ５が徐々に
オン状態へ移行し、トランジスタ６はそのコンダクタン
スが小さくなる（トランジスタ６のゲート−ソース間電
位差が小さくなるため）。これにより、ノードＮ１０は
トランジスタ５を介して充電され、このノードＮ１０の
電位が徐々に上昇する。

【００５５】このノードＮ１０の電位レベルが、−１０
Ｖから徐々に上昇するにつれて、トランジスタ７が徐々
にオン状態となり、出力信号線８の電位を負電圧Ｖｎｇ
（−１０Ｖ）へと放電する。この出力信号線８上の出力
信号ＯＵＴの電位レベルの低下はトランジスタ５および
６のゲートへフィードバックされ、ノードＮ１０の電位
レベルは最終的に５Ｖレベルにまで上昇し、トランジス
タ７が完全にオン状態となり、出力信号ＯＵＴは最終的
に−１０Ｖとなる。

【００５６】この出力信号ＯＵＴの電位低下につれて、
トランジスタ３は、そのしきい値電圧の大きさにもよる
が、出力信号ＯＵＴが０Ｖないし１Ｖ程度になるとオフ
状態となる。すなわち、この出力信号ＯＵＴは最初は、
トランジスタ３および４により０Ｖレベルへと放電さ
れ、出力信号ＯＵＴレベルが低下するにつれて、トラン
ジスタ７を介して放電され、最終的に負電圧（−１０
Ｖ）に到達する。トランジスタ３および４はこの状態で
はオフ状態であるため、出力信号ＯＵＴは−１０Ｖに保
持される。

【００５７】すなわち、図３３に示す負電圧スイッチ２
５４は、入力信号ＩＮが５Ｖの場合に５Ｖの出力信号Ｏ
ＵＴを生成し、入力信号ＩＮが０Ｖの場合に、−１０Ｖ
の出力信号ＯＵＴを生成する。

【００５８】通常のデータ読出モード動作時および書込
モード動作時においては、図３３に示す構成では負電圧
スイッチは機能しない。ノードＮ１００およびＮ１０２
へは０Ｖを印加し、負電圧Ｖｎｇを０Ｖに設定する（負
電圧発生回路の動作が停止される）。この状態において
は、トランジスタ３はオン状態である。そのコンダクタ
ンスは小さい。トランジスタ５、６および７はノードＮ
１０２の電位が０Ｖであるため、機能しない。入力信号
ＩＮが５Ｖの場合には、出力信号線８はトランジスタ２
を介して充電され、出力信号ＯＵＴが５Ｖとなる。入力
信号ＩＮが０Ｖの場合、トランジスタ４がオン状態とな
り、出力信号線８が接地電位ＧＮＤへ放電され、出力信
号ＯＵＴは０Ｖとなる。すなわち、この回路はバッファ
回路として動作する。

【００５９】図３４はＶｐｐスイッチの具体的構成を示
す図である。図３４において、Ｖｐｐスイッチ２５２
は、入力信号ＩＮを受ける２段の縦続接続されたインバ
ータ回路７０および７２と、インバータ回路７２の出力
を通過させるためのｎチャネルＭＯＳトランジスタ７４
を含む。トランジスタ７４のゲートへは電源電圧Ｖｃｃ
が印加される。トランジスタ７４は、ＭＯＳトランジス
タがそのゲート電圧からしきい値電圧を引いた電圧だけ
を通過させるという特性に従って保護抵抗の機能を備え
る。

【００６０】Ｖｐｐスイッチ２５２はさらに、インバー
タ回路７２の出力をトランジスタ７４を介してそれぞれ
のゲートに受ける互いに相補接続されたｐチャネルＭＯ
Ｓトランジスタ７６およびｎチャネルＭＯＳトランジス
タ７８を含む。ｐチャネルＭＯＳトランジスタ７６のソ
ースは電圧Ｖｐｐ／Ｖｃｃを受ける。ｎチャネルＭＯＳ
トランジスタ７８のソースは接地電位ＧＮＤに接続され
る。Ｖｐｐスイッチ２５２はさらに、出力信号ＯＵＴを
そのゲートに受け、電圧Ｖｐｐ／Ｖｃｃをトランジスタ
７６および７８のゲートへ伝達するｐチャネルＭＯＳト
ランジスタ８０を含む。次に動作について簡単に説明す
る。

【００６１】入力信号ＩＮが５Ｖレベルの“Ｈ”の場
合、トランジスタ７８がオン状態となり、またトランジ
スタ７６のコンダクタンスが小さくなる。これにより出
力信号ＯＵＴはトランジスタ７８により放電されその電
位レベルが低下する。この出力信号ＯＵＴの電位レベル
の低下に伴って、トランジスタ８０がオン状態へと移行
し、トランジスタ７６および７８のゲートを電圧Ｖｐｐ
／Ｖｃｃレベルへ充電する。トランジスタ７６および７
８のゲートの電圧レベルがＶｐｐ／Ｖｃｃレベルとなっ
たとき、トランジスタ７６は完全にオフ状態となり、出
力信号ＯＵＴが０Ｖレベルの“Ｌ”となる。このトラン
ジスタ７６および７８のゲートの電圧が高電圧Ｖｐｐレ
ベルとなっても、高電圧Ｖｐｐは、トランジスタ７４の
デカップリング機能によりインバータ回路７２の出力部
へ伝達されない。これにより回路の安定化が図られる。

【００６２】入力信号ＩＮが０Ｖの“Ｌ”のとき、トラ
ンジスタ７６がオン状態、トランジスタ７８がオフ状態
となり、出力信号ＯＵＴはＶｐｐ／Ｖｃｃレベルへ上昇
する。この出力信号ＯＵＴの上昇に従ってトランジスタ
８０はオフ状態となる。電圧Ｖｐｐが与えられるか電圧
Ｖｃｃが与えられるかは動作モードにより決定される。
高電圧Ｖｐｐが印加されるのは書込モード動作時であ
り、電圧Ｖｃｃが印加されるのは、通常のデータ読出モ
ード動作時である。

【００６３】

【発明が解決しようとする課題】上述のようにコントロ
ールゲートに負電圧を印加するゲート負電圧方式に従え
ばオンチップの昇圧回路（またはチャージポンプ回路）
を利用することができ、外部５Ｖ単一電源で動作するフ
ラッシュメモリが実現できる。

【００６４】しかしながら、図３３に示すように、負電
圧スイッチは５Ｖと−１０Ｖの電圧を発生するため、い
くつかのトランジスタのソース−ドレイン間に１５Ｖと
極めて高い電圧が印加される。たとえば、図３３におい
て、入力ＩＮが０Ｖのとき、インバータ回路１は５Ｖを
出力してトランジスタ２のゲートへ与える。このとき、
トランジスタ２はオフ状態となるが、出力信号ＯＵＴは
−１０Ｖであるため、このトランジスタ２のソース−ド
レイン間に１５Ｖの電圧が印加される。

【００６５】フラッシュメモリの記憶容量が増大するに
つれてトランジスタは微細化される。スケールダウンさ
れたトランジスタに高電圧を印加した場合、ドレイン／
ゲート間の電界集中によるなだれ降伏の発生、ゲート絶
縁膜の破壊、およびパンチスルーの発生などが生じる。
すなわち、トランジスタは微細化されるにつれてその耐
圧が低下する。したがって、大記憶容量のフラッシュメ
モリにおいてスケーリングが進んだ場合に、安定に負電
圧スイッチを動作させることができなくなるという問題
が生じる。

【００６６】このトランジスタの耐圧の問題は、図３４
に示すＶｐｐスイッチにおいても同様である（高電圧Ｖ
ｐｐは１２Ｖ程度）。

【００６７】それゆえ、この発明の目的は、スケーリン
グが進んでも、安定に所望の電圧を発生することのでき
る電圧発生回路を提供することである。

【００６８】この発明の他の目的は、トランジスタのソ
ース−ドレイン間に高電圧が印加されることのない信頼
性の高い電圧発生回路を提供することである。

【００６９】この発明のさらに他の目的は、高集積化に
適した信頼性の高い不揮発性半導体記憶装置を提供する
ことである。

【００７０】

【課題を解決するための手段】要約すれば、この発明の
電圧発生回路は、必要とされる電圧のレベルに応じて、
回路の動作電源電圧を切換えるようにしたものである。

【００７１】すなわち、請求項１に係る電圧発生回路
は、第１または第２のレベルの電圧が伝達される第１の
電源線と、第２の電源線と、この第１の電源線と第２の
電源線の電圧を動作電源電圧として動作し、入力信号に
応答してこの第１または第２の電源線の電圧レベルの信
号を出力する出力手段と、第１の電源線の電圧レベルを
検出する検出手段と、この検出手段が第１のレベルを検
出したとき第２の電源線の電圧を第１のレベルの方向へ
シフトさせるシフト手段を備える。

【００７２】請求項２に係る電圧発生回路は、第１また
は第２のレベルの信号が伝達される第１の電源線と、第
２の電源線と、この第１および第２の電源線の電圧を動
作電源電圧として動作し、入力信号に応答してこの第１
または第２の電源線の電圧レベルの信号を出力する出力
手段と、第１の電源線に現われる第１のレベルの電圧を
レベルシフトするシフト手段と、このレベルシフト手段
の出力を第２の電源線へ伝達する手段とを備える。

【００７３】請求項３に係る不揮発性半導体記憶装置
は、行列状に配列された複数の不揮発性メモリセルと、
各行に対応して配置されて各々に１行の不揮発性メモリ
セルが接続される複数のワード線と、アドレス信号をデ
コードするローデコーダと、各ワード線に対応して設け
られてローデコーダの出力に応答して、第１の電源線お
よび第２の電源線の一方の電圧を選択されたワード線上
へ伝達するためのドライブ回路と、所定の動作モード指
示信号に応答して、第１のレベルの電圧を発生して第１
の電源線上へ伝達する発生手段と、この第１のレベルの
電圧の発生に応答して第２の電源線の電圧レベルを、第
１および第２の電源線の電圧差が小さくなるように調整
する調整手段とを備える。

【００７４】

【作用】請求項１に係る電圧発生回路においては、第１
のレベルの電圧が第１の電源線へ伝達された場合に、第
２の電源線の電圧レベルが第１のレベル方向へシフトさ
れる。これにより、第１および第２の電源線上の電圧の
差を小さくすることができ、出力ステージのトランジス
タに印加される電位差を小さくすることができ、出力ス
テージのトランジスタに大きな電位差が与えられること
はない。

【００７５】請求項２記載の電圧発生回路においては、
第１の電源線に第１のレベルの信号が伝達された場合、
この第１のレベルをレベルシフトして第２の電源線へ伝
達しているため、第１および第２の電源線の電圧差はこ
のレベルシフト手段により与えられる電圧差となり、出
力ステージのトランジスタに印加される電位差を小さく
することができる。

【００７６】請求項３記載の不揮発性半導体記憶装置に
おいては、第１の電源線の電圧レベルが第１のレベルと
なったときには、第２の電源線の電圧レベルがこの電圧
差をを低減するように調節されるため、ワード線に第１
のレベルの電圧を印加する特殊動作モード時において、
構成要素に対し大きな電圧が印加されることがなくな
り、素子の信頼性が改善される。

【００７７】

【実施例】

（実施例１）図１はこの発明の第１の実施例である電圧
発生回路の構成を示す図である。図１において、電圧発
生回路は、ノードＮ１上の電圧レベルを検出する電圧検
出回路３９２と、電圧検出回路３９２の出力が伝達され
るノードＮ２とノードＮ１上の電圧を動作電源電圧とし
て動作する電圧変換回路３９４を含む。ノードＮ１は第
１の電源線であり、負電圧発生回路８が発生する電圧が
伝達される。ノードＮ２は第２の電源線である。電圧変
換回路３９４は入力信号ＩＮに従って出力信号ＯＵＴを
出力する。

【００７８】電圧検出回路３９２は、そのゲートに電源
電圧Ｖｃｃを受け、接地電位ＧＮＤをノードＮ３へ伝達
するｎチャネルＭＯＳトランジスタ９と、ノードＮ３と
ノードＮ１との間に設けられる抵抗接続されたｐチャネ
ルＮＯＳトランジスタ１０および１１を含む。トランジ
スタ１０および１１の基板は接地電位ＧＮＤに接続され
る。トランジスタ１０および１１の抵抗値は比較的大き
くされる。

【００７９】電圧検出回路３９２はさらに、接地電位Ｇ
ＮＤをそのゲートに受けてノードＮ４へ電源電圧Ｖｃｃ
を伝達するｐチャネルＭＯＳトランジスタ１２と、接地
電位ＧＮＤをそのゲートに受け、ノードＮ４とノードＮ
３とを選択的に電気的に接続するためのｎチャネルＭＯ
Ｓトランジスタ１３と、ノードＮ４上の電位を増幅する
２段の縦続接続されたインバータ回路１４および１５を
含む。

【００８０】出力ステージとしての電圧変換回路３９４
は、そのゲートに接地電位ＧＮＤを受け、入力信号ＩＮ
を通過させるｐチャネルＭＯＳトランジスタ１６と、ノ
ードＮ２とノードＮ１との間に相補接続されるＰチャネ
ルＭＯＳトランジスタ１７およびｎチャネルＭＯＳトラ
ンジスタ１８と、ノードＮ２とノードＮ１との間に相補
接続されるｐチャネルＭＯＳトランジスタ１９およびｎ
チャネルＭＯＳトランジスタ２０を含む。トランジスタ
１７、１８、１９および２０はインバータラッチ回路を
構成する。トランジスタ１９とトランジスタ２０との接
続点から出力信号ＯＵＴが出力される。負電圧発生回路
８は、不活性時には接地電位ＧＮＤレベルの信号を出力
し、活性化されたときに所定の−１０Ｖ程度の負電圧を
発生する。次にこの図１に示す電圧発生回路の動作をそ
の動作波形図である図２を参照して説明する。

【００８１】時刻Ｔ０以前においては、負電圧発生回路
８は不活性状態にあり、０Ｖの電圧をノードＮ１へ与え
ている。トランジスタ９はゲートに電源電圧Ｖｃｃを受
けておりオン状態であり、ノードＮ３へ０Ｖを伝達して
いる。この状態ではトランジスタ１０および１１はオフ
状態にある。トランジスタ１２および１３で構成される
インバータ回路へは０Ｖが入力されるため、ノードＮ４
はトランジスタ１２により充電され、５Ｖの電源電圧Ｖ
ｃｃレベルである。このノードＮ４上の電圧はインバー
タ回路１４および１５を介してノードＮ２へ伝達され
る。したがって、ノードＮ２の電位はこの状態において
は５Ｖの電源電圧Ｖｃｃレベルである。

【００８２】入力信号ＩＮが０Ｖのとき、トランジスタ
１９がオン状態、トランジスタ２０がオフ状態となり、
出力信号ＯＵＴはノードＮ２上の電圧、すなわち５Ｖの
電源電圧Ｖｃｃレベルの“Ｈ”となる。

【００８３】入力信号ＩＮが５Ｖのとき、トランジスタ
１９がオフ状態、トランジスタ２０がオン状態となる。
この状態では、出力信号ＯＵＴはノードＮ１上の電圧す
なわち０Ｖの“Ｌ”となる。

【００８４】ここで、入力信号ＩＮが０Ｖのとき、トラ
ンジスタ１６はそのしきい値電圧の絶対値分高い電圧を
伝達する。しかしながらこれらはトランジスタ１７、１
８、１９および２０のラッチ状態が十分に反転する電圧
レベルであり、特に問題は生じない。この負電圧発生回
路の不活性化時においては、入力信号ＩＮが０Ｖのとき
には５Ｖの出力信号ＯＵＴが出力され、入力信号ＩＮが
５Ｖのときには０Ｖの出力信号ＯＵＴが出力される。

【００８５】時刻Ｔ０において負電圧発生回路８が活性
化される。ノードＮ１はこの負電圧発生回路８から伝達
される負電圧に応じて徐々に低下し、最終的には−１０
Ｖの負電圧レベルに到達する。入力信号ＩＮはラッチ状
態に維持される。

【００８６】このノードＮ１の電位が低下し初めてから
所定の時間が経過した時刻Ｔ１においてノードＮ１の電
圧レベルがたとえば−５Ｖの所定電圧レベルに到達す
る。トランジスタ１０および１１はともにオン状態とな
っており、ノードＮ３の電位を低下させる。このとき、
トランジスタ１０および１１の抵抗値は十分大きく、一
方トランジスタ１２の電流供給能力は小さくされてい
る。ノードＮ３の電位がトランジスタ１０および１１の
オン状態により低下すると、トランジスタ１３がオン状
態となる。トランジスタ１３はそのゲートに接地電位Ｇ
ＮＤを受けている。トランジスタ９はまたその電流供給
能力は小さくかつ抵抗値も比較的大きくされている。し
たがって、ノードＮ３の電位はノードＮ１の電位低下に
伴なって低下する。ノードＮ３の電位が０Ｖ−（トラン
ジスタ１３のしきい値電圧）以下となる。

【００８７】トランジスタ９およびトランジスタ１２の
サイズはトランジスタ１３よりも十分小さくされている
（電流供給能力を小さくするため）。ノードＮ４の電位
はしたがって、トランジスタ１３の放電により低下し、
インバータ回路１４および１５により、ノードＮ２の電
位は０Ｖとなる。すなわち、ノードＮ４の電位がインバ
ータ回路１４の入力しきい値よりも低くなる時刻Ｔ１に
おいて、ノードＮ２の電位は０Ｖに設定される。ここ
で、トランジスタ１０および１１は基板が接地電位ＧＮ
Ｄに結合されており、ノードＮ１の電位が負電圧となる
につれてソース−基板間が逆バイアス状態となり基板変
調効果が現われ、その抵抗値が大きくなる。それによ
り、ノードＮ１へ電源電圧Ｖｃｃからトランジスタ１
２、１３、１０および１１を介して大電流を流れこむこ
とが防止される。また、トランジスタ９が負荷抵抗とし
て作用し、接地電位ＧＮＤからトランジスタ９、１０お
よび１１を介してノードＮ１へ電流が流れ込むのを防止
する。ノードＮ１は負電圧発生回路８により確実に最終
的に−１０Ｖの負電圧に設定される。

【００８８】ノードＮ１の電位が−５Ｖになった時刻Ｔ
１においては、ノードＮ１とノードＮ２に十分な電位差
が存在するため、電圧変換回路３９４は最初にラッチし
た情報を保持している。

【００８９】ここで、時刻Ｔ１においてノードＮ１の電
位が−５Ｖ程度にまで低下したときに初めてノードＮ２
の電位が０Ｖとなるようにトランジスタ１０および１１
のしきい値電圧、トランジスタ１２、１３および９のサ
イズならびにインバータ回路１４のしきい値電圧などが
選択される。

【００９０】ノードＮ３の電位がトランジスタ１３のソ
ースクランプ機能の影響を受けずノードＮ１の電位低下
とともに低下していく構成が利用されてもよい。この場
合には、ノードＮ４の電位は０Ｖ以下に低下する。

【００９１】この状態において、入力信号ＩＮが０Ｖの
ときには、出力信号ＯＵＴはノードＮ２の電位０Ｖとな
り、入力信号ＩＮが５Ｖの場合には、出力信号ＯＵＴは
ノードＮ１上の電位−１０Ｖとなる。したがって、この
電圧変換回路３９４から出力される信号ＯＵＴとしては
入力信号ＩＮの電圧レベルをトランジスタ１７、１８、
１９および２０によりラッチしておけば０Ｖまたは−１
０Ｖのいずれかのレベルの信号が得られる。

【００９２】なお、入力信号ＩＮとして５Ｖが与えられ
た場合、トランジスタ１７がオン状態となるため、ノー
ドＮ２へ電流が流れ込む。このため、時刻Ｔ１以降にお
いては、入力信号ＩＮは０Ｖに設定する必要がある。こ
のとき、ラッチ状態が反転しないように、入力信号ＩＮ
は、０Ｖのフローティング状態に設定するのが好まし
い。

【００９３】この図１に示す構成においては、トランジ
スタ１３のソースクランプ機能がない場合、ノードＮ３
の電位は、ノードＮ１の電位が−１０Ｖとなった場合に
おいても、トランジスタ１０および１１の抵抗値により
（５Ｖの電位差を与える）、−５Ｖ以下に低下すること
は防止されるため、ノードＮ４の電位レベルは同様−５
Ｖ以下には低下せず、トランジスタ１２のソース−ドレ
イン間には１０Ｖ以上の電位差は印加されない。

【００９４】図３に、この発明に従う不揮発性半導体記
憶装置のワード線駆動部の構成を示す。図３を参照し
て、ワード線ドライブ回路は、消去モード指示信号φＥ
に応答して導通する転送ゲート２６０と、信号φＥの遅
延反転信号φＡに応答して非導通となる転送ゲート８０
２と、制御信号φＢに応答して導通するリセットトラン
ジスタ８０４と、入力ノードＮ５０上の信号ＩＮに従っ
て出力信号ＯＵＴを生成する電圧変換回路３９４と、電
圧変換回路３９４の出力ＯＵＴに応答してノードＮ１の
電圧を伝達する転送ゲート２６６と、転送ゲート２６６
とワード線ＷＬとの間に設けられるノーマリーオン状態
のデプレション型トランジスタ８０６とを含む。

【００９５】リセットトランジスタ８０４は、制御信号
φＢに応答して導通し、入力ノードＮ５０を“０”
（“Ｌ”）にリセットする。制御信号発生回路８１０は
ノードＮ２上の電位の立下りに応答して制御信号φＢを
所定期間活性状態（“Ｈ”）とする。

【００９６】転送ゲート８０２に与えられる信号φＡ
は、消去モード指示信号φＥをインバータ回路８１４に
より反転させかつ遅延させることにより生成される。し
たがって、負電圧発生時（消去動作時）にはトランジス
タ８０２は非導通状態となる。この転送ゲート８０２
は、電圧変換回路３９４による入力信号ＩＮのラッチの
後非導通状態となる。

【００９７】信号φＡは、インバータ回路８１４により
消去モード指示信号φＥから生成するのではなく、電圧
変換回路３９４による電圧のラッチの後かつトランジス
タ８０４のリセットの後に負電圧発生回路８からの負電
圧が転送ゲート８０２のゲートへ与えられる構成が利用
されてもよい。

【００９８】トランジスタ８０６は、消去動作モード時
にはワード線ＷＬ上へ転送ゲート２６６を介して与えら
れる電圧を伝達する。書込動作時には信号／φＥが電源
電圧Ｖｃｃレベルとなり、トランジスタ８０６は高抵抗
状態となり、書込高電圧Ｖｐｐが転送ゲート２６６へ印
加されるのを防止する。トランジスタ２６６のしきい値
電圧の絶対値はできるだけ小さくされる。電圧変換回路
３９４は図１に示すものと同一の構成を備える。次に動
作について説明する。

【００９９】単位デコーダ回路２５０の出力が選択状態
の０Ｖ（ＧＮＤ）のとき、トランジスタ電圧変換回路３
９４においては、トランジスタ１６を介してトランジス
タ１９および２０のゲートへ０Ｖの電圧が伝達され、ト
ランジスタ１９がオン状態、トランジスタ２０がオフ状
態となり、出力ＯＵＴはノードＮ２上の電圧レベルとな
る。この出力ＯＵＴはトランジスタ１７および１８のゲ
ートへ与えられ、トランジスタ１７、１８、１９および
２０により出力ＯＵＴがラッチされる。

【０１００】次いで、制御信号φＥに応答して負電圧発
生回路８が活性化され、ノードＮ１の電位が低下する。
ノードＮ１の電位がたとえば−５Ｖに到達する前に制御
信号φＡはそのレベルが“Ｌ”に立下り、転送ゲート８
０２が非導通状態となりノードＮ５０は０Ｖでフローテ
ィング状態となる。

【０１０１】ノードＮ１の電位が−５Ｖとなると（時刻
Ｔ１：図２参照）、制御信号φＢが発生されてトランジ
スタ８０４が導通し、ノードＮ５０は０Ｖにリセットさ
れる。この制御信号φＢは、ワンショットのパルス信号
であり、トランジスタ８０４はこのリセットの後非導通
状態となる。これによりノードＮ５０は確実に０Ｖのフ
ローティング状態となる。このとき並行して、ノードＮ
２の電位は５Ｖから０Ｖに低下している（ノードＮ１の
電位が−５Ｖであると、ノードＮ２の電位は０Ｖに変化
する。）。

【０１０２】単位デコーダ回路２５０の出力が０Ｖのと
き、出力ＯＵＴは時刻Ｔ１（図２参照）以降０Ｖとな
る。ノードＮ１の電位は負電圧発生回路８により負電位
Ｖｎｇとなっており、トランジスタ２６６は導通状態を
維持している。これにより、選択されたワード線ＷＬ上
へ負電圧Ｖｎｇがトランジスタ２６６および８０６を介
して伝達される。単位デコーダ回路２５０の出力が５Ｖ
のとき、電圧変換回路３９４の出力ＯＵＴはトランジス
タ２０によりノードＮ１上の電圧レベルとなる。この場
合には、転送ゲート２６６はそのゲートとソースの電位
が同一電圧レベルとなりオフ状態となる。したがって選
択されないワード線ＷＬは初期設定値の０Ｖを維持する
（リセット用トランジスタは示していないが、図３２に
示すトランジスタ２６８および２７０が利用されてもよ
い）。

【０１０３】制御信号φＥはセクタ単位および頁単位の
場合には各単位ごとに発生される。ワード線ＷＬに負電
圧が伝達されたとき、トランジスタ２５８のゲート−ド
レイン間に高電圧が印加される。トランジスタ２５８は
常時ゲートに接地電圧ＧＮＤレベルの信号を受けるデプ
レション（ノーマリーオン）型のトランジスタを用いて
構成されてもよい。

【０１０４】消去動作完了後においては信号φＥは０
Ｖ、信号／φＥが５Ｖとなる。トランジスタ２５６がオ
ン状態、トランジスタ２６０がオフ状態となる。負電圧
発生回路８が非活性状態となり、ノードＮ１は０Ｖ、ノ
ードＮ２は５Ｖの電圧レベルとなる。

【０１０５】通常の書込および読出動作は、Ｖｐｐスイ
ッチ２５２により選択ワード線へ電圧Ｖｐｐ／Ｖｃｃを
伝達することにより行なわれる。通常のデータ読出動作
時においては、信号φＥが“Ｌ（０Ｖ）”、信号／φＥ
が“Ｈ”（５Ｖ）であり、Ｖｐｐスイッチ２５２が動作
してワード線の選択および昇圧が行なわれる。

【０１０６】図４に、図３に示す制御信号発生回路８１
０の構成を示す。図４において、制御信号発生回路８１
０は、ノードＮ２の電圧信号を受ける２段のカスケード
接続されたインバータ８２２および８２４と、インバー
タ８２４の出力をその真入力に受け、ノードＮ２上の電
圧信号をその偽入力に受ける２入力論理ゲート８２６を
含む。論理ゲート８２６は、その偽入力へ与えられる電
圧レベルが“Ｌ（０Ｖ）”にありかつその真入力へ与え
られる電圧レベルが“Ｈ（５Ｖ）”のときのみ“Ｈ（５
Ｖ）”の信号を出力する。

【０１０７】図５は、この制御信号発生回路８１０の動
作を示す波形図である。この図５に示すように、論理ゲ
ート８２６から出力される制御信号φＢが、ノードＮ２
の電位が“Ｈ（５Ｖ）”から“Ｌ（０）”への立下りに
応答して所定期間“Ｈ”となる。これにより時刻Ｔ１以
降電圧変換回路３９４の入力ノードを０Ｖのフローティ
ング状態に設定することができる。

【０１０８】転送ゲート８０２へ与えられる信号φＡは
信号φＥを遅延して発生される。信号φＡの立下りタイ
ミングはノードＮ２の電位の立下りよりも前であるよう
に示される。このノードＮ２の電圧を信号φＡとして利
用してもよい。

【０１０９】

【０１１０】図３２に示す構成においては負電圧スイッ
チ２５４の出力はトランジスタ２６４を介して伝達され
る。トランジスタ２６４のゲートへは電源電圧Ｖｃｃレ
ベルの信号が伝達される。このとき、ｎチャネルＭＯＳ
トランジスタは、そのゲート電圧からしきい値電圧を引
いた電圧だけ通過させることができる。したがって、こ
の場合、トランジスタ２６４のゲート−ドレイン（また
はソース）間に大きな電位差が生じないようにするため
に、そのゲートは固定的に接地電位ＧＮＤレベルに固定
されてもよい。トランジスタ２６６は負電圧スイッチ２
５４の出力が０Ｖであっても導通して負電圧Ｖｎｇを通
過させることができるからである。負電圧スイッチ２５
４の出力が負電圧Ｖｎｇレベルのときには、トランジス
タ２６４はオン状態となり、トランジスタ２６６のゲー
トへ負電圧レベルを伝達し、トランジスタ２６６を確実
にオフ状態に設定する。

【０１１１】この図１および図３に示す電圧変換回路３
９４において、入力信号ＩＮとして５Ｖが与えられてお
り、次いで０Ｖのフローティング状態とされた場合、出
力信号ＯＵＴはノードＮ１のレベルに従って低下してい
き最終的に−１０Ｖのレベルに到達する。このとき、ラ
ッチされていた５ＶのデータもノードＮ２の電位が０Ｖ
へ低下することにより０Ｖへと変化する。

【０１１２】したがって最初に５Ｖの情報がラッチされ
ていても入力信号ＩＮがフローティング状態となれば、
このトランジスタ１７、１８、１９および２０のいずれ
においても最大１０Ｖの電位差が印加されるだけであ
る。

【０１１３】

【０１１４】（実施例２）図６は、この発明による第２
の実施例の負電圧発生回路をフラッシュメモリのワード
線ドライバ部分に適用した構成を示す図である。図６に
おいて、図３２に示す構成と対応する部分には同一の参
照番号を付す。Ｖｐｐ／Ｖｃｃ発生系５００は、このワ
ード線ドライバにおけるＶｐｐスイッチ２５２に関連す
る回路部分を示す図であり、図３２に示すトランジスタ
２５６、Ｖｐｐスイッチ２５２、トランジスタ２５８を
含む。

【０１１５】図６において、負電圧スイッチ３００は、
電源電圧Ｖｃｃをそのソースに受け、単位デコーダ回路
２５０の出力をそのゲートに受けるｐチャネルＭＯＳト
ランジスタ３０２と、単位デコーダ回路２５０の出力を
ゲートに受け、そのソースが接地電位ＧＮＤに接続され
るｎチャネルＭＯＳトランジスタ３０４と、ノードＮ５
とノードＮ１との間に抵抗接続されるｐチャネルＭＯＳ
トランジスタ３０６および３０８を含む。トランジスタ
３０２、３０４、３０６および３０８のオン抵抗はほぼ
同じオーダとされる。したがってノードＮ５には、電源
電圧Ｖｃｃまたは接地電位ＧＮＤとノードＮ１上の電位
をトランジスタ３０２または３０４とトランジスタ３０
６および３０８で抵抗分割した電圧値が現われる。

【０１１６】単位デコーダ回路２５０の出力が５Ｖレベ
ルのときには、トランジスタ３０２がオフ状態、トラン
ジスタ３０４がオン状態となる。この状態においては、
ノードＮ５には、接地電位ＧＮＤとノードＮ１の負電圧
Ｖｎｇ（消去モード動作時）を抵抗分割した負電圧（た
とえば−５Ｖ程度）の電圧が現われる。単位デコーダ回
路２５０の出力が０Ｖのとき、トランジスタ３０２がオ
ン状態、トランジスタ３０４がオフ状態となる。この状
態では、ノードＮ５には、電源電圧ＶｃｃとノードＮ１
上の負電圧Ｖｎｇとを抵抗分割した電圧値（たとえば０
Ｖ）が現われる。

【０１１７】負電圧スイッチ３００はさらに、ノードＮ
５上の電圧を受けるインバータ回路３１０と、インバー
タ回路３１０の出力を受けるインバータ回路３１２を含
む。インバータ回路３１０および３１２はともにノード
Ｎ２およびＮ１上の電圧を動作電源電圧として動作す
る。インバータ回路３１０の入力しきい値は高く（たと
えば−２ないし−３Ｖ：ノードＮ１の電圧が負電圧Ｖｎ
ｇの場合）設定される。インバータ回路３１２の入力し
きい値はノードＮ１の電圧とノードＮ２の電圧の差の１
／２に設定される。

【０１１８】このワード線ドライバはさらに、信号／φ
Ｅをゲートに受けるｎチャネルＭＯＳトランジスタ３２
０と、インバータ回路３１２の出力をゲートに受けるｎ
チャネルＭＯＳトランジスタ３２２およびＰチャネルＭ
ＯＳトランジスタ３２３を含む。トランジスタ３２２の
ソースはノードＮ１に接続される。トランジスタ３２３
のソースは接地される。トランジスタ３２０が設けられ
ているのは、Ｖｐｐ／Ｖｃｃ発生系５００の活性状態時
にワード線ＷＬに高電圧Ｖｐｐが印加されたとき、トラ
ンジスタ３２２，３２３にこの高圧Ｖｐｐが直接印加さ
れるのを防止するためである。次に動作について簡単に
説明する。

【０１１９】単位デコーダ回路２５０の出力が０Ｖの
“Ｌ”のとき、トランジスタ３０２がオン状態、トラン
ジスタ３０４がオフ状態となる。ノードＮ５には、電源
電圧ＶｃｃとノードＮ１の負電圧Ｖｎｇ（−１０Ｖ程
度）を抵抗分割した電圧値（０Ｖ程度）が現われる。こ
のノードＮ５上の０Ｖ程度の電圧値はインバータ回路３
１０により“Ｈ”レベルと判定される。これにより、イ
ンバータ回路３１０の出力はノードＮ１の負電圧Ｖｎｇ
のレベルに近くなる。インバータ回路３１０の出力はさ
らにインバータ回路３１２により反転・増幅される。こ
れにより、インバータ回路３１２の出力はノードＮ２上
の電圧レベル（０Ｖ程度）となる。

【０１２０】ノードＮ１の電圧レベルは−１０Ｖ程度の
負電圧であり、トランジスタ３２２はオン状態となり、
この負電圧Ｖｎｇを伝達する。トランジスタ３２０はそ
のゲートに制御信号／φＥを受けている。信号／φＥは
今０Ｖレベルであり、トランジスタ３２０はこの負電圧
をワード線ＷＬ上へ伝達する。このとき、トランジスタ
３２３はノードＮ２上の０Ｖ程度の信号を受けているた
めオフ状態である。

【０１２１】単位デコーダ回路２５０の出力が５Ｖ程度
の“Ｈ”のとき、トランジスタ３０２がオフ状態、トラ
ンジスタ３０４がオン状態となる。この場合には、ノー
ドＮ５には、トランジスタ３０４、３０６および３０８
で抵抗分割した負電圧（−５Ｖ程度）が現われる。この
ノードＮ５上の電圧レベルはインバータ回路３１０によ
り“Ｌ”レベルと判定される。インバータ回路３１２
は、インバータ回路３１０の出力を反転増幅する。

【０１２２】したがって、インバータ回路３１２からは
そのｎチャネルＭＯＳトランジスタを介してノードＮ１
上の負電圧Ｖｎｇが出力される。この負電圧Ｖｎｇに応
答して、トランジスタ３２２はオフ状態となる。一方、
ｐチャネルＭＯＳトランジスタ３２３がオン状態とな
り、接地電位ＧＮＤレベルを出力する。これにより、ワ
ード線ＷＬの電位はトランジスタ３２０および３２３を
介して接地電位ＧＮＤレベルとなる。

【０１２３】この図６に示す構成においては、負電圧を
発生する場合においても、いずれのトランジスタにおい
ても最大１０Ｖ程度のソース−ドレイン間電圧（ゲート
−ドレイン間電圧およびゲート−ソース間電圧をも含
む）が印加されているだけであり、素子の微細化に対し
ても十分な耐圧を確保することができる。

【０１２４】なお図６に示す構成において、ｐチャネル
ＭＯＳトランジスタ３２３は接地電位にそのソースが接
続されている。この場合、トランジスタ３２３と接地電
位ＧＮＤとの間に常時オン状態となるｎチャネルＭＯＳ
トランジスタが設けられてもよい。またトランジスタ３
２３に代えて図３２に示すインバータ回路２７２および
トランジスタ２６８および２７０が用いられてもよい。
またノードＮ５を０Ｖにプリチャージする構成が利用さ
れてもよい。このプリチャージの構成は、トランジスタ
３０６とノードＮ５とを切離しかつノードＮ５を接地す
る。プリチャージ制御信号は５Ｖ／０Ｖの信号でよい。

【０１２５】（実施例３）図７はこの発明の第３の実施
例である内部電圧発生回路の構成を示す図である。図７
において、内部電圧発生回路は、負電圧発生回路８から
の電圧が伝達されるノードＮ１１と、ノードＮ１２とノ
ードＮ１１の上の電圧を動作電源電圧として動作し、入
力信号ＩＮに応答してこのノードＮ１１またはノードＮ
１２上の電圧レベルの出力信号ＯＵＴを発生する電圧変
換回路４２０と、ノードＮ１１上の電圧レベルをシフト
するためのレベルシフト回路４００と、レベルシフト回
路４００の出力とノードＮ１２の電圧とを比較し、ノー
ドＮ１２上の電圧値をレベルシフト回路４００の出力電
圧レベルに等しくするための電圧比較回路４１０を含
む。

【０１２６】電圧変換回路４２０は、図１に示す電圧変
換回路３９４と同様の構成を備える。すなわち、入力信
号ＩＮを通過させるｐチャネルＭＯＳトランジスタ１６
と、トランジスタ１７および１８で構成されるＣＭＯＳ
インバータ回路と、トランジスタ１９および２０で構成
されるＣＭＯＳインバータ回路を含む。トランジスタ１
７、１８、１９および２０はインバータラッチ回路を構
成する。

【０１２７】レベルシフト回路４００は、制御信号Ａに
応答して導通し、ノードＮ１３を電源電圧Ｖｃｃレベル
に充電するためのｐチャネルＭＯＳトランジスタ２１
と、ノードＮ１３とノードＮ１１との間に設けられるキ
ャパシタ２２を含む。信号Ａは、負電圧発生回路８が活
性化される消去モード動作時においては“Ｈ”となり、
通常のデータ読出モードまたは書込モード動作時におい
て負電圧発生回路８が不活性状態とされる場合には、制
御信号Ａは“Ｌ”に設定される。

【０１２８】電圧比較回路４１０は、電源電圧Ｖｃｃ供
給ノードとノードＮ２０との間に接続されるｐチャネル
ＭＯＳトランジスタ２３と、電源電圧Ｖｃｃ供給ノード
とノードＮ２２との間に設けられるｐチャネルＭＯＳト
ランジスタ２４と、ノードＮ２２とノードＮ２４との間
に設けられるｎチャネルＭＯＳトランジスタ２６と、ノ
ードＮ２０とノードＮ２４との間に設けられるｎチャネ
ルＭＯＳトランジスタ２５と、ノードＮ２４と接地電位
ＧＮＤとの間に設けられるｎチャネルＭＯＳトランジス
タ２７を含む。

【０１２９】トランジスタ２３とトランジスタ２４はそ
のゲートがともにノードＮ２２に接続されており、カレ
ントミラー回路を構成する。トランジスタ２５はレベル
シフト回路４００の出力信号を受ける。トランジスタ２
６は、インバータ回路２８の出力を受ける。インバータ
回路２８はノードＮ２０の電圧信号を反転増幅する。ト
ランジスタ２７はそのゲートに電源電圧Ｖｃｃが与えら
れており、常時オン状態である。次に動作についてその
動作波形図である図８を参照して説明する。

【０１３０】時刻Ｔ０以前の負電圧発生回路８が不活性
状態のとき、すなわち通常のデータ読出モードまたは書
込モード動作時においては、制御信号Ａは“Ｌ”レベル
にある。ノードＮ１１はこのとき０Ｖ程度の接地電位Ｇ
ＮＤにある。この状態において、トランジスタ２１がオ
ン状態となり、ノードＮ１３は電源電圧Ｖｃｃのレベル
にまで充電される。

【０１３１】電圧比較回路４１０は、ノードＮ１３の電
圧とノードＮ１２の電圧を比較する。ノードＮ１３の電
圧がノードＮ１２の電圧よりも高い場合には、トランジ
スタ２５のコンダクタンスがトランジスタ２６のコンダ
クタンスよりも大きくなり、ノードＮ２０の電位が少し
低下する。このノードＮ２０の電位低下はインバータ回
路２８により反転増幅されトランジスタ２６のゲートへ
フィードバックされる。これにより、トランジスタ２６
のゲートの電位が上昇し、ノードＮ２２の電位が低下す
る。トランジスタ２３および２４のゲート電位が低下
し、ノードＮ２０の電位が上昇する。この動作が行なわ
れることにより、ノードＮ２０とノードＮ２２の電位が
等しく、すなわちノードＮ１３の電圧とノードＮ１２の
電圧が等しくなる。

【０１３２】電圧変換回路４２０においては、予め入力
信号ＩＮがトランジスタ１７、１８、１９および２０に
よるラッチ回路においてラッチされている。ラッチされ
たデータが５Ｖのとき、出力信号ＯＵＴは、ノードＮ１
１上の接地電位ＧＮＤレベルである。ラッチデータが０
Ｖのとき、出力信号ＯＵＴはノードＮ１２上の電源電圧
Ｖｃｃ（５Ｖ）レベルにある。

【０１３３】時刻Ｔ０において負電圧発生回路８が活性
化され、消去モード動作が実行される。このとき、制御
信号Ａは“Ｈ”に立上げられ、トランジスタ２１はオフ
状態となる。ノードＮ１３はフローティング状態とな
る。負電圧発生回路８の動作にしたがってノードＮ１１
の電位が低下し始めると、ノードＮ１３の電位も同様に
電荷の保存側に従って低下する。ノードＮ１３とノード
Ｎ１１との電位差Ｖは、Ｖ＝Ｑ／Ｃであり、５Ｖとな
る。ここで、ＱはノードＮ１３に充電されていた電荷で
あり、Ｃはキャパシタ２２の容量値である。したがっ
て、ノードＮ１３の電位は、このノードＮ１１の電位に
従ってほぼ同一の電位差を保って低下する。ノードＮ１
２はノードＮ１３と同一電圧を保つように電圧比較回路
４１０によりその電圧値が制御される。ノードＮ１２の
電位が時刻Ｔ１において０Ｖとなったとき、インバータ
回路２８は電源電圧Ｖｃｃと接地電位ＧＮＤとを動作電
源電圧として動作しているため、この時刻Ｔ１以降、ノ
ードＮ１２の電位をノードＮ１３の電位に追随させるこ
とはできなくなる。したがって、時刻Ｔ１以降ノードＮ
１２の電位は０Ｖに保持される。

【０１３４】一方、負電圧発生回路８は、その制限値で
ある−１０ＶまでノードＮ１１の電圧レベルを低下さ
せ、そこでその出力電圧値がクランプされる（時刻Ｔ
２）。

【０１３５】電圧変換回路４２０においては、このノー
ドＮ１１およびＮ１２の電圧低下に伴ってラッチデータ
の電圧レベルが低下する。最初に入力信号ＩＮとして５
Ｖが印加されていた場合には、出力信号ＯＵＴはノード
Ｎ１１の電圧、すなわち−１０Ｖのレベルとなる。入力
信号ＩＮが０Ｖであった場合には、出力信号ＯＵＴはノ
ードＮ１２上の０Ｖレベルの電圧となる。

【０１３６】なお、この電圧変換回路４２０において
も、入力信号ＩＮが５Ｖで持続的に与えられた場合に
は、この入力信号ＩＮからトランジスタ１７を介してノ
ードＮ１２へ電流が流れる。このため、入力信号ＩＮは
負電圧発生回路８の動作時においては、０Ｖのフローテ
ィング状態に設定する必要がある。

【０１３７】なおこの図７に示す電圧発生回路をそのま
ま図６に示す負電圧スイッチに適用することもできる。
この場合、入力信号ＩＮとして単位デコーダ回路の出力
を反転して与える。この単位デコーダ回路出力を与えた
後、図６に示すトランジスタ２６０をオフ状態に設定
し、入力ＩＮをフローティング状態にする。この後、負
電圧発生回路８を活性化し、ノードＮ１１およびノード
Ｎ１２の電圧を下げる。出力信号ＯＵＴはワード線ＷＬ
駆動トランジスタ（図６のトランジスタ３２２）のゲー
トへ伝達される。

【０１３８】またこの図１および図７に示す電圧発生回
路は別の構成にも利用することができる。すなわち、メ
モリセルアレイが複数のブロックに分割されておりブロ
ック単位で消去動作が可能な場合、負電圧スイッチとは
別にこの電圧変換回路３０４または４２０を各ブロック
に対応して設ける。各ブロックにおいてはワード線の選
択動作が実行される。電圧変換回路３０４または４２０
の入力信号ＩＮとしてブロック選択信号を与える。入力
信号ＩＮを０Ｖのフローティング状態として負電圧発生
回路８を駆動する。または、この入力信号ＩＮとして図
６に示すようなレベルシフト回路を用いてレベル変換し
た後に与える。選択されたブロックに対してのみ負電圧
ワード線駆動信号が伝達される。ローデコーダにより選
択されたワード線に前述の負電圧スイッチおよびドライ
ブトランジスタを介して負電圧が伝達される。すなわ
ち、所望のブロックにおいてのみ選択ワード線に対し負
電圧が印加され、残りのブロックにおいてはワード線は
０Ｖの非選択状態に設定される。

【０１３９】（実施例４）上述の説明においては負電圧
を発生するための回路構成について説明してきた。本発
明は高電圧Ｖｐｐを発生する回路にも適用することがで
きる。すなわち、素子の微細化が進んだ場合、高電圧Ｖ
ｐｐが１２Ｖ程度であっても十分な耐圧を得られない場
合が生じる。このような場合においても十分な耐圧特性
を得ることができる構成について以下に説明する。

【０１４０】図９はこの発明の第３の実施例である電圧
発生回路の構成を示す図である。図９において、ノード
Ｎ２１へＶｐｐ／Ｖｃｃ発生回路６００からの電圧Ｖｐ
ｐ／Ｖｃｃが伝達される。レベルシフト回路６０２は、
このＶｐｐ／Ｖｃｃ発生回路６００から高電圧Ｖｐｐが
発生された場合ノードＮ２３の電圧を高電圧Ｖｐｐ方向
へシフトさせる。電圧比較回路６０４は、このレベルシ
フト回路６０２からの出力信号とノードＮ２２との電位
差を一定に保つように動作する。電圧変換回路６０６
は、ノードＮ２１上の電圧とノードＮ２２上の電圧とを
動作電源電圧として動作する。このレベルシフト回路６
０２、電圧比較回路６０４、電圧変換回路６０４の構成
は、先に図７に示した構成と同様であり、その電圧極性
が異なっているだけであるため、その構成の詳細な説明
は行なわない。次に動作についてその動作波形図である
図１０を参照して説明する。

【０１４１】時刻Ｔ０以前においてＶｐｐ／Ｖｃｃ発生
回路６００が電源電圧Ｖｃｃを発生している状態におい
ては、ノードＮ２１の電圧は電源電圧Ｖｃｃレベルであ
る。この状態においては、制御信号Ａは“Ｈ”であり、
ノードＮ２３は接地電位に放電されている。電圧比較回
路６０４はノードＮ２３の電圧とノードＮ２２の電圧と
を同一値に保つように動作する。したがって、ノードＮ
２２の電圧値も０Ｖである。予め電圧変換回路６０６に
はデータがラッチされている。入力信号ＩＮとして０Ｖ
が与えられている場合には、出力信号ＯＵＴは、ノード
Ｎ２１上の電圧レベルとなる。入力信号ＩＮとして５Ｖ
が予め与えられている場合には、出力信号ＯＵＴはノー
ドＮ２２上の電圧レベルとなる。

【０１４２】時刻Ｔ０において、Ｖｐｐ／Ｖｃｃ発生回
路６００が活性化され、ノードＮ２１上の電圧が上昇し
始める。このＶｐｐ／Ｖｃｃ発生回路６００の活性化と
同時またはそれ以前に、制御信号Ａは“Ｌ”に設定され
る。これによりノードＮ２３はフローティング状態とな
り、電荷の保存則に従って、ノードＮ２１の電圧の上昇
とともにノードＮ１２の電圧が上昇する。ノードＮ２３
の電圧上昇に従って、ノードＮ２２の電圧も電圧比較回
路６０４の機能により上昇する。時刻Ｔ１において、ノ
ードＮ２３の電圧が５Ｖとなった状態では、この電圧比
較回路６０４の出力の最大レベルが５Ｖであるため、ノ
ードＮ２２の電圧は５Ｖに保持される（電圧比較回路６
０９に含まれるインバータ回路は動作電源電圧として電
源電圧Ｖｃｃおよび接地電位ＧＮＤを用いている）。時
刻Ｔ１以降、ノードＮ２２の電圧は５Ｖに安定に保持さ
れる。

【０１４３】時刻Ｔ２において、ノードＮ２３の電圧が
所定の電圧レベル（たとえば１２Ｖ）に上昇すると、ノ
ードＮ２３の電圧レベルもそれより５Ｖ程度低い電圧レ
ベルに保持される。この状態において、入力信号ＩＮと
して０Ｖが予め与えられていた場合には、出力信号ＯＵ
ＴはノードＮ２１上の高電圧（１２Ｖ程度）のレベルと
なる。入力信号ＩＮとして予め５Ｖが設定されていた場
合には、出力信号ＯＵＴは５Ｖのレベルとなる。

【０１４４】図９に示す構成においても、いずれのトラ
ンジスタにおいても、最大電圧値は高電圧Ｖｐｐと電源
電圧Ｖｃｃとの電位差であり、トランジスタに過剰に大
きな電圧が印加されることは防止される。図９に示す構
成が図３２に示すＶｐｐスイッチおよびＶｐｐ発生回路
（Ｖｐｐ／Ｖｃｃ発生回路）に適用される。

【０１４５】（実施例５）図１１はこの発明の第５の実
施例である内部電圧発生回路の構成を示す図である。図
１１において、内部電圧発生回路は、ノードＮ３１にＶ
ｐｐ／Ｖｃｃ発生回路６００の出力を受ける。電圧検出
回路６１０は、ノードＮ３１上の電圧レベルを検出し、
この検出結果に従ってノードＮ３２の電圧レベルを調整
する。電圧変換回路６０６は、図９に示す電圧変換回路
と同一の構成を備え、ノードＮ３１およびＮ３２の電圧
を動作電源電圧として動作する。この電圧変換回路６０
６の動作は図９に示すものと同様であり、その説明は繰
返さない。

【０１４６】電圧検出回路６１０は、ノードＮ３１とノ
ードＮ３３との間に設けられる抵抗接続されたｐチャネ
ルＭＯＳトランジスタ６２２および６２３と、ノードＮ
２３と電源電圧供給ノードとの間に設けられるｐチャネ
ルＭＯＳトランジスタ６２４を含む。トランジスタ６２
４のゲートは接地電位ＧＮＤに接続される。

【０１４７】電圧検出回路６１０はさらに、ノードＮ３
３と接地電位ＧＮＤとの間に相補接続されたｐチャネル
ＭＯＳトランジスタ６２０およびｎチャネルＭＯＳトラ
ンジスタ６２１と、ノードＮ３４（トランジスタ６２０
とトランジスタ６２１との接続点）の信号電圧を受ける
２段の縦続接続されたインバータ回路６２５および６２
６を含む。次にこの電圧変換回路６１０の動作について
簡単に説明する。

【０１４８】Ｖｐｐ／Ｖｃｃ発生回路６００が電源電圧
Ｖｃｃを発生している状態においては、ノードＮ３３は
電源電圧Ｖｃｃレベルである（トランジスタ６２４はオ
ン状態）。このとき、トランジスタ６２０はオフ状態、
トランジスタ６２１がオン状態となり、ノードＮ３４は
接地電位ＧＮＤレベルである。したがって、ノードＮ３
１が電源電圧Ｖｃｃ（５Ｖ）レベルのときにはノードＮ
３２は接地電位ＧＮＤ（０Ｖ）レベルである。

【０１４９】Ｖｐｐ／Ｖｃｃ発生回路６００から高電圧
が発生されると、ノードＮ３１の電位が上昇し始める。
この電位上昇に伴ってノードＮ３３の電位が上昇し始め
る（トランジスタ６２２および６２３がオン状態となる
ため）。トランジスタ６２２および６２３はトランジス
タ６２４よりも十分大きな抵抗値を有している。ノード
Ｎ３３はトランジスタ６２０のソースに接続されてお
り、トランジスタ６２０はそのゲートに電源電圧Ｖｃｃ
を受けている。ノードＮ３３の電圧レベルは電源電圧Ｖ
ｃｃとトランジスタ６２０のしきい値電圧との絶対値の
和にクランプされる。

【０１５０】トランジスタ６２０の電流供給能力はトラ
ンジスタ６２１のそれよりも十分大きくされている。し
たがって、トランジスタ６２０を介してノードＮ３４が
充電され、ある所定電圧レベルに到達する。トランジス
タ６２０の抵抗値がトランジスタ６２１の抵抗値よりも
十分小さい場合にはノードＮ３４の電圧レベルは電源電
圧Ｖｃｃレベルとなる。トランジスタ６２０とトランジ
スタ６２１のオン抵抗の値が同程度であれば、この両者
の抵抗値に従った電圧レベルとなる。このノードＮ３４
の電圧レベルが上昇すると、インバータ回路６２５およ
び６２６の増幅によりノードＮ３２の電圧も上昇する。

【０１５１】インバータ回路６２５および６２６は電源
電圧Ｖｃｃと接地電位ＧＮＤを動作電源電圧として動作
している。したがって、このノードＮ３２の電圧レベル
は最終的に５Ｖの電源電圧Ｖｃｃレベルにまで上昇す
る。ノードＮ３１が高電圧Ｖｐｐとなったときにはノー
ドＮ３２は電源電圧Ｖｃｃレベルとなる。出力信号ＯＵ
ＴがノードＮ３１とノードＮ３２の電圧のいずれの電圧
レベルの信号を出力するかは予め入力された入力信号Ｉ
Ｎの電圧レベルにより決定される。

【０１５２】トランジスタ６２２，６２３および６２４
が同じオーダの抵抗値を有しており、ノードＮ３３の電
位がノードＮ３１の電位上昇に従ってクランプされるこ
となく上昇してもよい。

【０１５３】この構成においても、いずれのトランジス
タにおいても最大Ｖｐｐ−Ｖｃｃの電圧しか印加されな
いため、トランジスタサイズが縮小されても十分な耐圧
を確保することができる。

【０１５４】なお、この図１１に示す電圧変換回路を図
６に示すＶｐｐスイッチに適用する場合には、図６に示
す負電圧スイッチと同様のレベルシフト回路を設ければ
よい。すなわち高電圧Ｖｐｐが発生される場合、単位デ
コーダ回路２５０の出力信号のレベルを高電圧Ｖｐｐ方
向に所定値シフトさせればよい。この場合、図３に示す
構成において負電圧Ｖｎｇの代わりに高電圧Ｖｐｐを与
え、インバータ回路３１０および３１２のトランジスタ
の極性を変換すればよい。

【０１５５】（実施例６）図１２は、この発明の第６の
実施例である不揮発性半導体記憶装置の全体の構成を示
す図である。図１２において、図３０に示す不揮発性半
導体記憶装置の構成要素と対応する構成要素には同一参
照番号を付す。

【０１５６】図１２において、不揮発性半導体記憶装置
は、アドレスバッファ２０２からの内部アドレス信号を
プリデコードするプリデコーダ９０１と、負電圧発生回
路２１８からの電圧ＶＢＢと書込高電圧発生回路９０２
からの電圧ＶＰＰ１を受け、受けた電圧のレベルに応じ
て出力信号ＶＰＰ２のレベル変換を行なうデコーダ電圧
制御回路９０３と、各々がプリデコーダ９０１からのプ
リデコード信号のレベル変換を行なうＸレベルシフト回
路９０４およびＺレベルシフト回路９０５と、これらの
レベルシフト回路９０４および９０５からのレベル変換
されたプリデコード信号をデコードして選択ワード線を
所定電位にドライブするＸデコーダ９０６を含む。

【０１５７】書込高電圧発生回路９０２は、図３０に示
すＶｐｐ／Ｖｃｃ発生回路２１６と同様の機能を実現
し、書込／消去制御回路２１４の制御の下に５Ｖの電源
電圧Ｖｃｃおよびそれよりさらに高いたとえば１２Ｖの
プログラム用高電圧Ｖｐｐを発生する。

【０１５８】負電圧発生回路２１８は、書込／消去制御
回路２１４の制御の下に消去モード動作時において−１
０Ｖ程度の負電圧を発生する。負電圧発生回路２１８の
出力電圧ＶＢＢは通常のデータ読出モード時およびデー
タ書込（プログラム）モード動作時には０Ｖ（接地電位
ＧＮＤ）となる。

【０１５９】デコーダ電圧制御回路９０３は、図１およ
び図６などに示すレベルシフト回路に対応し、プログラ
ム用高電圧発生時にはその出力電圧Ｖｐｐ２を正の方向
へシフトさせかつ消去時の負電圧発生に際してはその出
力電圧Ｖｐｐ２を負の方向へシフトさせる。

【０１６０】Ｘレベルシフト回路９０４は、負電圧発生
回路２１８、書込高電圧発生回路９０２およびデコーダ
電圧制御回路９０３の各出力電圧ＶＢＢ、ＶＰＰ１およ
びＶＰＰ２に従ってプリデコーダ９０１の出力するプリ
デコード信号のレベル変換を実行する。プリデコード信
号の論理はこのレベル変換においては保存される。

【０１６１】Ｚレベルシフト回路９０５は、Ｘレベルシ
フト回路９０４と同様のレベルシフトを実行する。しか
しながら、消去動作時と書込動作時とではワード線電位
の論理が異なるため（消去動作時における選択ワード線
の電位は負電位となり、書込動作時においては選択ワー
ド線の電位がプログラム用高電圧レベルとなる）。この
ため、消去動作時においてはＺレベルシフト回路９０５
の出力信号の論理はＸレベルシフト回路９０９の出力信
号の論理と逆となるようにされる。

【０１６２】Ｘデコーダ９０６は、Ｘレベルシフト回路
９０４の出力信号ＡＸｎをデコードし、そのデコード結
果に従ってＺレベルシフト回路９０５の出力を選択して
各ワード線上に伝達する。Ｘデコーダ９０６は動作電源
電圧としてデコーダ電圧制御回路９０３の出力電圧ＶＰ
Ｐ２と負電圧発生回路２１８の出力電圧ＶＢＢとを受け
る。したがって、Ｘデコーダ９０６は、レベル変換され
た信号に従ってデコード動作およびワード線駆動動作を
実行する。

【０１６３】この不揮発性半導体記憶装置はさらに、書
込／消去制御回路２１４の制御の下に、メモリセルアレ
イ２００内のソース線ＳＬへ伝達すべき電圧を発生する
ソース線デコーダ電圧制御回路９０７と、プリデコーダ
９０１からのプリデコード信号をデコードし、そのデコ
ード結果に従って選択ソース線へソース線デコーダ電圧
制御回路９０７の出力電圧ＶＳＬを伝達するソース線デ
コーダ９０８を含む。

【０１６４】ソース線デコーダ電圧制御回路９０７は、
消去動作モード時には電源電圧Ｖｃｃ（５Ｖ）の電圧を
発生し、書込動作モード時および通常のデータ読出動作
モード時には接地電位ＧＮＤ（０）の電圧を発生する。

【０１６５】ソース線デコーダ９０８は、非選択ソース
線をいずれの動作モードにおいてもフローティング状態
とする。消費電流の低減およびメモリセル誤選択／誤動
作を防止するためである。

【０１６６】図１２に示す構成においては、プリデコー
ダ９０１の出力とＸデコーダ９０６の入力との間でレベ
ル変換が行なわれる。複数のワード線に対して１つの単
位レベルシフト回路を設けることが必要とされるだけで
あり、レベルシフト回路９０５および９０４を設けるこ
とによる面積増加は最小限に抑制される。また、ワード
線ピッチが小さくなっても単位レベルシフト回路に対す
るピッチは十分に確保されるため、効率的に単位レベル
シフト回路を配置することができる。

【０１６７】Ｘデコーダ９０６はレベル変換を行なわな
いため、Ｘデコーダ９０６のサイズ（占有面積）は最小
とすることができ、高密度の不揮発性半導体記憶装置を
実現することができる。次に各回路の構成および動作に
ついて説明する。

【０１６８】図１３は、図１２に示すデコーダ電圧制御
回路の構成を示す図である。図１３において、デコーダ
電圧制御回路９０３は図１に示すものと同一の構成を有
する電圧検出回路３９２と、電圧検出回路３９２の出力
に応答して電圧ＶＰＰ２を発生する高電圧スイッチ回路
９１０とを含む。

【０１６９】電圧検出回路３９２は、負電圧発生回路２
１８からの電圧ＶＢＢに従ってその出力電圧レベルを切
換える。この電圧検出回路３９２の動作は先に図１を参
照して説明したものと同じであり、図１に示す構成要素
と対応する構成要素には同一の参照番号を付しその詳細
説明は省略する。

【０１７０】高電圧スイッチ回路９１０は、書込高電圧
発生回路９０２からの電圧ＶＰＰ１を一方動作電源電圧
としかつ接地電圧ＧＮＤを他方動作電源電圧として動作
する。この高電圧スイッチ回路９１０は、ドレインとゲ
ートとが交差結合されたｐチャネルＭＯＳトランジスタ
Ｔ３およびＴ４と、インバータ１５の出力に応答してノ
ードＮ１４（トランジスタＴ３のドレイン）を接地電位
ＧＮＤに結合するｎチャネルＭＯＳトランジスタＴ１
と、インバータ１４の出力に応答してノードＮ１６を接
地電位ＧＮＤに結合するｎチャネルＭＯＳトランジスタ
Ｔ２とを含む。トランジスタＴ３およびＴ４のソースは
電圧ＶＰＰ１を受けるように接続される。ノードＮ１６
から電圧ＶＰＰ２が出力される。次に、その動作につい
てその動作について、その動作波形図である図１４を参
照して説明する。

【０１７１】（ｉ） 消去動作モード 消去動作モードにおいては、電圧ＶＰＰ１は動作電源電
圧Ｖｃｃ（５Ｖ）に維持される。負電圧発生回路２１８
からの電圧ＶＢＢが−１０Ｖの負電圧に低下する。

【０１７２】電圧ＶＢＢが０Ｖのときには、インバータ
１４の出力が“Ｌ”、インバータ１５の出力が“Ｈ”で
ある。すなわち、ノードＮ１０の電圧が０Ｖ、ノードＮ
１２の電圧が５Ｖである。このときトランジスタＴ１が
オン状態、またトランジスタＴ２がオフ状態にあるた
め、ノードＮ１６はトランジスタＴ４を介して充電さ
れ、電圧ＶＰＰ１（５Ｖ）の電圧レベルにある。

【０１７３】負電圧発生回路２１８が動作し、電圧ＶＢ
Ｂが低下すると、その電圧低下の途中（たとえばＶＢＢ
＝−５Ｖとなったとき）においてインバータ１４の出力
が“Ｈ”に、インバータ１５の出力が“Ｌ”に移行す
る。すなわちノードＮ１０の電圧が５Ｖ、ノードＮ１０
の電圧が０Ｖとなる。応じて、トランジスタＴ１がオフ
状態となり、またトランジスタＴ２がオン状態となり、
ノードＮ１６の電圧ＶＰＰ２が０Ｖとなる。すなわち、
消去動作時における負電圧発生時にはＶＢＢ＝−１０
Ｖ、ＶＰＰ１＝５Ｖ、かつＶＰＰ２＝０Ｖとなる。

【０１７４】（ｉｉ） 書込（プログラム）モード 負電圧発生回路２１８はこの動作モードにおいては動作
せず、電圧ＶＢＢは接地電圧ＧＮＤの０Ｖとなる。した
がって、ノードＮ１０の電圧が接地電圧ＧＮＤレベルの
０Ｖ、ノードＮ１２の電圧が動作電源電圧Ｖｃｃの５Ｖ
となり、トランジスタＴ１がオン状態にあり、トランジ
スタＴ２がオフ状態にある。この状態では、ノードＮ１
６の電圧ＶＰＰ２は５Ｖである（ＶＰＰ１＝５Ｖのと
き）。

【０１７５】プログラム動作のために書込高電圧発生回
路９０２が動作すると、電圧ＶＰＰ１が動作電源電圧の
５Ｖからさらに１０Ｖの高電圧レベルへと上昇する。ノ
ードＮ１４はトランジスタＴ１により接地電圧に放電さ
れているため、ノードＮ１６はトランジスタＴ４を介し
て電圧ＶＰＰ１の上昇に伴って充電され、電圧ＶＰＰ２
は電圧ＶＰＰ１とともに上昇して１０Ｖとなる。

【０１７６】トランジスタＴ２およびＴ３のソース−ド
レイン間には１０Ｖの電圧が印加されるが、このデコー
ダ電圧制御回路９０３は、負電圧発生回路２１８および
書込高電圧発生回路９０３と同様、ワード線ピッチ等の
影響を受けないため十分な面積を利用することができ、
デバイス微細化時においても耐圧は十分に維持すること
ができる。

【０１７７】（ｉｉｉ） データ読出モード動作時 この動作モード時においては電圧ＶＢＢは０Ｖ、電圧Ｖ
ＰＰ１が５Ｖであり、電圧ＶＰＰ２が５Ｖとなる。

【０１７８】高電圧スイッチ回路９１０を電圧検出回路
３９２の出力で制御することにより、負電圧発生時およ
びプログラム高電圧発生時に、発生された電圧に応じて
出力電圧ＶＰＰ２のレベルを変換（シフト）することが
できる。

【０１７９】図１５は、１つのプリデコード信号に関連
するＸレベルシフト回路の具体的構成を示す図である。
図１５において、Ｘレベルシフト回路９０４は、プリデ
コーダ９０１からのプリデコード信号（０Ｖ／５Ｖレベ
ル）を受けるインバータ回路９１２と、一方入力に電圧
ＶＰＰ２を受けかつ他方入力にインバータ回路９１２の
出力を受ける２入力ＮＡＮＤ回路９１４と、ＮＡＮＤ回
路９１４の出力を受けるインバータ回路９１６と、ＮＡ
ＮＤ回路９１４およびインバータ回路９１６の出力に応
答して動作モードに応じた電圧レベルの信号を出力する
高電圧スイッチ回路９１８と、高電圧スイッチ回路９１
８の出力のレベル変換を行なうレベル変換回路９２０
と、高電圧スイッチ回路９１８とレベル変換回路９２０
とを選択的に切り離すための転送ゲート９２１と、転送
ゲート９２１のオン／オフを制御するための高電圧スイ
ッチ回路９２２を含む。

【０１８０】高電圧スイッチ回路９１８は、ゲートとド
レインが交差結合されたＰチャネルＭＯＳトランジスタ
Ｑ１およびＱ２と、インバータ回路９１６の出力に応答
してノードＮ１５（トランジスタＱ２のゲート）を接地
電位ＧＮＤレベルへと放電するｎチャネルＭＯＳトラン
ジスタＱ３と、書込指示信号（図１２に示す書込／消去
制御回路２１４から発生される）ＰＧＭに応答してノー
ドＮ１５を接地電位ＧＮＤレベルへと放電するｎチャネ
ルＭＯＳトランジスタＱ４と、相補書込指示信号／ＰＧ
Ｍに応答してオン状態となるｎチャネルＭＯＳトランジ
スタＱ５と、ＮＡＮＤ回路９１４の出力に応答してオン
状態となるｎチャネルＭＯＳトランジスタＱ６とを含
む。

【０１８１】トランジスタＱ５およびＱ６は、ノードＮ
１３と接地電位供給ノードとの間にＮＡＮＤ接続され、
このトランジスタＱ５およびＱ６が“Ｈ”レベルの信号
に応答してともにオン状態となったときにノードＮ１３
が接地電位ＧＮＤレベルへと放電される。

【０１８２】トランジスタＱ１およびＱ２のソースは電
圧ＶＰＰ１を受けるように接続され、ノードＮ１３には
接地電位または電圧ＶＰＰ１のレベルの信号が現れる。

【０１８３】高電圧スイッチ回路９２２は、ゲートとド
レインが交差結合されたｐチャネルＭＯＳトランジスタ
Ｑ１１およびＱ１２と、書込指示信号ＰＧＭに応答して
ノードＮ１６（トランジスタＱ１２のゲート）を接地電
位ＧＮＤレベルへ放電するｎチャネルＭＯＳトランジス
タＱ１３と、相補書込指示信号／ＰＧＭに応答してノー
ドＮ１４を接地電位ＧＮＤレベルへと放電するｎチャネ
ルＭＯＳトランジスタＱ１４を含む。トランジスタＱ１
１およびＱ１２のソースは電圧ＶＰＰ２を受けるように
接続される。

【０１８４】高電圧スイッチ回路９２２は、書込動作時
（プログラム高電圧発生時）、転送ゲート９２１を確実
にオフ状態として転送ゲート９２１におけるリーク電流
の発生を防止する。ノードＮ１４が転送ゲート９２１の
ゲートに接続される。転送ゲート９２１はｐチャネルＭ
ＯＳトランジスタにより構成される。

【０１８５】レベル変換回路９２０は、図１に示すレベ
ル変換回路３９４と同様の構成を有し、インバータラッ
チ構造を備える。一方のインバータは、ｐチャネルＭＯ
ＳトランジスタＱ７とｎチャネルＭＯＳトランジスタＱ
９を含み、他方のインバータはｐチャネルＭＯＳトラン
ジスタＱ８とｎチャネルＭＯＳトランジスタＱ１０を含
む。このレベル変換回路９２０は、一方の動作電源電圧
として電圧ＶＰＰ２を利用し、他方動作電源電圧として
電圧ＶＢＢを利用する。次に動作についてその動作波形
図である図１６を参照して説明する。

【０１８６】（ｉ） 消去動作モード 信号ＰＧＭおよび／ＰＧＭは各々“Ｌ”および“Ｈ”に
設定される。電圧ＶＰＰ２が５Ｖの状態でプリデコーダ
９０１からのプリデコード信号が入力される。電圧ＶＰ
Ｐ１は５Ｖである。プリデコード信号が“Ｈ（５Ｖ）”
のとき、インバータ回路９１２の出力が０Ｖとなり、Ｎ
ＡＮＤ回路９１４の出力が“Ｈ（５Ｖ）”となる（イン
バータ回路９１２および９１６ならびにＮＡＮＤ回路９
１４は電源電圧Ｖｃｃ（５Ｖ）を動作電源電圧として利
用している）。トランジスタＱ６がオン状態となり、ノ
ードＮ１３が接地電位レベルに放電される。

【０１８７】高電圧スイッチ回路９２２においては、ト
ランジスタＱ１４がオン状態、トランジスタＱ１３がオ
フ状態のため、ノードＮ１４は接地電位ＧＮＤレベルに
ある。ノードＮ１３の０Ｖの電圧がトランジスタＱ８お
よびＱ１０のゲートへ伝達され、信号ＡＸ０はトランジ
スタＱ８により電圧ＶＰＰ２レベルとなる（図１６
（ａ）参照）。

【０１８８】プリデコード信号が“Ｌ（０Ｖ）”のとき
には、ＮＡＮＤ回路９１４の出力が“Ｌ（０Ｖ）”とな
り、またインバータ回路９１６の出力が“Ｈ（５Ｖ）”
となり、ノードＮ１５がトランジスタＱ３により接地電
位レベルへと放電される。ノードＮ１３のトランジスタ
Ｑ２により充電された電圧ＶＰＰ１（５Ｖ）がレベル変
換回路９２０内にラッチされ、その出力信号ＡＸ０が電
圧ＶＢＢ（０Ｖ）レベルとなる（図１６（ｂ）参照）。

【０１８９】負電圧発生回路２１８が動作し、電圧ＶＢ
Ｂが−１０Ｖの負電圧へ低下する。この電圧ＶＢＢの低
下の途中で電圧ＶＰＰ２が５Ｖから０Ｖに立下がる。レ
ベル変換回路９２０において最初にラッチされていた信
号ＡＸ０が５Ｖの“Ｈ”のとき、この信号ＡＸ０は電圧
ＶＰＰ２の立下りに応答して０Ｖの“Ｈ”に変化する
（図１６（ａ）参照）。最初にラッチされていた信号Ａ
Ｘ０が０Ｖの“Ｌ”の場合には電圧ＶＢＢの低下ととも
に信号ＡＸ０の電圧レベルが低下する。

【０１９０】電圧ＶＰＰ２が５Ｖから０Ｖに変化したと
きには、ＮＡＮＤ回路９１４の出力はプリデコード信号
の論理レベルに関わりなく“Ｈ（５Ｖ）”となり、イン
バータ回路９１６の出力が“Ｌ（０Ｖ）”となる。ノー
ドＮ１３は、接地電位ＧＮＤの電位レベルに固定され
る。この状態において、トランジスタＱ９がオン状態に
あり、ノードＮ１７の電圧が電圧ＶＢＢの低下に伴って
低下しても、転送ゲート９２１はノードＮ１３およびＮ
１４の電圧レベルが０Ｖのためオフ状態を維持し、転送
ゲート９２１を介してのリーク電流は生じない。

【０１９１】また、ノードＮ１３およびＮ１７が最初５
Ｖに設定されていても、ノードＮ１３およびＮ１７は電
圧ＶＰＰ２の５Ｖから０Ｖへの変化に応答してともに０
Ｖとなるため、同様にして、転送ゲート９２１はオフ状
態となり、リーク電流は生じない。

【０１９２】上述のようにして消去動作モード時におい
て、信号ＡＸ０は電圧ＶＢＢに従って確実にレベル変換
される（５Ｖ→０Ｖ，０Ｖ→−１０Ｖ）。

【０１９３】（ｉｉ） プログラム動作モード時 電圧ＶＢＢはプログラム動作モード時には０Ｖに固定さ
れる。信号ＰＧＭおよび／ＰＧＭが各々“Ｌ”および
“Ｈ”の状態にあり、レベル変換回路９２０にプリデコ
ード信号がラッチされる（消去動作モード時の動作と同
様にして）。このときまだ電圧ＶＰＰ１およびＶＰＰ２
はともに５Ｖである。

【０１９４】続いて、信号ＰＧＭおよび／ＰＧＭが
“Ｈ”および“Ｌ”にそれぞれ変化し、電圧ＶＰＰ１が
５Ｖから１０Ｖの書込高電圧に上昇する。この電圧ＶＰ
Ｐ１の上昇に従って電圧ＶＰＰ２も上昇する。応じてレ
ベル変換回路９２０においてラッチされている“Ｈ”レ
ベルの信号ＡＸ０の電圧レベルが上昇する。ラッチされ
た信号ＡＸ０のレベルが“Ｌ”の場合には信号ＡＸ０の
電圧レベルは０Ｖを維持する。

【０１９５】信号ＰＧＭが“Ｈ”となると、トランジス
タＱ３およびＱ１３がともにオン状態となるため、ノー
ドＮ１３およびＮ１４の電圧レベルは同じ電圧レベルと
なる（ＶＰＰ１＝ＶＰＰ２）。よって、ノードＮ１７の
電圧レベルはＶＰＰ２またはＧＮＤレベルのため、転送
ゲート９２１はオフ状態を維持する。

【０１９６】このプログラム動作モード時においてもト
ランジスタに印加される電圧は最大１０Ｖであり、従来
の負電圧発生回路のような負電圧と電源電圧が同時に利
用される構成に比べて大幅に電圧印加条件が緩和され
る。

【０１９７】（ｉｉｉ） データ読出動作 データ読出動作時においては、ＶＰＰ１＝ＶＰＰ２＝５
Ｖ、かつＶＢＢ＝０Ｖである。また信号ＰＧＭおよび／
ＰＧＭは各々“Ｌ”および“Ｈ”である。

【０１９８】この状態においてはＮＡＮＤ回路９１４お
よび高電圧スイッチ回路９１８がインバータアンプとし
て機能し、レベル変換回路９２０もインバータアンプと
して機能する。転送ゲート９２１はノードＮ１４の電圧
が０Ｖであるため、オン状態を維持し、ノードＮ１３の
電圧をノードＮ１７へ伝達する。したがって、プリデコ
ード信号と同じ電圧レベルの信号がレベル変換回路９２
０から出力される。

【０１９９】図１７は、Ｚレベルシフト回路の具体的構
成を示す図である。図１７において、Ｚレベルシフト回
路９０５は、プリデコード信号の論理を消去動作時には
反転するための論理反転回路９３０と、論理反転回路９
３０の出力と電圧ＶＰＰ２とを受けるＮＡＮＤ回路９３
１と、ＮＡＮＤ回路９３１の出力を受けるインバータ回
路９３２と、ＮＡＮＤ回路９３１の出力とインバータ回
路９３２の出力とに応答して論理反転回路９３０の出力
と同一論理の信号を出力する高電圧スイッチ回路９３３
と、高電圧スイッチ回路９３３の出力を伝達する転送ゲ
ート９３５と、転送ゲート９３５の出力をレベル変換す
るレベル変換回路９３４と、転送ゲート９３５のオン／
オフを制御するための高電圧スイッチ回路９３６とを含
む。

【０２００】論理反転回路９３０を除いてＺレベルシフ
ト回路９０５はＸレベルシフト回路９０４と同じ構成を
備える。高電圧スイッチ回路９３３および９３６は、転
送ゲート９３５のゲート電圧およびソース電圧を書込動
作時および消去動作時に同一電圧として、これらの動作
モード時に転送ゲート９３５をオフ状態に維持する。

【０２０１】レベル変換回路９３４は電圧ＶＢＢおよび
ＶＰＰ２の値に応じて消去動作時および書込動作時にラ
ッチした信号ＡＺ０の電圧レベルを変換する。これらの
各構成部分の動作はＸレベルシフト回路のそれと同様で
あり、その説明は省略する。

【０２０２】論理反転回路９３０は、Ｚプリデコード信
号を受けるインバータ回路９４１と、消去モード指示信
号ＥＲＳ（図１２に示す書込／消去制御回路２１４から
発生される）に応答してＺプリデコード信号を通過させ
るｎチャネルＭＯＳトランジスタ９４４と、相補消去モ
ード指示信号／ＥＲＳに応答してＺプリデコード信号を
通過させるｐチャネルＭＯＳトランジスタ９４５と、信
号ＥＲＳおよび／ＥＲＳにそれぞれ応答してインバータ
回路９４１の出力を通過させるｐチャネルＭＯＳトラン
ジスタ９４３およびｎチャネルＭＯＳトランジスタ９４
２を含む。

【０２０３】トランジスタ９４２および９４３は第１の
双方向トランスミッションゲートを構成し、消去動作モ
ード時以外の動作時にはインバータ回路９４１の出力を
通過させる。トランジスタ９４４および９４５は第２の
双方向トランスミッションゲートを構成し、Ｚプリデコ
ード信号を消去動作モード時に通過させる。

【０２０４】Ｚレベルシフト回路９０５の出力ＡＺ０が
後に説明するＸデコーダ９０６により選択されてワード
線上に伝達される。消去動作時の選択ワード線の電圧は
負電圧レベルであり、プログラム動作モード時には選択
ワード線の電圧は高電圧（書込高電圧）、またデータ読
出動作時には選択ワード線の電圧レベルは動作電源電圧
レベルとなる。

【０２０５】信号ＡＸｎは選択時にはいずれの動作モー
ド時においても論理ハイレベルである。信号ＡＺｎは消
去動作モード時の選択状態が論理ローレベル、書込動作
モード時およびデータ読出動作モード時の選択状態では
論理ハイレベルとなる。動作モードによる論理レベルの
変換のために論理反転回路９３０が設けられる。次に動
作についてその動作波形図である図１８を参照して説明
する。

【０２０６】各動作モードにおいて、レベル変換回路９
３４にラッチされた信号の電圧レベルがレベル変換を受
ける態様はＸレベルシフト回路９０４のそれと同じであ
る。消去動作モード時においては、トランジスタ９４５
および９４４がオン状態となり、プリデコーダからのＺ
プリデコード信号の論理と反対の論理の信号ＡＺ０がレ
ベル変換回路９３４にラッチされる。信号ＥＲＳは消去
動作モードサイクル期間中“Ｈ”となる。この信号ＥＲ
Ｓが“Ｈ”となってレベル変換回路９３４に信号がラッ
チされた後、負電圧が発生される。

【０２０７】プログラム動作モード時およびデータ読出
動作モード時には、信号ＥＲＳが“Ｌ”、信号／ＥＲＳ
が“Ｈ”となってトランジスタ９４２および９４３がオ
ン状態となり、インバータ回路９４１の出力が選択され
てＮＡＮＤ回路９３１へ与えられる。レベル変換回路９
３４にはプリデコーダからのＺプリデコーダ信号と同じ
論理の信号ＡＺ０がラッチされる。

【０２０８】図１８においては、選択状態の信号ＡＺ０
の電圧変化を破線で示し、非選択状態の信号ＡＺ０の電
圧変化を実線で示す。

【０２０９】図１９は、Ｘデコーダ９０６およびソース
線デコーダ９０８の２本のワード線に関連する部分の構
成を示す図である。図１９において、メモリセルアレイ
２００は２本のワード線ＷＬ１およびＷＬ２と、２本の
ビット線（ＢＬ１およびＢＬ２と、ワード線ＷＬ１およ
びＷＬ２に並行して設けられるソース線ＳＬを含むよう
に示される。

【０２１０】ワード線ＷＬ１およびＷＬ２とビット線Ｂ
Ｌ１およびＢＬ２との各交差に対応してメモリセルＭＣ
１１、ＭＣ１２、ＭＣ２１およびＭＣ２２が配置され
る。ソース線ＳＬは２本のワード線ＷＬ１およびＷＬ２
に接続される２行のメモリセルに共通に設けられる。こ
のソース線ＳＬはセクタ単位で設けられてもよい。また
頁単位で設けられてもよい。

【０２１１】Ｘデコーダ９０６は、Ｘレベルシフト回路
９０４の出力ＡＸｎの所定の組合せを受けるＮＡＮＤ回
路９５０と、ＮＡＮＤ回路９５０の出力を受けるインバ
ータ回路９５１と、ＮＡＮＤ回路９５０の出力とインバ
ータ回路９５１の出力とに応答してＺレベルシフト回路
からのレベルシフトされたプリデコード信号をワード線
ＷＬ１およびＷＬ２へそれぞれ伝達するＣＭＯＳトラン
スミッションゲート９５２および９５４とを含む。ＣＭ
ＯＳトランスミッションゲート９５２および９５４は同
時に導通状態となる。

【０２１２】ＭＡＮＤ回路９５０およびインバータ回路
９５１は、デコーダ電圧制御回路（図１２参照）からの
電圧ＶＰＰ２を一方動作電源電圧として、また負電圧発
生回路から発生される電圧ＶＢＢを他方動作電源電圧と
して動作する。

【０２１３】Ｘデコーダ９０６はさらに、ＮＡＮＤ回路
９５０の出力に応答してワード線ＷＬ１およびＷＬ２を
各々接地電位ＧＮＤへ放電するｎチャネルＭＯＳトラン
ジスタ９５３および９５５を含む。

【０２１４】ソース線デコーダ９０８は、プリデコーダ
（図１２参照）からのプリデコード信号を受けるＮＡＮ
Ｄ回路９６０と、ＮＡＮＤ回路９６０の出力を反転する
インバータ回路９６１と、ＮＡＮＤ回路９６０の出力と
インバータ回路９６１の出力とに応答してソース線デコ
ーダ電圧制御回路（図１２参照）からの電圧ＶＳＬをソ
ース線ＳＬ上へ伝達するＣＭＯＳトランスミッションゲ
ート９６２を含む。ＮＡＮＤ回路９６０およびインバー
タ回路９６１は電源電圧Ｖｃｃ（５Ｖ）と接地電位（０
Ｖ）とを動作電源電圧として動作する。

【０２１５】電圧ＶＳＬは５Ｖまたは０Ｖの電位レベル
に選択的に設定される。ソース線デコーダ９０８におい
ては、レベル変換された電圧は発生されない。したがっ
て、ＮＡＮＤ回路９０８はレベル変換前のプリデコード
信号がプリデコーダから与えられる。ＮＡＮＤ回路９６
０が受けるプリデコード信号の論理はＮＡＮＤ回路９５
０が受けるレベル変換されたプリデコード信号ＡＸｎの
論理と同じである。次に動作について説明する。

【０２１６】（ｉ） 消去モード動作 この動作モード時においては電圧ＶＢＢの０Ｖから−１
０Ｖへの低下に伴って電圧ＶＰＰ２が５Ｖから０Ｖへ変
化する。Ｘレベルシフト回路からのレベル変換されたプ
リデコード信号ＡＸｎは電圧ＶＰＰ２または電圧ＶＢＢ
と同じように変化する。信号ＡＸｎが選択状態の論理ハ
イレベルのときには、プリデコード信号ＡＸｎは電圧Ｖ
ＰＰ２と同様に変化する。プリデコード信号ＡＸｎは論
理ローレベルのとき電圧ＶＢＢと同様に変化する。ビッ
ト線ＢＬ１およびＢＬ２はフローティング状態にある。

【０２１７】信号線ＰＡ１〜ＰＡ３上の信号がすべて論
理ハイレベルのとき、ＮＡＮＤ回路９５０の出力が論理
ローレベルとなりかつインバータ回路９５１の出力が論
理ハイレベルとなる。これにより、ＣＭＯＳトランスミ
ッションゲート９５２および９５４がともに導通状態と
なり、トランジスタ９５３および９５５がともに非導通
状態となる。

【０２１８】導通状態となったＣＭＯＳトランスミッシ
ョンゲート９５２および９５４を介してワード線ＷＬ１
およびＷＬ２上に信号ＡＺｎ（Ｚ０，Ｚ１）がそれぞれ
伝達される。信号線Ｚ０およびＺ１上の信号の論理は互
いに相補である。したがって、ワード線ＷＬ１およびＷ
Ｌ２の一方は電圧ＶＰＰ２（０Ｖ）の電圧レベルにな
り、他方のワード線は電圧ＶＢＢ（−１０Ｖ）の電圧レ
ベルとなる。

【０２１９】一方、ソース線デコーダ９０８において
は、電圧ＶＳＬが５Ｖのレベルにある。ＮＡＮＤ回路９
６０の出力が論理ローレベル（０Ｖ）のとき、電圧ＶＳ
Ｌがソース線ＳＬ上に伝達される。この結果、負電圧レ
ベルの選択ワード線に接続されるメモリセルの消去が実
行される。

【０２２０】ＮＡＮＤ回路９５０の出力が論理ハイレベ
ルのときには、ＣＭＯＳトランスミッションゲート９５
２および９５４が非導通状態となり、またトランジスタ
９５３および９５５が導通状態となり、ワード線ＷＬ１
およびＷＬ２は接地電位レベルに放電される。電圧ＶＰ
Ｐ２が５Ｖから０Ｖに低下すると、トランジスタ９５３
および９５５のゲート電位が応じて変化しトランジスタ
９５３および９５５も非導通状態となる。

【０２２１】ソース線デコーダ９０８においては、ＮＡ
ＮＤ回路９６０の出力が５Ｖのレベルにあり、ＣＭＯＳ
トランスミッションゲート９６２は非導通状態となり、
ソース線ＳＬはフローティング状態となる。

【０２２２】（ｉｉ） 書込み（プログラム）動作モー
ド この動作モードにおいては、電圧ＶＳＬは０Ｖに設定さ
れる。選択ビット線の電位は５Ｖ、非選択ビット線はフ
ローティング状態とされる。電圧ＶＢＢは０Ｖに維持さ
れる。

【０２２３】電圧ＶＰＰ２が５Ｖから１０Ｖに上昇す
る。したがって、ＮＡＮＤ回路９５０が選択されたと
き、その出力は０Ｖレベルであるが、インバータ回路９
５１の出力の電圧レベルが電圧ＶＰＰ２の上昇に伴って
上昇する。したがって、ＣＭＯＳトランスミッションゲ
ート９５２および９５４を介してワード線ＷＬ１および
ＷＬ２へ電圧ＶＰＰ２または接地電位ＧＮＤの信号ＡＺ
ｎ（Ｚ０，Ｚ１）が伝達される。ワード線ＷＬ１および
ＷＬ２のいずれが高電圧を受けるかはレベル変換された
プリデコード信号ＡＺｎ（ビットＺ０およびＺ１）によ
り決定される。

【０２２４】ＮＡＮＤ回路９５０が非選択のときには、
その出力の電圧レベルは電圧ＶＰＰ２とともに変化する
が、その論理はハイレベルであり、インバータ回路９５
１の出力は０Ｖのレベルにある（電圧ＶＢＢはプログラ
ム動作モード時０Ｖである）。したがって、ＣＭＯＳト
ランスミッションゲート９５２および９５４は非導通状
態、またトランジスタ９５３および９５５が導通状態と
なり、ワード線ＷＬ１およびＷＬ２は０Ｖに維持され
る。

【０２２５】ソース線デコーダ９０８においては、電圧
ＶＳＬが０Ｖのため、ＮＡＮＤ回路９６０の選択／非選
択に従ってＣＭＯＳトランスミッションゲート９６２が
導通／非導通状態となり、ソース線ＳＬが０Ｖ／フロー
ティング状態となる。

【０２２６】（ｉｉｉ） データ読出動作モード この動作モードにおいては、電圧ＶＰＰ２は５Ｖ、電圧
ＶＢＢは０Ｖ、また電圧ＶＳＬは０Ｖに設定される。Ｘ
レベルシフト回路およびＺレベルシフト回路はこの動作
モード時にはレベルシフト動作を行なわない。したがっ
て、信号ＡＸｎ（またはＰＡ１，ＰＡ２，ＰＡ３）およ
び信号ＡＺｎ（またはＺ０，Ｚ１）は非選択状態におい
ては０Ｖとなりまた選択状態においては５Ｖとなる。し
たがって、選択ワード線の電位が５Ｖとなり、また非選
択ワード線の電位は０Ｖとなる。選択ワード線に関連す
るソース線（選択ソース線）ＳＬの電位は０Ｖとなり、
また非選択ソース線はフローティング状態となる。選択
ビット線へは読出電圧（約１Ｖ程度）が与えられ、非選
択ビット線はフローティング状態となる。このとき、選
択ビット線を流れる電流の有無に従ってデータの読出が
行なわれる。

【０２２７】図２０はプリデコード信号発生系の構成を
示す図である。図２０において、Ｘレベルシフト回路９
０４は、信号バスＰＡ１、ＰＡ２およびＰＡ３それぞれ
に対応して設けられるＸレベルシフト回路９０４ａ、９
０４ｂおよび９０４ｃを含む。信号バスＰＡ１、ＰＡ２
およびＰＡ３の各々は、４本の信号線ＰＡｉｊ（ｉ＝１
〜３，ｊ＝１〜４）を含む。プリデコーダ９０１は信号
バスＰＡ１〜ＰＡ３の各々において１本の信号線を選択
状態とするプリデコード動作を実行する。

【０２２８】Ｘレベルシフト回路９０４ａ〜９０４ｃは
プリデコーダ９０１からのプリデコード信号のレベル変
換を行なう。Ｘレベルシフト回路９０４ａ〜９０４ｃの
各々は、図１５に示すレベルシフト回路をそれぞれ信号
線に対応して合計４個含む。

【０２２９】Ｘデコーダ９０６に含まれるＮＡＮＤ回路
９５０（図２０においては参照番号９５０ａ〜９５０
ｃ）は、信号バスＰＡ１〜ＰＡ３に対応する３入力を有
し、各入力が対応の信号バス内の１つの信号線に結合さ
れる。ＮＡＮＤ回路９５０（９５０ａ〜９５０ｃ）は、
一意的に定められた信号線の組にその入力が結合され
る。

【０２３０】ＮＡＮＤ回路９５０ａ〜９５０ｃの出力
は、それぞれ対応のドライブ回路Ｄａ〜Ｄｃに与えられ
る。ドライブ回路Ｄａ〜Ｄｃの各々は、図１９に示すＣ
ＭＯＳトランスミッションゲート９５２，９５４と、ト
ランジスタ９５３，９５５と、インバータ回路９５１と
を含む。ドライブ回路Ｄ（Ｄａ〜Ｄｃ）は、選択時にＺ
レベルシフト回路９０５の出力を対応のワード線ＷＬｋ
ａおよびＷＬｋｂ（ｋ＝１〜３）に伝達する。

【０２３１】図２０に示す構成の場合、プリデコーダ９
０１は、信号バスＰＡ１〜ＰＡ３各々に対して２ビット
の合計６ビットと信号線Ｚ０，Ｚ１（ＡＺ）に対する１
ビットとの７ビットのアドレス信号をプリデコードす
る。信号バスＰＡ１〜ＰＡ３およびＡＺはより多くの信
号線を含んでもよい。アドレス信号ビットの数がその場
合には応じて増加する。プリデコーダ９０１の出力はま
たソース線デコーダへも与えられる。

【０２３２】この第６の実施例のようなプリデコード方
式の不揮発性半導体記憶装置においてプリデコーダとワ
ード線ドライブ部との間にレベル変換回路を設けること
により負電圧発生時および高電圧発生時においても構成
要素のトランジスタに印加される電圧を緩和することが
でき、素子の耐圧特性に課せられる条件を緩和すること
ができ、信頼性の高い高集積化に適した不揮発性半導体
記憶装置を実現することができる。また、レベル変換回
路は、ワード線ピッチの影響を受けることなく面積的に
十分な余裕を持って形成することができる。

【０２３３】（実施例７）上述の構成においては、電圧
変換回路はワード線を直接駆動するワード線ドライバ部
分に対して設けられている。しかしながら、図７および
図４に示す構成においては、その入力信号ＩＮの信号レ
ベルにより、所望の電圧レベルを生成することができ
る。すなわち、電圧変換回路３０４（図１参照）または
４２０（図７参照）において、入力信号ＩＮとして０Ｖ
が最初にラッチされている場合には、出力信号ＯＵＴは
ノードＮ２またはＮ１２の電圧レベルとなり、最初に５
Ｖがラッチされていた場合には、出力信号ＯＵＴはノー
ドＮ１またはＮ１１の電圧レベルとなる。したがって、
このラッチデータに従って０Ｖ、５Ｖ、および−１０Ｖ
（負電圧を発生する回路構成の場合）を選択的に発生す
ることができる。

【０２３４】したがって、この回路を利用すれば、５Ｖ
をソースへ印加し、−１０Ｖを選択ワード線へ伝達する
ことが可能となる。またこのとき、メモリセルアレイが
ブロック構成を備え、セクタ単位で消去が可能な場合に
は、非選択セクタへは負電圧に代えて０Ｖを伝達するこ
とができる。

【０２３５】さらに、この図１および図７に示す構成に
従えば、単にワード線を直接駆動する部分においてのみ
でなく、０Ｖ、５Ｖおよび−１０Ｖ（または１２Ｖ）の
電圧を選択的に利用する回路へ与えることができる。こ
のとき、電圧変換回路３０４または４２０が発生する電
圧レベルは予め入力信号ＩＮにより設定される。したが
って、本発明の内部電圧発生回路は直接ワード線を駆動
するワード線ドライバ部分のためにのみ利用されるもの
ではない。

【０２３６】さらに、この発明においては、内部電圧発
生回路はフラッシュメモリにおいて利用されている。し
かしながら、半導体装置において、たとえば５Ｖの単一
電源で動作し、かつ内部で複数種類の電圧を発生する構
成を備える半導体装置であれば本発明は適用可能であ
る。

【０２３７】（実施例８）図２１はこの発明の第８の実
施例である半導体装置の構成を示す図である。図２１に
おいて、半導体装置７００は、外部からの電源電圧Ｖｃ
ｃに従って所望の内部電圧ＶＡを発生する内部電圧発生
回路７０２と、この内部電圧発生回路７０２の発生する
内部電圧ＶＡのレベルを検出するレベル検出回路７０４
と、電源電圧Ｖｃｃに従って所定の基準電圧ＶＢを発生
する基準電圧発生回路７０６と、このレベル検出回路７
０４が検出した電圧ＶＡのレベルに従って基準電圧発生
回路７０６の発生する基準電圧ＶＢのレベルを調整して
電圧ＶＣを発生するレベル調整回路７０８と、この電圧
ＶＡおよびＶＣを利用して動作する機能回路７１０を含
む。

【０２３８】この内部電圧発生回路７０２は、たとえば
先の実施例における負電圧発生回路に対応し、基準電圧
発生回路７０６は接地電位または電源電圧発生回路（パ
ッド）に対応する。これは他の所定のレベルの基準電圧
であってもよい（図２１にはこの状態を示す）。レベル
調整回路７０８は電圧変換回路に対応し、レベル検出回
路７０４が検出する電圧レベルに従ってこの基準電圧Ｖ
Ｂのレベルを調整する。機能回路７１０は、電圧ＶＡと
電圧ＶＣを利用して動作する。このとき機能回路７１０
は、電圧ＶＡを一方電源電圧として動作し、このレベル
調整回路７０８からの電圧ＶＣを基準電圧として入力信
号の“Ｈ”レベルおよび“Ｌ”レベルの判断動作を実行
する回路であってもよい。この場合、基準電圧が内部電
圧ＶＡの電圧レベルに従って調整される。それにより、
正確なレベル判定動作を実行することができる。もちろ
ん、電圧ＶＡが一方動作電源電圧、電圧ＶＣが他方動作
電源電圧であってもよい。

【０２３９】この図２１に示す半導体装置は、機能回路
７１０が所望の機能を実行する。この機能回路７１０
は、電圧ＶＡおよびＶＣを動作電源電圧として動作す
る。このとき、電圧ＶＡまたはＶＣの電圧レベルが変更
されたとき、その電圧レベルの変更に従って他方の電圧
レベルを同一方向にシフトさせれば、この機能回路７１
０に含まれる構成要素のトランジスタに印加される電圧
条件を緩和することができる。したがって複数の電源電
圧を利用する場合の一般的な半導体装置においても、構
成要素であるトランジスタの印加電圧条件を緩和するこ
とができ、信頼性の高い半導体装置を得ることができ
る。

【０２４０】

【発明の効果】以上のように、請求項１および請求項２
記載の発明に従えば、一方動作電源電圧のレベルが変更
された場合、他方動作電源電圧の電圧レベルをこの一方
動作電源電圧のレベルの変化方向にシフトさせるように
構成したため、構成成分であるトランジスタに印加され
る電圧を小さくすることができ、安定に動作する信頼性
の高い半導体装置を得ることができる。

【０２４１】また請求項３記載の発明に従えば、選択ワ
ード線に印加される電圧レベルに応じてこのワード線駆
動部の電源電圧レベルを調節するように構成したため、
このワード線駆動部および負電圧／高電圧発生部の構成
要素のトランジスタの印加電圧条件を大幅に改善するこ
とができ、耐圧特性に優れた信頼性の高い不揮発性半導
体記憶装置を得ることができる。

【図面の簡単な説明】

【図１】この発明の第１の実施例である電圧発生回路の
構成を示す図である。

【図２】図１に示す電圧発生回路の動作を示す波形図で
ある。

【図３】この発明に従って構成したワード線ドライバ部
の構成を示す図である。

【図４】図３に示す制御信号発生回路の具体的構成を示
す図である。

【図５】図４に示す制御信号発生回路の動作を示す信号
波形図である。

【図６】この発明に従って構成したワード線ドライバ部
の他の構成例を示す図である。

【図７】この発明の第２の実施例である電圧発生回路の
構成を示す図である。

【図８】図７に示す電圧発生回路の動作を示す信号波形
図である。

【図９】この発明の第３の実施例である電圧発生回路の
構成を示す図である。

【図１０】図９に示す電圧発生回路の動作を示す信号波
形図である。

【図１１】この発明の第４の実施例である電圧発生回路
の構成を示す図である。

【図１２】この発明の第５の実施例である不揮発性半導
体記憶装置の全体の構成を示す図である。

【図１３】図１２に示すデコーダ電圧制御回路の具体的
構成を示す図である。

【図１４】図１３に示すデコーダ電圧制御回路の動作を
示す信号波形図である。

【図１５】図１２に示すＸレベルシフト回路の具体的構
成を示す図である。

【図１６】図１５に示すＸレベルシフト回路の動作を示
す信号波形図である。

【図１７】図１２に示すＺレベルシフト回路の構成を示
す図である。

【図１８】図１７に示すＺレベルシフト回路の動作を示
す信号波形図である。

【図１９】図１２に示すＸデコーダおよびソース線デコ
ーダの構成を示す図である。

【図２０】図１２に示す不揮発性半導体記憶装置のプリ
デコード信号発生系の構成を示す図である。

【図２１】この発明の第８の実施例である電圧発生回路
の構成を示す図である。

【図２２】フラッシュメモリセルの断面構造を示す図で
ある。

【図２３】フラッシュメモリセルの電気的等価回路を示
す図である。

【図２４】フラッシュメモリの書込動作を示す図であ
る。

【図２５】フラッシュメモリセルの消去動作を示す図で
ある。

【図２６】フラッシュメモリセルの消去状態および書込
状態のしきい値電圧を示す図である。

【図２７】従来のソース消去法の問題点を説明するため
の図である。

【図２８】従来のゲート−ソース消去法に従ったメモリ
セル消去法を説明するための図である。

【図２９】従来のゲート−基板消去法に従うメモリセル
の消去方法を示す図である。

【図３０】従来のフラッシュメモリの全体の構成を示す
図である。

【図３１】図３０に示すＶｐｐ／Ｖｃｃ発生回路の構成
を示す図である。

【図３２】図３０に示すＸデコーダおよびワード線ドラ
イバ部分の構成を示す図である。

【図３３】図３２に示す負電圧スイッチの構成を示す図
である。

【図３４】図３２に示すＶｐｐスイッチの構成を示す図
である。

【符号の説明】

８ 負電圧発生回路 ３００ 負電圧スイッチ ３９２ 電圧検出回路 ３９４ 電圧変換回路 ４００ レベルシフト回路 ４１０ 電圧比較回路 ４２０ 電圧変換回路 ６０２ レベルシフト回路 ６０４ 電圧比較回路 ６０６ 電圧変換回路 ６１０ 電圧レベル検出回路 ７０２ 内部電圧発生回路 ７０４ レベル検出回路 ７０６ 基準電圧発生回路 ７０８ レベル調整回路 ７１０ 機能回路 ９０１ プリデコーダ ９０２ 書込高電圧発生回路 ９０３ デコーダ電圧制御回路 ９０４ Ｘレベルシフト回路 ９０５ Ｚレベルシフト回路 ９０６ Ｘデコーダ ９０７ ソース線デコーダ電圧制御回路 ９０８ ソース線デコーダ ９０９ Ｙデコーダ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 二ッ谷 知士 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 小林 真一 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 第１のレベルまたは第２のレベルの信号
   が伝達される第１の電源線、 第２の電源線、 前記第１の電源線上の電圧のレベルを検出するための検
   出手段、 前記検出手段が前記第１のレベルを検出したとき、前記
   第２の電源線の電圧を前記第１のレベルの方向へシフト
   させるシフト手段、および前記第１の電源線と前記第２
   の電源線上の電圧を動作電源電圧として動作し、入力信
   号に応答して前記第１の電源線または前記第２の電源線
   の電圧レベルの信号を出力する出力手段とを備える、半
   導体装置における内部電圧発生回路。
2. 【請求項２】 第１のレベルまたは第２のレベルの電圧
   が伝達される第１の電源線、 第２の電源線、 前記第１の電源線に現われる前記第１のレベルの電圧を
   レベルシフトするためのシフト手段、 前記シフト手段により与えられる電圧を前記第２の電源
   線へ伝達する手段、および前記第１および第２の電源線
   の電圧を動作電源電圧として動作し、入力信号に応答し
   て前記第１および第２の電源線の電圧の一方の電圧レベ
   ルの信号を出力する出力手段を備える、半導体装置にお
   ける内部電圧発生回路。
3. 【請求項３】 行および列のマトリクス状に配列される
   複数の不揮発性メモリセルと、 各行に対応して配置され、各々に対応の行のメモリセル
   が接続される複数のワード線と、 アドレス信号をデコードするためのローデコーダ手段
   と、 各前記ワード線に対応して設けられ、前記ローデコーダ
   手段からの出力に応答して第１の電源線と第２の電源線
   上のいずれかの電圧を選択されたワード線上へ伝達する
   ためのドライブ手段と、 所定の動作モード指示信号に応答して第１のレベルの電
   圧を発生して前記第１の電源線へ供給するための発生手
   段と、 前記第１のレベルの電圧の発生に応答して、前記第２の
   電源線の電圧レベルを前記第１および第２の電源線間の
   電圧差が小さくなるように調節するための調節手段とを
   備える、不揮発性半導体記憶装置。