KR20090037696A - 상 변화 메모리 장치 - Google Patents

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Abstract

상 변화 메모리 장치가 개시된다. 본 발명의 실시예에 따른 상 변화 메모리장치는 뱅크 및 센스 앰프들을 구비한다. 뱅크는 제1 내지 제m(m은 1 이상의 자연수) 섹터들을 구비한다. 센스 앰프들은 제x(i는 m보다 작은 자연수) 섹터 및 제x+1 섹터 사이에 위치한다. 본 발명에 따른 상 변화 메모리 장치는, 센스 앰프를 효율적으로 배치시켜 센싱 동작의 속도 및 정확성을 향상시킬 수 있는 장점이 있다.

Description

상 변화 메모리 장치{Phase-change Random Access Memory device}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 센스 앰프를 효율적으로 배치하여 센싱 동작의 속도 및 정확성을 향상시키거나 레이아웃 면적을 줄일 수 있는 상 변화 메모리 장치에 관한 것이다.
PRAM(Phase-change Random Access Memory)은 온도 변화에 대응되는 상 변화에 따라 저항이 변화되는 GST(Ge-Sb-Te)와 같은 물질(이하, 상 변화 물질이라 한다)을 이용하여 데이터를 저장하는 비휘발성 메모리이다. PRAM은 DRAM의 모든 장점과 더불어, 비휘발성 및 저전력소비 특성을 가지므로, 차세대 메모리로 인식되고 있다.
도 1은 상 변화 메모리 장치의 단위 셀(C)에 대한 등가 회로도이다.
도 2는 도 1의 상 변화 물질(GST)을 포함하는 기억 소자(ME)의 단면도이다.
도 1 및 도 2를 참조하면, 상 변화 메모리 장치의 단위 셀(C)의 기억 소자와 P-N 다이오드(D)를 구비한다. 비트 라인(BL)에는 상 변화 물질(GST)이 연결되고 상 변화 물질(GST)은 다이오드(D)의 P-정션(Junction)에, 워드 라인(WL)은 N-정션(Junction)에 연결된다. 다만, 상 변화 메모리 장치는 도 1에 도시된 다이오 드(D)가 아닌, 상 변화 물질(GST)에 연결되는 트랜지스터(미도시)를 구비할 수도 있다.
기억 소자(ME)는 상 변화 물질(GST)을 구비한다. 상 변화 메모리 장치의 셀(C)의 상 변화 물질(Ge-Sb-Te)은 온도 및 가열시간에 따라 상 변화 물질을 결정화하거나 비결정화시킴으로써 정보를 저장한다. 상 변화 물질의 상 변화를 위해서 일반적으로 900℃이상의 고온이 필요하며, 이는 상 변화 메모리 셀에 흐르는 전류를 이용한 주울 열(Joule Heating)에 의하여 얻게 된다.
기억 소자(ME)의 하부 전극(BEC)으로 상기와 같이 생성된 전류가 공급되면, 이에 대응하여 상 변화 물질(GST)의 하부 전극(BEC)과의 접촉 부위인 PGM의 부피 및 상태가 달라진다. 이러한 PGM의 변화는 상 변화 물질(GST)의 결정 상태를 결정한다.
도 3은 도 1 및 도 2의 상 변화 물질(GST)의 특성을 나타내는 그래프이다. 이때, 도 3의 도면 부호 "CON1"은 상 변화 물질이 비결정화 상태로 되기 위한 조건을 나타내며, "CON0"은 결정화 상태로 되기 위한 조건을 나타낸다. 도 1 내지 도 3을 참조하여, 상 변화 메모리 장치에서의 기입 동작 및 독출 동작을 설명한다.
먼저, 기입 동작을 살펴본다. 정보 "1"을 저장하기 위하여, 상 변화 물질(GST)을 용융점(Melting Temperature)(TMP2) 이상으로 가열한 뒤(t1) 급속히 냉각시키면, 상 변화 물질(GST)이 비결정화(Amorphous) 상태로 되다. 이러한 비결정화 상태가 정보 "1"로 정의된다. 이 상태를 리셋(Reset) 상태라고도 한다. 정보 "0"을 저장하기 위해서는, 상 변화 물질을 결정화 온도(Crystallization Temperature)(TMP1) 이상으로 가열하여 일정 시간 동안 유지한 뒤(t2) 서서히 냉각시킨다. 이때, 상 변화 물질이 결정화 상태로 되는데, 이러한 상태가 정보 "0"으로 정의된다. 이를 셋(Set) 상태라고도 한다.
다음으로 독출 동작을 살펴본다. 대응되는 비트 라인(BL)과 워드 라인(WL)의 선택에 의해 독출하고자 하는 메모리 셀(C)이 선택된다. 선택된 메모리 셀(C)로 독출 전류를 공급하여, 상 변화 물질(GST)의 저항 상태에 따른 전압 변화의 차이로서 "1"과 "0"을 구분한다.
이렇듯, 상 변화 메모리 장치는, 상 변화 물질의 상태에 대응되는 정보를 저장 및 독출한다. 따라서, 정확한 상 변화 물질의 상태를 센싱(sensing)하는 것이 중요하다. 상 변화 메모리 장치의 용량이 증가함에 따라, 상 변화 물질의 상태를 정확하고 빠르게 센싱하는 것이 이슈화되고 있다. 또한, 상 변화 메모리 장치의 레이아웃 면적의 감소 또한 중요시되고 있다.
본 발명이 이루고자하는 기술적 과제는 센싱 동작의 속도 및 정확성을 향상시키거나 레이아웃 면적을 줄일 수 있도록 센스 앰프가 배치되는 상 변화 메모리 장치를 제공하는 것에 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 상 변화 메모리장치는 뱅크 및 센스 앰프들을 구비한다. 뱅크는 제1 내지 제m(m은 1 이상의 자연수) 섹터들을 구비한다. 센스 앰프들은 제x(i는 m보다 작은 자연수) 섹터 및 제x+1 섹터 사이에 위치한다.
바람직하게는, 상기 뱅크는 제1 및 제2 글로벌 비트 라인 그룹을 구비할 수 있다. 제1 글로벌 비트 라인 그룹은 상기 제1 내지 제x 섹터들에 공유될 수 있다. 제2 글로벌 비트 라인 그룹은 상기 제x+1 내지 제m 섹터들에 공유될 수 있다.
바람직하게는, 상기 센스 앰프들 각각은 상기 제1 글로벌 비트 라인 그룹의 글로벌 비트 라인들 중 대응되는 복수개의 글로벌 비트 라인들과 상기 제2 글로벌 비트 라인 그룹의 글로벌 비트 라인들 중 대응되는 복수개의 글로벌 비트 라인들에 의해 공유될 수 있다. 또는, 상기 센스 앰프들 각각은, 상기 제1 글로벌 비트 라인 그룹의 글로벌 비트 라인들 중 대응되는 하나의 글로벌 비트 라인과 상기 제2 글로벌 비트 라인 그룹의 글로벌 비트 라인들 중 대응되는 하나의 글로벌 비트 라인에 의해 공유될 수 있다.
바람직하게는, 상기 센스 앰프들 각각은 대응되는 글로벌 비트 라인들의 비트 라인 선택부와 연결될 수 있다. 상기 비트 라인 선택부는, 일 단이 대응되는 글로벌 비트 라인과 연결되고 타 단이 대응되는 센스 앰프에 연결되며, 글로벌 비트 라인 선택 신호에 응답하여 게이팅(gating)되는 트랜지스터들일 수 있다. 이때, 상기 비트 라인 선택부는 상기 제x 섹터의 일 단과 상기 제x+1 섹터의 일 단에 각각 위치할 수 있다. 특히, 상기 비트 라인 선택부는 상기 제x 섹터의 하 단과 상기 제x+1 섹터의 상 단에 각각 위치할 수 있다.
바람직하게는, 상기 뱅크는 상기 제1 내지 제m 섹터들에 공유되는 글로벌 비트 라인들을 구비할 수 있다. 이때, 상기 센스 앰프들 각각은, 복수개의 글로벌 비트 라인들에 의해 공유될 수 있다. 반면, 상기 센스 앰프들 각각은, 하나의 글로벌 비트 라인에 대응되어 구비될 수 있다.
바람직하게는, 상기 센스 앰프들 각각은, 대응되는 글로벌 비트 라인들의 비트 라인 선택부와 연결될 수 있다. 상기, 상기 비트 라인 선택부는 일 단이 대응되는 글로벌 비트 라인과 연결되고 타 단이 대응되는 센스 앰프에 연결되며, 글로벌 비트 라인 선택 신호에 응답하여 게이팅(gating)되는 트랜지스터일 수 있다. 이때, 상기 비트 라인 선택부는, 상기 제x 섹터의 일 단에 위치할 수 있다. 반면, 상기 비트 라인 선택부는 상기 제x+1 섹터의 일 단에 위치할 수 있다.
바람직하게는, 상기 i는 m/2 및 (m ± 1)/2 중 하나의 값을 가질 수 있다.
바람직하게는, 상기 상 변화 메모리 장치는 제어부를 더 구비할 수 있다. 제어부는 상기 센스 앰프들 각각이 제어 신호에 응답하여 대응되는 비트 라인에 대한 센싱(sensing) 동작을 수행하도록 제어할 수 있다.
상기 기술적 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 상 변화 메모리 장치는 메모리 셀 어레이 및 센스 앰프들을 구비한다. 메모리 셀 어레이는 복수개의 뱅크들을 구비한다. 센스 앰프는 상기 복수개의 뱅크들 중 임의의 뱅크들에 의하여 공유된다.
바람직하게는, 상기 센스 앰프들 각각은, 제1 뱅크의 글로벌 비트 라인들 중 대응되는 복수개의 글로벌 비트 라인들과 제2 뱅크의 글로벌 비트 라인들 중 대응되는 복수개의 글로벌 비트 라인들에 의해 공유될 수 있다. 반면, 상기 센스 앰프들 각각은 제1 뱅크의 글로벌 비트 라인들 중 대응되는 하나의 글로벌 비트 라인과 제2 뱅크의 글로벌 비트 라인들 중 대응되는 하나의 글로벌 비트 라인에 의해 공유될 수 있다.
바람직하게는, 상기 상 변화 메모리 장치는 센스 앰프 제어부를 더 구비할 수 있다. 이때, 센스 앰프 제어부는, 상기 센스 앰프들 각각이 제어 신호에 응답하여 대응되는 뱅크의 비트 라인에 대한 센싱(sensing) 동작을 수행하도록 제어할 수 있다.
바람직하게는, 상기 센스 앰프들 각각은, 두 개의 뱅크들에 의하여 공유될 수 있다.
본 발명에 따른 상 변화 메모리 장치는, 센스 앰프를 효율적으로 배치시켜 센싱 동작의 속도 및 정확성을 향상시킬 수 있는 장점이 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명이 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명의 제1 실시예에 따른 상 변화 메모리 장치를 개략적으로 나타내는 블럭도이다.
도 4를 참조하면, 본 발명의 다른 실시예에 따른 상 변화 메모리 장치(100)는 메모리 셀 어레이(442, 444) 및 센스 앰프들(420)을 구비한다. 메모리 셀 어레이(442, 444)는 복수개의 뱅크들(442, 444)을 구비한다.
도 5는 도 4의 뱅크들을 더욱 자세히 나타내는 회로도이다. 도 5는 도 4의 제1 뱅크(442)에 대하여 도시하고 있으나, 제2 뱅크(444) 또한 동일한 구조를 가질 수 있다.
도 5를 참조하면, 뱅크(BANK1)는 복수개의 섹터들(SEC1 ~ SECm)과 글로벌 비트 라인들(GBL11 ~ GBL1i) 및 로컬 비트 라인들(LBL1 ~ LBLj)을 구비한다. 글로벌 비트 라인들(GBL11 ~ GBL1i) 각각은 복수개의 로컬 비트 라인들(LBL1 ~ LBLj)과 연결된다. 또한, 각각의 로컬 비트 라인(LBL1 ~ LBLj)은 셀들(미도시)과 연결된다.
이때, 각각의 글로벌 비트 라인(GBL11 ~ GBL1i)은 대응되는 글로벌 비트 라 인 선택 트랜지스터(GN11 ~ GN1i)와 연결되고, 각각의 로컬 비트 라인(LBL1 ~ LBLj)은 로컬 비트 라인 선택 트랜지스터(LN1 ~ LNj)와 연결된다. 따라서, 기입 또는 독출하고자 하는 셀은 그 셀에 대응되는 글로벌 비트 라인 트랜지스터 및 로컬 비트 라인 트랜지스터를 턴-온시킴으로써 선택될 수 있다. 물론, 그 셀에 대응되는 워드 라인(미도시)에도 특정 전압이 인가되어야 할 것이다.
바람직하게는, 도 5에 도시된 바와 같이, 각각의 센스 앰프 데이터 라인(SDL11, SDL1n)은 복수개의 글로벌 비트 라인들(GBL11 ~ GBL1i)과 연결될 수 있다. 센스 앰프 데이터 라인은 하나의 센스 앰프(미도시)가 센싱을 담당하는 데이터 라인을 말한다. 이 경우, 하나의 센스 앰프는 대응되는 센스 앰프 데이터 라인에 연결되는 복수개의 글로벌 비트 라인들의 비트 라인 센싱을 담당한다. 다만, 센스 앰프가 하나의 글로벌 비트 라인에 대한 센싱을 담당하는 경우, 별도의 센스 앰프 데이터 라인은 구비되지 아니할 수 있다.
다시 도 4를 참조하면, 센스 앰프들(S/A1 ~ S/An)은 복수개의 뱅크들 중 임의의 뱅크들에 의하여 공유된다. 도 4는 특히, 두 개의 뱅크들(442, 444)에 의해 공유되는 센스 앰프들(S/A1 ~ S/An)을 도시한다.
도 4의 LINE 11 내지 LINE 1n 및 LINE 21 내지 LINE 2n이 각각 대응되는 센스 앰프의 센스 앰프 데이터 라인이라 하자. 도 5에 도시된 바와 같이, 각 센스 앰프 데이터 라인에는 복수개의 글로벌 비트 라인들이 연결된다. 이 경우, 각각의 센스 앰프(S/A1 ~ S/An)는, 제1 뱅크(442)의 글로벌 비트 라인들 중 대응되는 복수개의 글로벌 비트 라인들과 제2 뱅크(444)의 글로벌 비트 라인들 중 대응되는 복수개 의 글로벌 비트 라인들에 의해 공유될 수 있다.
예를 들어, 제1 센스 앰프(S/A1)는 제1 뱅크(442)의 글로벌 비트 라인들 중 제11 센스 앰프 데이터 라인(LINE11)에 연결되는 복수개의 글로벌 비트 라인들(미도시)과 제2 뱅크(444)의 글로벌 비트 라인들 중 제21 센스 앰프 데이터 라인(LINE21)에 연결되는 복수개의 글로벌 비트 라인들(미도시)에 의해 공유될 수 있다.
반면, 도 4의 LINE 11 내지 LINE 1n 및 LINE 21 내지 LINE 2n이 각각 글로벌 비트 라인들이라고 하자. 이때, 센스 앰프들(S/A1 ~ S/An) 각각은 제1 뱅크(442)의 글로벌 비트 라인들 중 대응되는 하나의 글로벌 비트 라인과 제2 뱅크(444)의 글로벌 비트 라인들 중 대응되는 하나의 글로벌 비트 라인에 의해 공유될 수 있다.
예를 들어, 제1 센스 앰프(S/A1)는 제1 뱅크(442)의 글로벌 비트 라인(LINE11)과 제2 뱅크(444)의 글로벌 비트 라인(LINE21)에 의해 공유될 수 있다. 즉, 제1 센스 앰프(S/A1)는 제11 글로벌 비트 라인(LINE11) 및 제21 글로벌 비트 라인(LINE21)에 대한 센싱 동작을 수행한다.
바람직하게는, 상 변화 메모리 장치(100)는 센스 앰프 제어부(S/A CTRL)를 더 구비할 수 있다. 센스 앰프 제어부(S/A CTRL)는, 센스 앰프들(S/A1 ~ S/An) 각각이 뱅크 선택 신호(XSBAN) 및 제어 신호(XCSA)에 응답하여 대응되는 뱅크의 비트 라인에 대한 센싱(sensing) 동작을 수행하도록 제어할 수 있다.
예를 들어, 뱅크 선택 신호(XSBAN)가 제1 뱅크(442)의 선택을, 제어 신호(XCSA)가 제1 센스 앰프(S/A1)의 활성화를 지시하면, 센스 앰프 제어부(S/A CTRL)는 제1 센스 앰프(S/A1)를 활성화한다. 이에 따라, 제1 센스 앰프(S/A1)는 LINE 11에 대한 센싱 동작을 수행할 수 있다.
이렇게 도 4의 상 변화 메모리 장치는, 센스 앰프가 복수개의 뱅크들에 의해 공유됨으로써, 상 변화 메모리 장치의 레이아웃 면적을 감소시킬 수 있는 장점이 있다.
도 6은 본 발명의 제2 실시예에 따른 상 변화 메모리 장치를 나타내는 도면이다.
도 6을 참조하면, 본 발명의 제2 실시예에 따른 상 변화 메모리 장치(600)는 뱅크(BANK1) 및 센스 앰프들(S/A1 ~ S/An)을 구비한다. 이때, 도 6의 상 변화 메모리 장치(600)도 도 4의 상 변화 메모리 장치(400)와 마찬가지로, 도 6의 뱅크(BANK1)를 복수개 구비할 수 있다.
뱅크(BANK1)는 제1 내지 제m(m은 1 이상의 자연수) 섹터들(SEC1 ~ SECm)을 구비한다. 특히, 도 6의 뱅크(BANK1)는 도 5에 도시된 뱅크(BANK1)와 마찬가지로, 하나의 센스 앰프 데이터 라인(SDL11, SDL1n, SDL21, SDL2n)에 복수개의 글로벌 비트 라인들(GBL11 ~ GBL1i, GBL21 ~ GBL2i)이 연결되는 구조를 갖는다.
센스 앰프들(S/A1 ~ S/An)은 제x(i는 m보다 작은 자연수) 섹터(SECx) 및 제x+1 섹터(SECx+1) 사이에 위치한다. 즉, 본 발명의 제2 실시예에 따른 상 변화 메모리 장치(600)의 센스 앰프들(S/A1 ~ S/An)은 뱅크의 탑(top)이나 바텀(bottom)에 위치하는 것이 아니라 임의의 섹터들 사이에 위치한다. 이때, 센스 앰프들(S/A1 ~ S/An)은 센싱 동작 특성을 고려하여 위치되되, 뱅크의 중간에 위치할 수 있다.
도 6에 도시된 바와 같이, 센스 앰프들(S/A1 ~ S/An)에 의해 뱅크(BANK1)가 두 개의 영역으로 구분될 수 있다. 즉, 뱅크(BANK1)는 센스 앰프들(S/A1 ~ S/An)을 기준으로 양쪽 영역으로 나뉠 수 있다.
이때, 뱅크(BANK1)의 글로벌 비트 라인들 또한, 제1 및 제2 글로벌 비트 라인 그룹으로 나뉠 수 있다. 제1 글로벌 비트 라인 그룹은 제1 내지 제x 섹터들(SEC1 ~ SECx)에 공유될 수 있다. 제2 글로벌 비트 라인 그룹은 제x+1 내지 제m 섹터들(SECx+1 ~ SECm)에 공유될 수 있다. 이때, 제1 글로벌 비트 라인 그룹에 포함되는 글로벌 비트 라인들을 GBL11 ~ GBL1i이라 하고, 제2 글로벌 비트 라인 그룹에 포함되는 글로벌 비트 라인들을 GBL21 ~ GBL2i이라 한다.
도 6의 센스 앰프들(S/A1 ~ S/An)은 각각, 제1 글로벌 비트 라인 그룹의 글로벌 비트 라인들(GBL11 ~ GBL1i) 중 대응되는 복수개의 글로벌 비트 라인들과 제2 글로벌 비트 라인 그룹의 글로벌 비트 라인들(GBL21 ~ GBL2i) 중 대응되는 복수개의 글로벌 비트 라인들에 의해 공유될 수 있다.
바람직하게는, 상 변화 메모리 장치(600)는 센스 앰프 제어부(S/A CTRL)를 더 구비할 수 있다. 센스 앰프 제어부(S/A CTRL)는 센스 앰프들(S/A1 ~ S/An) 각각이 제어 신호(XCSA)에 응답하여 대응되는 비트 라인에 대한 센싱(sensing) 동작을 수행하도록 제어할 수 있다.
예를 들어, 제1 뱅크 신호(XBAN1)가 인에이블되고, 제어 신호(XCSA)가 제1 센스 앰프(S/A1)의 동작을 지시하면, 센스 앰프 제어부(S/A CTRL)는 제1 센스 앰프(S/A1)를 활성화시킨다. 이때, 제어 신호(XCSA)는 제1 및 제2 글로벌 비트 라인 그룹 중 무엇을 센싱할 것인지에 대한 정보 또한 포함할 수 있다.
도 6의 상 변화 메모리 장치에서의 더 자세한 센싱 동작은 도 4 및 도 5에 대한 설명으로 대체한다.
계속해서 도 6을 참조하면, 도 5에 대한 설명에서 언급한 바와 같이, 글로벌 비트 라인들(GBL11 ~ GBL1i, GBL21 ~ GBL2i)은 각각 글로벌 비트 라인 선택 트랜지스터들(GN11 ~ GN1i, GN21 ~ GN2i)을 구비할 수 있다. 트랜지스터들(GN11 ~ GN1i, GN21 ~ GN2i)은 일 단이 대응되는 글로벌 비트 라인과 연결되고 타 단이 대응되는 센스 앰프에 연결되며, 글로벌 비트 라인 선택 신호(GY11 ~ GY1i, GY21 ~ GY2i)에 응답하여 게이팅(gating)될 수 있다.
이때, 각 글로벌 비트 라인 그룹들은 별도의 글로벌 비트 라인 선택 트랜지스터들을 구비할 수 있다. 구체적으로, 도 6에 도시된 바와 같이, 제1 글로벌 비트 라인 그룹의 선택 트랜지스터들(GN11 ~ GN1i)은 제x 섹터(SECx)의 바텀(bottom)에 위치하고, 제2 글로벌 비트 라인 그룹의 선택 트랜지스터들(GN21 ~ GN2i)은 제x+1 섹터(SECx+1)의 탑(top)에 위치할 수 있다.
도 7의 본 발명의 제3 실시예에 따른 상 변화 메모리 장치를 나타내는 도면이다. 도 7의 상 변화 메모리 장치(700)는, 하나의 센스 앰프(예를 들어, S/A1의 경우)가 제1 글로벌 비트 라인 그룹의 글로벌 비트 라인들 중 대응되는 하나의 글로벌 비트 라인(GBL11)과 제2 글로벌 비트 라인 그룹의 글로벌 비트 라인들 중 대응되는 하나의 글로벌 비트 라인(GBL21)에 의해 공유되는 것을 제외하고, 도 6의 상 변화 메모리 장치(600)와 동일하므로, 이에 대한 더 자세한 설명은 생략한다.
도 8은 본 발명의 제4 실시예에 따른 상 변화 메모리 장치를 나타내는 도면이다.
도 8을 참조하면, 본 발명의 제4 실시예에 따른 상 변화 메모리 장치(800)는 도 6의 상 변화 메모리 장치(600)와 마찬가지로, 뱅크(BANK1) 내부에 센스 앰프들(S/A1 ~ S/An)을 구비한다. 다만, 도 6의 상 변화 메모리 장치(600)와 달리, 글로벌 비트 라인들(GBL1 ~ GBLi)이 각각, 모든 섹터들(SEC1 ~ SECm)에 의해 공유된다. 즉, 도 6의 글로벌 비트 라인들이 각각 제1 내지 제x 섹터들(SEC1 ~ SECx)에 의해 공유되는 제1 그룹(GBL11 ~GBL1n)과 제x+1 내지 제m 섹터들(SECx+1 ~ SECm)에 의해 공유되는 제2 그룹(GBL21 ~GBL2n)으로 나뉘는 것과 다르다.
따라서, 글로벌 비트 라인을 선택하는 선택 트랜지스터들(GN1 ~ GNi)은 제x 섹터(SECx)의 바텀 및 제x+1 섹터(SECx+1)의 탑 중 한 곳에만 위치하면 된다. 도 8은 비록, 모든 선택 트랜지스터들(GN1 ~ GNi)이 제x 섹터(SECx)의 바텀에 위치하는 것으로 도시되어 있으나, 이에 한정되는 것은 아니다. 즉, 제1 센스 앰프(S/A1)에 연결되는 선택 트랜지스터들은 제x 섹터의 바텀에, 제n 센스 앰프에 선택 트랜지스터들은 제x+1 섹터의 탑에 위치할 수 있다.
그 밖의 도 8의 상 변화 메모리 장치(800)의 동작에 대한 설명은 도 6에 대한 설명으로 대체한다.
도 9는 본 발명의 제5 실시예에 따른 상 변화 메모리 장치를 나타내는 도면이다. 도 9의 상 변화 메모리 장치(900)는, 하나의 센스 앰프(예를 들어, S/A1)가 하나의 글로벌 비트 라인(GBL1)에 연결되는 것을 제외하고, 도 8의 상 변화 메모리 장치(800)와 동일하므로, 이에 대한 더 자세한 설명은 생략한다.
이렇듯, 본 발명의 실시예에 따른 상 변화 메모리 장치는 뱅크의 내부에 센스 엠프를 위치시킴으로써, 비트 라인에 존재하는 기생 저항 성분을 줄여 센스 앰프가 더욱 정확하고 빠른 센싱 동작을 수행할 수 있다.
도 10은 본 발명의 실시예에 따른 메모리 시스템을 개략적으로 나타내는 블럭도이다.
도 10을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(1000)은 전술한 상 변화 메모리 장치의 실시예들 중 하나의 상 변화 메모리 장치(400, 600, 700, 800, 900)와 이를 제어하는 메모리 제어기(100)를 구비한다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 더욱 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 상 변화 메모리 장치의 단위 셀에 대한 등가 회로도이다.
도 2는 도 1의 상 변화 물질을 포함하는 기억 소자의 단면도이다.
도 3은 도 1 및 도 2의 상 변화 물질의 특성을 나타내는 그래프이다.
도 4는 본 발명의 제1 실시예에 따른 상 변화 메모리 장치를 개략적으로 나타내는 블럭도이다.
도 5는 도 4의 뱅크들을 더욱 자세히 나타내는 회로도이다.
도 6은 본 발명의 제2 실시예에 따른 상 변화 메모리 장치를 나타내는 도면이다.
도 7은 본 발명의 제3 실시예에 따른 상 변화 메모리 장치를 나타내는 도면이다.
도 8은 본 발명의 제4 실시예에 따른 상 변화 메모리 장치를 나타내는 도면이다.
도 9는 본 발명의 제5 실시예에 따른 상 변화 메모리 장치를 나타내는 도면이다.
도 10은 본 발명의 실시예에 따른 메모리 시스템을 개략적으로 나타내는 블럭도이다.
**도면의 주요부분에 대한 부호의 설명**
GBL : 글로벌 비트 라인
LBL : 로컬 비트 라인
SDL : 센스 앰프 데이터 라인
GY : 글로벌 비트 라인 선택 신호
LY : 로컬 비트 라인 선택 신호
GN : 글로벌 비트 라인 선택 트랜지스터
LN : 로컬 비트 라인 선택 트랜지스터
BANK : 뱅크
SEC : 섹터

Claims (23)

  1. 상 변화 메모리 장치에 있어서,
    제1 내지 제m(m은 2 이상의 자연수) 섹터들을 구비하는 뱅크; 및
    제x(i는 m보다 작은 자연수) 섹터 및 제x+1 섹터 사이에 위치하는 센스 앰프들을 구비하는 것을 특징으로 하는 상 변화 메모리 장치.
  2. 제1 항에 있어서, 상기 뱅크는,
    상기 제1 내지 제x 섹터들에 공유되는 제1 글로벌 비트 라인 그룹; 및
    상기 제x+1 내지 제m 섹터들에 공유되는 제2 글로벌 비트 라인 그룹을 구비하는 것을 특징으로 하는 상 변화 메모리 장치.
  3. 제2 항에 있어서, 상기 센스 앰프들 각각은,
    상기 제1 글로벌 비트 라인 그룹의 글로벌 비트 라인들 중 대응되는 복수개의 글로벌 비트 라인들과 상기 제2 글로벌 비트 라인 그룹의 글로벌 비트 라인들 중 대응되는 복수개의 글로벌 비트 라인들에 의해 공유되는 것을 특징으로 하는 상 변화 메모리 장치.
  4. 제2 항에 있어서, 상기 센스 앰프들 각각은,
    상기 제1 글로벌 비트 라인 그룹의 글로벌 비트 라인들 중 대응되는 하나의 글로벌 비트 라인과 상기 제2 글로벌 비트 라인 그룹의 글로벌 비트 라인들 중 대응되는 하나의 글로벌 비트 라인에 의해 공유되는 것을 특징으로 하는 상 변화 메모리 장치.
  5. 제2 항에 있어서, 상기 센스 앰프들 각각은,
    대응되는 글로벌 비트 라인들의 비트 라인 선택부와 연결되는 것을 특징으로 하는 상 변화 메모리 장치.
  6. 제5 항에 있어서, 상기 비트 라인 선택부는,
    일 단이 대응되는 글로벌 비트 라인과 연결되고 타 단이 대응되는 센스 앰프에 연결되며, 글로벌 비트 라인 선택 신호에 응답하여 게이팅(gating)되는 트랜지스터들인 것을 특징으로 하는 상 변화 메모리 장치.
  7. 제5 항에 있어서, 상기 비트 라인 선택부는,
    상기 제x 섹터의 일 단과 상기 제x+1 섹터의 일 단에 각각 위치하는 것을 특징으로 하는 상 변화 메모리 장치.
  8. 제5 항에 있어서, 상기 비트 라인 선택부는,
    상기 제x 섹터의 하 단과 상기 제x+1 섹터의 상 단에 각각 위치하는 것을 특징으로 하는 상 변화 메모리 장치.
  9. 제1 항에 있어서, 상기 뱅크는,
    상기 제1 내지 제m 섹터들에 공유되는 글로벌 비트 라인들을 구비하는 것을 특징으로 하는 상 변화 메모리 장치.
  10. 제9 항에 있어서, 상기 센스 앰프들 각각은,
    복수개의 글로벌 비트 라인들에 의해 공유되는 것을 특징으로 하는 상 변화 메모리 장치.
  11. 제9 항에 있어서, 상기 센스 앰프들 각각은,
    하나의 글로벌 비트 라인에 대응되어 구비되는 것을 특징으로 하는 상 변화 메모리 장치.
  12. 제9 항에 있어서, 상기 센스 앰프들 각각은,
    대응되는 글로벌 비트 라인들의 비트 라인 선택부와 연결되는 것을 특징으로 하는 상 변화 메모리 장치.
  13. 제12 항에 있어서, 상기 비트 라인 선택부는,
    일 단이 대응되는 글로벌 비트 라인과 연결되고 타 단이 대응되는 센스 앰프에 연결되며, 글로벌 비트 라인 선택 신호에 응답하여 게이팅(gating)되는 트랜지 스터인 것을 특징으로 하는 상 변화 메모리 장치.
  14. 제12 항에 있어서, 상기 비트 라인 선택부는,
    상기 제x 섹터의 일 단에 위치하는 것을 특징으로 하는 상 변화 메모리 장치.
  15. 제12 항에 있어서, 상기 비트 라인 선택부는,
    상기 제x+1 섹터의 일 단에 위치하는 것을 특징으로 하는 상 변화 메모리 장치.
  16. 제1 항에 있어서, 상기 x는,
    m/2 및 (m ± 1)/2 중 하나의 값을 갖는 것을 특징으로 하는 상 변화 메모리 장치.
  17. 제1 항에 있어서, 상기 상 변화 메모리 장치는,
    상기 센스 앰프들 각각이 제어 신호에 응답하여 대응되는 비트 라인에 대한 센싱(sensing) 동작을 수행하도록 제어하는 센스 앰프 제어부를 더 구비하는 것을 특징으로 하는 상 변화 메모리 장치.
  18. 상 변화 메모리 장치에 있어서,
    복수개의 뱅크들을 구비하는 메모리 셀 어레이; 및
    상기 복수개의 뱅크들 중 임의의 뱅크들에 의하여 공유되는 센스 앰프들을 구비하는 것을 특징으로 하는 상 변화 메모리 장치.
  19. 제18 항에 있어서, 상기 센스 앰프들 각각은,
    제1 뱅크의 글로벌 비트 라인들 중 대응되는 복수개의 글로벌 비트 라인들과 제2 뱅크의 글로벌 비트 라인들 중 대응되는 복수개의 글로벌 비트 라인들에 의해 공유되는 것을 특징으로 하는 상 변화 메모리 장치.
  20. 제18 항에 있어서, 상기 센스 앰프들 각각은,
    제1 뱅크의 글로벌 비트 라인들 중 대응되는 하나의 글로벌 비트 라인과 제2 뱅크의 글로벌 비트 라인들 중 대응되는 하나의 글로벌 비트 라인에 의해 공유되는 것을 특징으로 하는 상 변화 메모리 장치.
  21. 제18 항에 있어서, 상기 상 변화 메모리 장치는,
    상기 센스 앰프들 각각이 뱅크 선택 신호 및 제어 신호에 응답하여 대응되는 뱅크의 비트 라인에 대한 센싱(sensing) 동작을 수행하도록 제어하는 센스 앰프 제어부를 더 구비하는 것을 특징으로 하는 상 변화 메모리 장치.
  22. 제18 항에 있어서, 상기 센스 앰프들 각각은,
    두 개의 뱅크들에 의하여 공유되는 것을 특징으로 하는 상 변화 메모리 장치.
  23. 제1 항 및 제18 항 중 어느 한 항의 상 변화 메모리 장치를 구비하는 것을 특징으로 하는 메모리 시스템.
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