KR20100054418A - 상 변화 메모리 장치 - Google Patents

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KR20100054418A
KR20100054418A KR1020080113344A KR20080113344A KR20100054418A KR 20100054418 A KR20100054418 A KR 20100054418A KR 1020080113344 A KR1020080113344 A KR 1020080113344A KR 20080113344 A KR20080113344 A KR 20080113344A KR 20100054418 A KR20100054418 A KR 20100054418A
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이광진
문영국
김광호
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삼성전자주식회사
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Abstract

본 발명의 실시예에 따른 상 변화 메모리 장치는, 상 변화 메모리 셀 어레이; 상기 상 변화 메모리 셀 어레이의 독출 데이터들을 프리페치(pre-fetch)하는 데이터 레지스터; 상기 데이터 레지스터로부터 상기 프리페치된 독출 데이터들을 수신하여 출력하는 데이터 출력부; 및 제1페이지 모드와 제2페이지 모드 중의 하나를 설정하는 페이지 모드 설정 유닛을 구비한다. 상기 데이터 출력부는, 상기 제1페이지 모드에서, 페이지 어드레스들이 순차적으로 입력될 때마다 상기 데이터 레지스터에 프리페치된 독출 데이터들을 순차적으로 독출한다. 상기 제2페이지 모드에서, 페이지 어드레스들 중에서 시작 페이지 어드레스가 입력된 이후에 상기 데이터 레지스터에 프리페치된 독출 데이터들을 순차적으로 독출한다.

Description

상 변화 메모리 장치{Phase-change Random Access Memory device}
본 발명의 실시예는 상 변화 메모리 장치에 관한 것으로써, 예를 들어, 독출 성능 향상을 위하여 다양한 페이지 모드로 동작할 수 있는 상 변화 메모리 장치에 관한 것이다.
PRAM(Phase-change Random Access Memory)은 온도 변화에 대응되는 상 변화에 따라 저항이 변화되는 GST(Ge-Sb-Te)와 같은 물질(이하, 상 변화 물질이라 한다)을 이용하여 데이터를 저장하는 비휘발성 메모리이다. PRAM은 DRAM의 모든 장점과 더불어, 비휘발성 및 저전력소비 특성을 가지므로, 차세대 메모리로 인식되고 있다.
본 발명의 실시예가 이루고자 하는 기술적 과제는, 독출 성능 향상을 위하여 다양한 페이지 모드로 동작할 수 있는 상 변화 메모리 장치를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 제1실시예에 따른 상 변화 메모리 장치는, 상 변화 메모리 셀 어레이; 상기 상 변화 메모리 셀 어레이의 독출 데이터들을 프리페치(pre-fetch)하는 데이터 레지스터; 상기 데이터 레지스터로부터 상기 프리페치된 독출 데이터들을 수신하여 출력하는 데이터 출력부; 및 제1페이지 모드와 제2페이지 모드 중의 하나를 설정하는 페이지 모드 설정 유닛을 구비한다.
상기 데이터 출력부는, 상기 제1페이지 모드에서, 페이지 어드레스들이 순차적으로 입력될 때마다 상기 데이터 레지스터에 프리페치된 독출 데이터들을 순차적으로 독출한다. 상기 제2페이지 모드에서, 페이지 어드레스들 중에서 시작 페이지 어드레스가 입력된 이후에 상기 데이터 레지스터에 프리페치된 독출 데이터들을 순차적으로 독출한다.
상기 데이터 출력부는, 상기 제1페이지 모드에서 상기 페이지 어드레스들이 입력되는 경로와 다른 경로를 통하여 상기 프리페치된 독출 데이터들을 순차적으로 독출하고, 상기 제2페이지 모드에서 상기 시작 페이지 어드레스가 입력되는 경로와 동일한 경로를 통하여 상기 프리페치된 독출 데이터들을 순차적으로 독출할 수 있 다.
상기 기술적 과제를 달성하기 위한 본 발명의 제2실시예에 따른 상 변화 메모리 장치는, 제1상 변화 메모리 셀 어레이; 제2상 변화 메모리 셀 어레이; 상기 제1상 변화 메모리 셀 어레이의 독출 데이터들을 프리페치하는 제1데이터 레지스터; 상기 제2상 변화 메모리 셀 어레이의 독출 데이터들을 프리페치하는 제2데이터 레지스터; 상기 제1 및 제2데이터 레지스터들로부터 상기 프리페치된 독출 데이터들을 수신하여 출력하는 데이터 출력부; 및 제3페이지 모드와 제4페이지 모드 중의 하나를 설정하는 페이지 모드 설정 유닛을 구비한다.
상기 데이터 출력부는, 상기 제3페이지 모드에서, 상기 제1상 변화 메모리 셀 어레이의 페이지 어드레스들이 순차적으로 입력될 때마다 상기 제1데이터 레지스터에 프리페치된 독출 데이터들을 순차적으로 독출한 이후에, 상기 제2상 변화 메모리 셀 어레이의 페이지 어드레스들이 순차적으로 입력될 때마다 상기 제2데이터 레지스터에 프리페치된 독출 데이터들을 순차적으로 독출한다.
상기 데이터 출력부는, 상기 제4페이지 모드에서, 상기 제1상 변화 메모리 셀 블록의 시작 페이지 어드레스가 입력되면, 상기 제1데이터 레지스터에 프리페치된 독출 데이터들을 순차적으로 독출한 이후에, 상기 제2상 변화 메모리 셀 블록의 시작 페이지 어드레스가 입력되면, 상기 제2데이터 레지스터에 프리페치된 독출 데이터들을 순차적으로 독출한다.
상기 데이터 출력부는, 상기 제1 및 제2데이터 레지스터로부터 상기 프리페치된 독출 데이터들을 수신하여 증폭하는 제1 및 제2센스 앰프; 및 상기 제1 및 제 2센스 앰프로부터 상기 독출 데이터들을 수신하여 출력하는 데이터 먹스를 구비한다. 상기 데이터 먹스는 상기 제3페이지 모드에서, 상기 제1센스 앰프에서 증폭된 독출 데이터들을 순차적으로 독출한 이후에, 상기 제2센스 앰프에서 증폭된 독출 데이터들을 순차적으로 독출할 수 있다.
상기 데이터 출력부는, 상기 제3페이지 모드에서, 상기 페이지 어드레스들이 입력되는 경로와 다른 경로를 통하여 상기 프리페치된 독출 데이터들을 순차적으로 독출할 수 있다. 상기 데이터 출력부는, 상기 제4페이지 모드에서, 상기 시작 페이지 어드레스가 입력되는 경로와 동일한 경로를 통하여 상기 프리페치된 독출 데이터들을 순차적으로 독출할 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 메모리 장치의 동기(synchronous) 독출 동작과 버스트 모드를 설명하기 위한 타이밍도이다.
도 1을 참조하면, 동기 독출 동작에서 데이터들(DQA1~DQA5)은 클럭 사이클(clock cycle)을 기준으로 독출된다. 어드레스(A1)가 입력되고부터 초기 레이턴 시(tlAA)가 경과한 이후에, 복수개의 데이터들(DQA1~DQA5)이 순차적으로 독출된다. 도 1에서처럼, 일정한 개수의 데이터들(DQA1~DQA5)이 연속적인 클럭 사이클에 맞추어져서 순차적으로 독출되는 독출 모드를 버스트 모드(burst mode)라고 한다. 버스트 모드는 일정한 개수의 데이터들을 순차적으로 독출하기 때문에 반도체 메모리 장치가 고속으로 동작할 수 있게 한다.
도 2는 메모리 장치의 비동기(asynchronous) 독출 동작의 일 예를 설명하기 위한 타이밍도이다.
도 2를 참조하면, 첫 번째 어드레스(A1)가 입력되고부터 레이턴시(tAA1)가 경과한 이후에 첫 번째 데이터(DQA1)가 독출된다. 다음으로, 두 번째 어드레스(A2)가 입력되고부터 레이턴시(tAA1)가 경과한 이후에 두 번째 데이터(DQA2)가 독출된다. 도 1의 동기 독출 동작에서와 달리, 도 2의 비동기 독출 동작에서는 데이터들(DQA1, DQA2)이 어드레스들(A1, A2)을 기준으로 독출된다.
도 3은 메모리 장치의 비동기 독출 동작의 다른 예를 설명하기 위한 타이밍도이다.
도 3을 참조하면, 첫 번째 어드레스(A1)가 입력되고부터 레이턴시(tAA2)가 경과한 이후에 첫 번째 데이터(DQA1)가 독출된다. 다음으로, 두 번째 어드레스(A2)가 입력되고부터 레이턴시(tAA2)가 경과한 이후에 두 번째 데이터(DQA2)가 독출된다. 도 2의 비동기 독출 동작과 마찬가지로, 도 3의 비동기 독출 동작에서도 데이터들(DQA1, DQA2)이 어드레스들(A1, A2)을 기준으로 독출된다.
한편, 도 2의 비동기 독출 동작에서 어드레스들(A1, A2)과 데이터들(DQA1, DQA2)은 서로 다른 경로를 통하여 독출될 수 있다. 반면에, 도 3의 비동기 독출 동작에서 어드레스들(A1, A2)과 데이터들(DQA1, DQA2)은 서로 동일한 경로를 통하여 독출될 수 있다.
도 4는 본 발명의 제1실시예에 따른 상 변화 메모리 장치의 블록도이다.
도 4를 참조하면, 본 발명의 제1실시예에 따른 상 변화 메모리 장치(400)는 상 변화 메모리 셀 어레이(410), 데이터 레지스터(420), 데이터 출력부(430), 및 페이지 모드 설정 유닛(440)을 구비한다.
상 변화 메모리 셀 어레이(410)는 다수의 상 변화 메모리 셀들을 포함한다. 데이터 레지스터(420)는 상 변화 메모리 셀 어레이의 독출 데이터들을 프리페치(pre-fetch)한다. 데이터 출력부(430)는 데이터 레지스터(420)로부터 프리페치된 독출 데이터들을 수신하여 출력한다. 페이지 모드 설정 유닛(440)는, 데이터 출력부(430)가 독출 데이터를 출력하는 페이지 모드를 설정할 수 있다. 이하에서 도 5와 도 6을 참조하여, 페이지 모드(제1페이지 모드와 제2페이지 모드)을 설명한다.
도 5는 도 4의 상 변화 메모리 장치의 제1페이지 모드를 설명하기 위한 타이밍도이다.
제1페이지 모드는, 어드레스 핀과 데이터 핀이 분리되어 있는 DeMUX 제품(어드레스와 데이터를 서로 다른 핀을 통하여 독출하는 제품)에서 이용될 수 있다. 또한, 제1페이지 모드는, 데이터 레지스터에 프리페치된 데이터 단위로 독출할 수 있다.
도 5를 참조하면, 데이터 출력부(430)는 제1페이지 모드에서, 페이지 어드레 스들(A1 ~ A4)이 순차적으로 입력될 때마다 데이터 레지스터에 프리페치된 복수개의 독출 데이터들(DQA1 ~ DQA4)을 순차적으로 독출한다. 도 2와 도 5에서 4개의 독출 데이터들을 독출하는 데 걸리는 시간을 비교하면(도 2의 tAA1과 도 5의 tAA가 동일하다고 가정한다), 도 2에서의 시간보다 도 5에서의 시간이 3 * tAA ?? 3 * tPA 만큼 짧다. 한편, tAA는 100ns로 설정될 수 있고, tPA는 20ns로 설정될 수 있으나, 이러한 수치들은 단순한 예시일 뿐이다.
/AVD 신호가 논리 로우일때 시작 페이지 어드레스(A1)가 입력되고 난 다음에, /OE 신호가 논리 로우로 천이되면 프리페치된 독출 데이터들(DQA1 ~ DQA4)을 순차적으로 내보낸다.
도 6은 도 4의 상 변화 메모리 장치의 제2페이지 모드를 설명하기 위한 타이밍도이다.
제2페이지 모드는, 어드레스 핀과 데이터 핀이 분리되어 있지 않은 MUX 제품(어드레스와 데이터를 동일한 핀을 통하여 독출하는 제품)에서 이용될 수 있다. 또한, 제2페이지 모드는, 데이터 레지스터에 프리페치된 데이터 단위로 독출할 수 있다.
도 6을 참조하면, 데이터 출력부(430)는 제2페이지 모드에서, 페이지 어드레스들(A1 ~ A4) 중에서 시작 페이지 어드레스(A1)가 입력된 이후에 데이터 레지스터에 프리페치된 독출 데이터들(DQA1 ~ DQA4)을 순차적으로 독출한다. 도 3와 도 6에서 4개의 독출 데이터들을 독출하는 데 걸리는 시간을 비교하면(도 3의 tAA2과 도 6의 tAA가 동일하다고 가정한다), 도 3에서의 시간보다 도 6에서의 시간이 3 * tAA ?? 3 * tPA 만큼 짧다. 도 5에서와 마찬가지로, tAA는 100ns로 설정될 수 있고, tPA는 20ns로 설정될 수 있으나, 이러한 수치들은 단순한 예시일 뿐이다.
/AVD 신호가 논리 로우일때 시작 페이지 어드레스(A1)가 입력되고 난 다음에, /OE 신호를 토글링하면서 프리페치된 독출 데이터들(DQA1 ~ DQA4)을 순차적으로 내보낸다. 한편, 도 6을 참조하면, 제2페이지 모드에서 시작 페이지 어드레스(A1)를 제외한 나머지 페이지 어드레스들(A2 ~ A4)은, 프리페치된 독출 데이터들(DQA1 ~ DQA4)을 순차적으로 독출하는 동작에 영향을 주지 않을 수 있다.
다시 도 4를 참조하면, 페이지 모드 설정 유닛(440)은, PRAM 제어 유닛(460)으로부터 수신된 MRS(MRSx)를 이용하거나 또는 커맨드들(CMDx)의 조합을 이용하여, 제1페이지 모드 또는 제2페이지 모드를 설정할 수 있다.
데이터 출력부(430)는 하나 이상의 센스 앰프(436)와 하나 이상의 데이터 먹스(434)를 구비할 수 있다. 센스 앰프(436)와 데이터 먹스(434)는 페이지 모드 설정 유닛(440)이 생성하는 제어 신호들(SA_CTRL, DMUX_CTRL)을 수신하여, 앞서 설명된 제1페이지 모드와 제2페이지 모드로 동작할 수 있다.
상 변화 메모리 셀 어레이(410)의 데이터들은, 데이터 레지스터(420), 센스 앰프(436)와 데이터 먹스(434)를 거쳐서 출력 드라이버(496)로 전달되고, 출력 드라이버(496)와 입출력 패드(484)를 통하여 외부로 독출된다. 입출력 패드(484)를 통하여 수신된 데이터는 입력 드라이버(494)와 기입 드라이버(492)를 통하여 상 변화 메모리 셀 어레이(410)에 기입될 수 있다.
어드레스 패드(482)를 통하여 수신된 외부 어드레스(EX_ADDR)는 어드레스 버 퍼(450)를 통하여 프리 디코더(472)로 전달된다. 프리 디코더(472)는 로우 어드레스(X-add)와 칼럼 어드레스(Y-add)를 생성하여, 로우 디코더(474)와 칼럼 디코더(476)로 전달한다. 로우 디코더(474)는 상 변화 메모리 셀 어레이(410)의 로우들(WL0~WLn) 중에 하나를 선택하고, 칼럼 디코더(476)는 상 변화 메모리 셀 어레이(410)의 칼럼들(Y0 ~ Ym) 중에 하나를 선택한다. 로우 디코더(474)가 선택하는 로우와 칼럼 디코더(476)가 선택하는 칼럼은, 프리 디코더(472)로부터 수신된 로우 어드레스(X-add)와 칼럼 어드레스(Y-add)에 의하여 결정될 수 있다.
도 7은 본 발명의 제2실시예에 따른 상 변화 메모리 장치의 블록도이다.
도 7을 참조하면, 본 발명의 제2실시예에 따른 상 변화 메모리 장치는, 제1상 변화 메모리 셀 어레이(712), 제2상 변화 메모리 셀 어레이(714), 제1데이터 레지스터(726), 제2데이터 레지스터(728), 데이터 출력부(730), 및 페이지 모드 설정 유닛(740)을 구비한다.
제1데이터 레지스터(726)는 제1상 변화 메모리 셀 어레이(712)의 독출 데이터들을 프리페치 한다. 제2데이터 레지스터(728)는 제2상 변화 메모리 셀 어레이(714)의 독출 데이터들을 프리페치 한다. 데이터 출력부(730)는 제1 및 제2데이터 레지스터(726, 728)로부터 프리페치된 독출 데이터들을 수신하여 출력한다. 페이지 모드 설정 유닛(740)는, 데이터 출력부(730)가 독출 데이터를 출력하는 페이지 모드를 설정할 수 있다. 이하에서 도 8과 도 9를 참조하여, 페이지 모드(제3페이지 모드와 제4페이지 모드)을 설명한다.
도 8은 도 7의 상 변화 메모리 장치의 제3페이지 모드를 설명하기 위한 타이 밍도이다.
제3페이지 모드는, 어드레스 핀과 데이터 핀이 분리되어 있는 DeMUX 제품(어드레스와 데이터를 서로 다른 핀을 통하여 독출하는 제품)에서 이용될 수 있다. 또한, 제1페이지 모드는, 데이터 레지스터에 프리페치된 데이터 단위 이상으로 독출할 수 있다.
도 7과 도 8을 참조하면, 데이터 출력부(430)는 제3페이지 모드에서, 제1상 변화 메모리 셀 어레이(712)의 페이지 어드레스들(A11 ~ A14)이 순차적으로 입력될 때마다 제1데이터 레지스터(726)에 프리페치된 독출 데이터들(DQ11 ~ DQ14)을 순차적으로 독출한다. 그 이후에, 제2상 변화 메모리 셀 어레이(714)의 페이지 어드레스들(A21 ~ A24)이 순차적으로 입력될 때마다 제2데이터 레지스터(728)에 프리페치된 독출 데이터들(DQ21 ~ DQ24)을 순차적으로 독출한다.
데이터 출력부(430)는 제1센스 앰프(736), 제2센스 앰프(738), 및 데이터 먹스(734)를 구비할 수 있다. 제1센스 앰프(736)와 제2센스 앰프(738)는, 제1데이터 레지스터(726)와 제2데이터 레지스터(728)에 프리페치된 독출 데이터들을 증폭한다. 데이터 먹스(734)는 제1 및 제2센스 앰프(736, 738)로부터 독출 데이터들을 수신하여 출력한다. 제3페이지 모드에서, 제1센스 앰프(736)에서 증폭된 독출 데이터들을 순차적으로 독출한 이후에, 제2센스 앰프(738)에서 증폭된 독출 데이터들을 순차적으로 독출할 수 있다. 즉, 센스 앰프를 공유하지 않는 데이터들 사이에서 어드레스 천이(address transistion)를 발생시킬 수 있다.
제4페이지 모드는, 어드레스 핀과 데이터 핀이 분리되어 있지 않은 MUX 제 품(어드레스와 데이터를 동일한 핀을 통하여 독출하는 제품)에서 이용될 수 있다. 또한, 제4페이지 모드는, 데이터 레지스터에 프리페치된 데이터 단위 이상으로 독출할 수 있다.
도 7을 참조하면, 데이터 출력부(430)는 제4페이지 모드에서, 제1상 변화 메모리 셀 블록(712)의 시작 페이지 어드레스가 입력되면, 제1데이터 레지스터(726)에 프리페치된 독출 데이터들을 순차적으로 독출한다. 그 이후에, 제2상 변화 메모리 셀 블록(714)의 시작 페이지 어드레스가 입력되면, 제2데이터 레지스터(728)에 프리페치된 독출 데이터들을 순차적으로 독출한다.
도 9는 도 4와 도 7의 상 변화 메모리 셀 어레이에 구비될 수 있는 다이오드 타입 상 변화 메모리 셀의 등가 회로도이다.
도 9에는 다이오드 타입 상 변화 메모리 셀(C)이 도시된다. 도 4와 도 7의 상 변화 메모리 셀 어레이는, 도 9와 같은 복수개의 다이오드 타입 상 변화 메모리 셀들(C)을 구비할 수 있다.
다이오드 타입 상 변화 메모리 셀(C)은 기억 소자(ME)와 P-N 다이오드(D)를 구비한다. 비트 라인(BL)에는 상 변화 물질(Ge-Sb-Te ; GST)이 연결되고 상 변화 물질(GST)은 다이오드(D)의 P-정션(Junction)에, 워드 라인(WL)은 N-정션(Junction)에 연결된다.
기억 소자(ME)는 상 변화 물질(GST)을 구비한다. 다이오드 타입 상 변화 메모리 셀(C)의 상 변화 물질(GST)은 온도 및 가열시간에 따라 결정화되거나 비결정화 됨으로써 정보를 저장한다. 상 변화 물질(GST)의 상 변화를 위해서 일반적으로 900℃이상의 고온이 필요하며, 이는 다이오드 타입 상 변화 메모리 셀(C)에 흐르는 전류를 이용한 주울 열(Joule Heating)에 의하여 얻게 된다.
도 10은 도 9의 상 변화 물질(GST)을 포함하는 기억 소자(ME)의 단면도이다.
도 10을 참조하면, 기억 소자(ME)의 하부 전극(BEC)으로 상기와 같이 생성된 전류가 공급되면, 이에 대응하여 상 변화 물질(GST)의 하부 전극(BEC)과의 접촉 부위인 PGM의 부피 및 상태가 달라진다. 이러한 PGM의 변화는 상 변화 물질(GST)의 결정 상태를 결정한다.
도 11은 도 9와 도 10의 상 변화 물질(GST)의 특성을 나타내는 그래프이다. 이때, 도 11의 도면 부호 "CON1"은 상 변화 물질이 비결정화 상태로 되기 위한 조건을 나타내며, "CON0"은 결정화 상태로 되기 위한 조건을 나타낸다. 도 9 내지 도 11을 참조하여, 상 변화 메모리 장치에서의 기입 동작 및 독출 동작을 설명한다.
먼저, 기입 동작을 살펴본다. 정보 "1"을 저장하기 위하여, 상 변화 물질(GST)을 용융점(Melting Temperature)(TMP2) 이상으로 가열한 뒤(t1) 급속히 냉각시키면, 상 변화 물질(GST)이 비결정화(Amorphous) 상태로 되다. 이러한 비결정화 상태가 정보 "1"로 정의된다. 이 상태를 리셋(Reset) 상태라고도 한다. 정보 "0"을 저장하기 위해서는, 상 변화 물질을 결정화 온도(Crystallization Temperature)(TMP1) 이상으로 가열하여 일정 시간 동안 유지한 뒤(t2) 서서히 냉각시킨다. 이때, 상 변화 물질이 결정화 상태로 되는데, 이러한 상태가 정보 "0"으로 정의된다. 이를 셋(Set) 상태라고도 한다.
다음으로 독출 동작을 살펴본다. 대응되는 비트 라인(BL)과 워드 라인(WL)의 선택에 의해 독출하고자 하는 메모리 셀(C)이 선택된다. 선택된 메모리 셀(C)로 독출 전류를 공급하여, 상 변화 물질(GST)의 저항 상태에 따른 전압 변화의 차이로서 "1"과 "0"을 구분한다.
도 12는 도 4와 도 7의 상 변화 메모리 셀 어레이에 구비될 수 있는 MOS 타입 상 변화 메모리 셀의 등가 회로도이다.
도 12에는 MOS 타입 상 변화 메모리 셀이 도시된다. 도 4와 도 7의 상 변화 메모리 셀 어레이는, 도 12와 같은 복수개의 MOS 타입 상 변화 메모리 셀들을 구비할 수 있다.
한편, 도 11과 도 12에 도시된 상 변화 메모리 셀은, 다른 저항 변화 메모리(resistive change memory) 셀들로 대체될 수 있다. 예를 들어, MRAM, ReRAM 또는 RaceTrack 메모리 등으로 대체될 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 메모리 장치의 동기(synchronous) 독출 동작과 버스트 모드를 설명하기 위한 타이밍도이다.
도 2는 메모리 장치의 비동기(asynchronous) 독출 동작의 일 예를 설명하기 위한 타이밍도이다.
도 3은 메모리 장치의 비동기 독출 동작의 다른 예를 설명하기 위한 타이밍도이다.
도 4는 본 발명의 제1실시예에 따른 상 변화 메모리 장치의 블록도이다.
도 5는 도 4의 상 변화 메모리 장치의 제1페이지 모드를 설명하기 위한 타이밍도이다.
도 6은 도 4의 상 변화 메모리 장치의 제2페이지 모드를 설명하기 위한 타이밍도이다.
도 7은 본 발명의 제2실시예에 따른 상 변화 메모리 장치의 블록도이다.
도 8은 도 7의 상 변화 메모리 장치의 제3페이지 모드를 설명하기 위한 타이밍도이다.
도 9는 도 4와 도 7의 상 변화 메모리 셀 어레이에 구비될 수 있는 다이오드 타입 상 변화 메모리 셀의 등가 회로도이다.
도 10은 도 9의 상 변화 물질(GST)을 포함하는 기억 소자(ME)의 단면도이다.
도 11은 도 9와 도 10의 상 변화 물질(GST)의 특성을 나타내는 그래프이다.
도 12는 도 4와 도 7의 상 변화 메모리 셀 어레이에 구비될 수 있는 MOS 타입 상 변화 메모리 셀의 등가 회로도이다.

Claims (16)

  1. 상 변화 메모리 셀 어레이;
    상기 상 변화 메모리 셀 어레이의 독출 데이터들을 프리페치(pre-fetch)하는 데이터 레지스터;
    상기 데이터 레지스터로부터 상기 프리페치된 독출 데이터들을 수신하여 출력하는 데이터 출력부; 및
    제1페이지 모드와 제2페이지 모드 중의 하나를 설정하는 페이지 모드 설정 유닛을 구비하고,
    상기 데이터 출력부는,
    상기 제1페이지 모드에서, 페이지 어드레스들이 순차적으로 입력될 때마다 상기 데이터 레지스터에 프리페치된 독출 데이터들을 순차적으로 독출하고,
    상기 제2페이지 모드에서, 페이지 어드레스들 중에서 시작 페이지 어드레스가 입력된 이후에 상기 데이터 레지스터에 프리페치된 독출 데이터들을 순차적으로 독출하는 것을 특징으로 하는 상 변화 메모리 장치.
  2. 제1항에 있어서, 상기 데이터 출력부는,
    상기 제1페이지 모드에서, 상기 페이지 어드레스들이 입력되는 경로와 다른 경로를 통하여 상기 프리페치된 독출 데이터들을 순차적으로 독출하는 것을 특징으로 하는 상 변화 메모리 장치.
  3. 제1항에 있어서, 상기 데이터 출력부는,
    상기 제2페이지 모드에서, 상기 시작 페이지 어드레스가 입력되는 경로와 동일한 경로를 통하여 상기 프리페치된 독출 데이터들을 순차적으로 독출하는 것을 특징으로 하는 상 변화 메모리 장치.
  4. 제1항에 있어서, 상기 제2페이지 모드에서,
    상기 시작 페이지 어드레스를 제외한 나머지 페이지 어드레스들은, 상기 프리페치된 독출 데이터들을 순차적으로 독출하는 동작에 영향을 주지 않는 것을 특징으로 하는 상 변화 메모리 장치.
  5. 제1항에 있어서, 상기 데이터 출력부는,
    상기 데이터 레지스터로부터 상기 프리페치된 독출 데이터들을 수신하여 증폭하는 하나 이상의 센스 앰프; 및
    상기 하나 이상의 센스 앰프로부터 상기 독출 데이터들을 수신하여 출력하는 하나 이상의 데이터 먹스를 구비하는 것을 특징으로 하는 상 변화 메모리 장치.
  6. 제1항에 있어서,
    상기 페이지 어드레스들을 수신하는 하나 이상의 어드레스 버퍼를 더 구비하는 것을 특징으로 하는 상 변화 메모리 장치.
  7. 제1항에 있어서, 상기 페이지 모드 설정 유닛은,
    MRS를 이용하거나 또는 커맨드들의 조합을 이용하여, 제1페이지 모드 또는 제2페이지 모드를 설정하는 것을 특징으로 하는 상 변화 메모리 장치.
  8. 제1항에 있어서, 상기 상 변화 메모리 셀 어레이는,
    복수개의 MOS 타입 상 변화 메모리 셀들 또는 복수개의 다이오드 타입 상 변화 메모리 셀들을 구비하는 것을 특징으로 하는 상 변화 메모리 장치.
  9. 제1상 변화 메모리 셀 어레이;
    제2상 변화 메모리 셀 어레이;
    상기 제1상 변화 메모리 셀 어레이의 독출 데이터들을 프리페치하는 제1데이터 레지스터;
    상기 제2상 변화 메모리 셀 어레이의 독출 데이터들을 프리페치하는 제2데이터 레지스터;
    상기 제1 및 제2데이터 레지스터들로부터 상기 프리페치된 독출 데이터들을 수신하여 출력하는 데이터 출력부; 및
    제3페이지 모드와 제4페이지 모드 중의 하나를 설정하는 페이지 모드 설정 유닛을 구비하고,
    상기 데이터 출력부는,
    상기 제3페이지 모드에서,
    상기 제1상 변화 메모리 셀 어레이의 페이지 어드레스들이 순차적으로 입력될 때마다 상기 제1데이터 레지스터에 프리페치된 독출 데이터들을 순차적으로 독출한 이후에,
    상기 제2상 변화 메모리 셀 어레이의 페이지 어드레스들이 순차적으로 입력될 때마다 상기 제2데이터 레지스터에 프리페치된 독출 데이터들을 순차적으로 독출하고,
    상기 제4페이지 모드에서,
    상기 제1상 변화 메모리 셀 블록의 시작 페이지 어드레스가 입력되면, 상기 제1데이터 레지스터에 프리페치된 독출 데이터들을 순차적으로 독출한 이후에,
    상기 제2상 변화 메모리 셀 블록의 시작 페이지 어드레스가 입력되면, 상기 제2데이터 레지스터에 프리페치된 독출 데이터들을 순차적으로 독출하는 것을 특징으로 하는 상 변화 메모리 장치.
  10. 제9항에 있어서, 상기 데이터 출력부는,
    상기 제1 및 제2데이터 레지스터로부터 상기 프리페치된 독출 데이터들을 수신하여 증폭하는 제1 및 제2센스 앰프; 및
    상기 제1 및 제2센스 앰프로부터 상기 독출 데이터들을 수신하여 출력하는 데이터 먹스를 구비하고,
    상기 데이터 먹스는,
    상기 제3페이지 모드에서, 상기 제1센스 앰프에서 증폭된 독출 데이터들을 순차적으로 독출한 이후에, 상기 제2센스 앰프에서 증폭된 독출 데이터들을 순차적으로 독출하는 것을 특징으로 하는 상 변화 메모리 장치.
  11. 제9항에 있어서, 상기 데이터 출력부는,
    상기 제3페이지 모드에서, 상기 페이지 어드레스들이 입력되는 경로와 다른 경로를 통하여 상기 프리페치된 독출 데이터들을 순차적으로 독출하는 것을 특징으로 하는 상 변화 메모리 장치.
  12. 제9항에 있어서, 상기 데이터 출력부는,
    상기 제4페이지 모드에서, 상기 시작 페이지 어드레스가 입력되는 경로와 동일한 경로를 통하여 상기 프리페치된 독출 데이터들을 순차적으로 독출하는 것을 특징으로 하는 상 변화 메모리 장치.
  13. 제9항에 있어서, 상기 상 변화 메모리 셀 어레이는,
    복수개의 MOS 타입 상 변화 메모리 셀들 또는 복수개의 다이오드 타입 상 변화 메모리 셀들을 구비하는 것을 특징으로 하는 상 변화 메모리 장치.
  14. 상 변화 메모리 셀 어레이;
    상기 상 변화 메모리 셀 어레이의 독출 데이터들을 프리페치하는 데이터 레지스터;
    상기 데이터 레지스터로부터 상기 프리페치된 독출 데이터들을 수신하여 출력하는 데이터 출력부; 및
    페이지 어드레스들을 수신하고, 상기 데이터 출력부로부터 독출 데이터들을 수신하여 출력하는 어드레스/데이터 공용 핀을 구비하고,
    상기 데이터 출력부는,
    상기 어드레스/데이터 공용 핀을 통하여, 페이지 어드레스들 중에서 시작 페이지 어드레스가 입력된 이후에,
    상기 어드레스/데이터 공용 핀을 통하여, 상기 데이터 레지스터에 프리페치된 독출 데이터들을 순차적으로 독출하는 것을 특징으로 하는 상 변화 메모리 장치.
  15. 제1상 변화 메모리 셀 어레이;
    제2상 변화 메모리 셀 어레이;
    상기 제1상 변화 메모리 셀 어레이의 독출 데이터들을 프리페치하는 제1데이터 레지스터;
    상기 제2상 변화 메모리 셀 어레이의 독출 데이터들을 프리페치하는 제2데이터 레지스터;
    상기 제1 및 제2데이터 레지스터들로부터 상기 프리페치된 독출 데이터들을 수신하여 출력하는 데이터 출력부; 및
    페이지 어드레스들을 수신하고, 상기 데이터 출력부로부터 독출 데이터들을 수신하여 출력하는 어드레스/데이터 공용 핀을 구비하고,
    상기 어드레스/데이터 공용 핀을 통하여 상기 제1상 변화 메모리 셀 블록의 시작 페이지 어드레스가 입력되면, 상기 어드레스/데이터 공용 핀을 통하여 상기 제1데이터 레지스터에 프리페치된 독출 데이터들을 순차적으로 독출한 이후에,
    상기 어드레스/데이터 공용 핀을 통하여 상기 제2상 변화 메모리 셀 블록의 시작 페이지 어드레스가 입력되면, 상기 어드레스/데이터 공용 핀을 통하여 상기 제2데이터 레지스터에 프리페치된 독출 데이터들을 순차적으로 독출하는 것을 특징으로 하는 상 변화 메모리 장치.
  16. 제1상 변화 메모리 셀 어레이;
    제2상 변화 메모리 셀 어레이;
    상기 제1상 변화 메모리 셀 어레이의 독출 데이터들을 프리페치하는 제1데이터 레지스터;
    상기 제2상 변화 메모리 셀 어레이의 독출 데이터들을 프리페치하는 제2데이터 레지스터;
    상기 제1 및 제2데이터 레지스터들로부터 상기 프리페치된 독출 데이터들을 수신하여 출력하는 데이터 출력부;
    페이지 어드레스들을 수신하는 어드레스 핀;
    상기 데이터 출력부로부터 독출 데이터들을 수신하여 출력하는 데이터 핀을 구비하고,
    상기 데이터 출력부는,
    상기 어드레스 핀을 통하여 상기 제1상 변화 메모리 셀 어레이의 페이지 어드레스들이 순차적으로 입력될 때마다, 상기 데이터 핀을 통하여 상기 제1데이터 레지스터에 프리페치된 독출 데이터들을 순차적으로 독출한 이후에,
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Publication number Priority date Publication date Assignee Title
JP2696026B2 (ja) * 1991-11-21 1998-01-14 株式会社東芝 半導体記憶装置
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US6526483B1 (en) * 2000-09-20 2003-02-25 Broadcom Corporation Page open hint in transactions
US7099179B2 (en) 2003-12-22 2006-08-29 Unity Semiconductor Corporation Conductive memory array having page mode and burst mode write capability

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