TW202238887A - 半導體積體電路、多晶片封裝及半導體積體電路操作方法 - Google Patents

半導體積體電路、多晶片封裝及半導體積體電路操作方法 Download PDF

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Abstract

實施形態提供一種基於多晶片封裝內的多個記憶體晶片所偵測出的電訊號，記憶體晶片可識別自身記憶體晶片的邏輯單元編號與裝載晶片數的總數的半導體積體電路、多晶片封裝以及半導體積體電路的操作方法。實施形態的半導體積體電路包括：多晶片封裝，包括多個記憶體晶片；以及控制器，控制多晶片封裝。多個記憶體晶片包括邏輯控制部，所述邏輯控制部具有自配線焊墊偵測電位的邏輯單元電路。邏輯單元電路基於自配線焊墊偵測出的電位來判斷主晶片與從晶片，主晶片對從晶片發送脈衝計數及狀態響應指令，以使從晶片設定自身記憶體晶片的邏輯單元編號，並基於來自從晶片的狀態資訊，來設定所裝載的晶片數的總數。

Description

半導體積體電路、多晶片封裝以及半導體積體電路的操作方法
本發明的實施形態是有關於一種半導體積體電路、多晶片封裝以及半導體積體電路的操作方法。
作為非揮發性半導體記憶裝置，已知有反及（Not AND，NAND）快閃記憶體。已知的是，在NAND快閃記憶體包含多個記憶體晶片的情況下，在封入封裝（package）後自外部對保存於記憶胞陣列的唯讀記憶體（Read Only Memory，ROM）區域中的暫存器進行重寫，藉此來識別各個記憶體晶片。
本發明所欲解決的課題在於，提供一種基於多晶片封裝內的多個記憶體晶片所偵測出的電訊號，記憶體晶片可識別自身記憶體晶片的邏輯單元編號與裝載晶片數的總數的半導體積體電路、多晶片封裝以及半導體積體電路的操作方法。
實施形態的半導體積體電路包括：多晶片封裝，包括多個記憶體晶片；以及控制器，控制多晶片封裝。多個記憶體晶片包括邏輯控制部，所述邏輯控制部具有自配線焊墊偵測電位的邏輯單元電路。邏輯單元電路基於自配線焊墊偵測出的電位來判斷主晶片與從晶片，主晶片對從晶片發送脈衝計數及狀態響應指令，藉此，從晶片設定自身記憶體晶片的邏輯單元編號，基於來自從晶片的狀態資訊，來設定所裝載的晶片數的總數。
以下，參照圖式來說明實施形態。以下說明的圖式的記載中，對於相同或類似的部分標註相同或類似的符號。圖式為示意性者。
而且，以下所示的實施形態是例示用於使技術思想具體化的裝置或方法，並不特定各構成零件的材質、形狀、結構、配置等。本實施形態可在申請專利的範圍中追加各種變更。
以下的說明中，邏輯單元編號LUN（Logical Unit Number）、多晶片模組MCM（Multi-Chip Module）有時為了簡化表達而記作LUN、MCM。
[實施形態] （半導體積體電路） 圖1表示實施形態的半導體積體電路100的塊結構的一例。半導體積體電路100經由主介面2而與主機裝置1連接，作為主機裝置1的外部記憶裝置發揮功能。再者，所謂主機裝置1，例如是指個人電腦、平板、智慧電話、行動電話、攝影裝置等。以下的說明中，主機裝置1亦稱作主機1。而且，主介面2也稱作主機I/F2。
如圖1所示，半導體積體電路100包括非揮發性半導體記憶裝置10、控制器20及NAND介面30。非揮發性半導體記憶裝置10例如為NAND快閃記憶體。再者，作為非揮發性記憶體，並不限定於NAND快閃記憶體之類的非揮發性半導體記憶體，只要是電阻式隨機存取記憶體（Resistance Random Memory，ReRAM）、鐵電式隨機存取記憶體（Ferroelectric Random Memory，FeRAM）等可進行資料保存的記憶體即可。再者，以下的說明中，作為非揮發性半導體記憶裝置10的一例，稱作NAND快閃記憶體10。而且，將NAND介面30稱作NANDI/F30。
NAND快閃記憶體10是包括多晶片封裝15而構成。而且，多晶片封裝15包含多個記憶體晶片（例如#0～#3）。各個記憶體晶片具有由多個記憶胞呈矩陣狀排列而成的記憶胞陣列。各個記憶胞可進行多值記憶。各個記憶體晶片是將多個作為資料擦除單位的物理塊排列而構成。而且，NAND快閃記憶體10針對每個物理頁面進行資料的寫入及資料的讀出。物理塊包含多個物理頁面。
控制器20自主機1接受命令，基於所接受的命令來控制NAND快閃記憶體10。具體而言，控制器20將自主機1指示了寫入的資料寫入至NAND快閃記憶體10，將自主機1指示了讀出的資料自NAND快閃記憶體10予以讀出並發送至主機1。控制器20藉由NANDI/F30而電性連接於NAND快閃記憶體10。NAND快閃記憶體10非揮發地記憶資料。
NANDI/F30例如關於晶片賦能（chip enable）訊號（以下稱作/CE）、指令鎖存賦能（latch enable）訊號（以下稱作CLE）、位址鎖存賦能訊號（以下稱作ALE）、寫賦能訊號（以下稱作/WE）、讀賦能訊號（以下稱作/RE）、寫保護（write protect）訊號（以下稱作/WP）、I/O＜7：0＞以及資料選通訊號（以下稱作DQS）的各個，經由各別的配線來進行收發。
（多晶片封裝的內部結構例） 對實施形態的構成NAND快閃記憶體10的多晶片封裝15的內部結構例進行說明。
圖2表示實施形態的構成NAND快閃記憶體10的多晶片封裝15的內部結構的一例。本實施形態中，圖1的NAND快閃記憶體10例如包含一個多晶片封裝15。但是，NAND快閃記憶體10亦可包含多個多晶片封裝15。
如圖2所示，多晶片封裝15包括多個（此處為四個）記憶體晶片#0～#3。
記憶體晶片#0～記憶體晶片#3例如關於/CE、CLE、ALE、/WE、/RE、/WP、I/O＜7：0＞及DQS的各個，利用各別的內部配線而電性連接。例如，多晶片封裝15的I/O0於多晶片封裝15內與記憶體晶片#0～記憶體晶片#3共同連接。同樣地，多晶片封裝15的I/O1於多晶片封裝15內與記憶體晶片#0～記憶體晶片#3共同連接。關於其他訊號亦相同。
（記憶體晶片的內部電路例） 接下來說明記憶體晶片#0～記憶體晶片#3的內部電路例。
圖3表示記憶體晶片#0～記憶體晶片#3的內部電路的一例。各個記憶體晶片#0～#3包括相同的結構，因此，此處對記憶體晶片#0的結構進行說明。
如圖3所示，記憶體晶片#0包括I/O控制電路111、邏輯控制電路112、電壓產生電路113、暫存器控制電路114、行控制電路115、資料暫存器116、讀出放大器117、列控制電路118、記憶胞陣列130、ROM區域131及多個內部配線焊墊160（此處為160A、160B）。再者，內部配線焊墊160為配線焊墊的一例。
I/O控制電路111是用於經由I/O訊號的輸入接腳（I/O0-I/O7）的連接配線來與控制器20之間收發I/O訊號的緩衝器電路。I/O控制電路111基於由邏輯控制電路112所受理的訊號，將經由I/O訊號I/O0-I/O7而作為I/O訊號所導入的指令、位址、資料（寫入資料）分配保存至暫存器控制電路114或資料暫存器116。
邏輯控制電路112經由各種控制訊號的輸入接腳（CE、ALE等）來受理各種控制訊號的輸入。邏輯控制電路112包含基於所接收的控制訊號進行狀態（state）遷移的狀態遷移電路（狀態機（state machine）），對記憶體晶片#0整體的操作進行控制。
如圖3所示，邏輯控制電路112包括LUN暫存器140、MCM暫存器141以及邏輯單元電路142。再者，邏輯單元電路142具有編碼器電路、比較器電路。詳細將於後文說明。
LUN暫存器140是保存LUN資訊的暫存器。所謂LUN資訊，是指用於識別各個記憶體晶片的n位元（n為2以上的整數）的資訊。具體而言，於多晶片封裝15內裝載有四個記憶體晶片的情況下，邏輯單元電路142例如藉由“00”～“11”對LUN進行編號（numbering）而進行識別。具體而言，若記憶體晶片為“LUN=00”，則可知是“記憶體晶片#0”的先頭的記憶體晶片。同樣，若記憶體晶片為“LUN=01”，則可知是“記憶體晶片#1”的第二個記憶體晶片。而且，若記憶體晶片為“LUN=11”，則可知是“記憶體晶片#3”的最後的記憶體晶片。即，根據LUN資訊，若對第幾個的哪個晶片進行存取，則可知欲存取的塊。例如，在記憶體晶片具有0塊～999塊的結構的情況下，記憶體晶片#0為0塊～999塊，記憶體晶片#1為記憶體晶片為1000塊～1999塊，記憶體晶片#3是記憶體晶片為3000塊～3999塊。此處，在欲對1200塊進行存取的情況下，根據LUN=01的LUN資訊，可選定第二個記憶體晶片#1的1200塊。
MCM暫存器141是保存MCM資訊的暫存器。所謂MCM資訊，是指記憶體晶片於多晶片封裝15內裝載的晶片數的總數的資訊。而且，MCM資訊是n位元（n為2以上的整數）的資訊。具體而言，在多晶片封裝15內裝載有四個記憶體晶片的情況下，MCM資訊為MCM=11。
邏輯單元電路142經由多個內部配線焊墊160（此處為160A或160B）來讀取電訊號。再者，邏輯單元電路142例如亦可包括用於讀取電位的多個物理接合焊墊PD（此處為PD1～PD2）。以下的說明中，將物理接合焊墊PD稱作接合焊墊PD。
記憶體晶片#0～記憶體晶片#3的多個接合焊墊PD（此處為PD1、PD2）例如以在記憶體晶片內成為唯一的組合的方式，而自多個內部配線焊墊160（此處為160A、160B）供給電位。即，多個接合焊墊PD亦可以在記憶體晶片內成為唯一的組合的方式，與多個內部配線焊墊160接線而供給電位。
邏輯單元電路142是為了下述操作發揮功能，即，藉由經由接合焊墊PD1、接合焊墊PD2而自內部配線焊墊160A及或內部配線焊墊160B讀取的電位的組合，而由各個記憶體晶片來設定LUN。再者，亦可基於裝載於多晶片封裝15內的記憶體晶片數N個，而包括n位元（n為2以上的整數）的接合焊墊PD。例如，在記憶體晶片為八個的情況下，用於識別記憶體晶片的3位元量的接合焊墊PD的數量為三個。即，接合焊墊PD的數量亦可為三個。但是，實際上並不限定於該些示例。
內部配線焊墊160A、內部配線焊墊160B的各個例如電性連接於電源電位Vcc或接地電位GND中的任一個。圖3中，內部配線焊墊160A為接地電位GND，內部配線焊墊160B為電源電位Vcc。記憶體晶片#0的接合焊墊PD1、接合焊墊PD2與內部配線焊墊160A電性共同連接。再者，在記憶體晶片#1的情況下，例如，接合焊墊PD1電性連接於內部配線焊墊160B，接合焊墊PD2與內部配線焊墊160A電性共同連接。以下的說明中，將連接著電源電位Vcc的狀態的“H”位準設為“1”，將連接著接地電位GND的狀態的“L”位準設為“0”。以下的說明中，將“H”位準稱作“1”，將“L”位準稱作“0”。
邏輯控制電路112對電壓產生電路113指示應產生的電壓值、電力供給時機。電壓產生電路113藉由邏輯控制電路112的控制，對記憶胞陣列130及其周邊電路供給電力。於暫存器控制電路114中，保存有表示對記憶胞陣列130的寫入是否已成功的狀態資訊、表示對記憶胞陣列130的擦除是否已成功的狀態資訊等。該些狀態資訊是由I/O控制電路111作為響應訊號而發送至控制器20。
暫存器控制電路114保持指令、位址及狀態資訊。暫存器控制電路114將位址傳輸至列控制電路118及讀出放大器117，並且將指令傳輸至邏輯控制電路112。
行控制電路115、讀出放大器117及列控制電路118基於邏輯控制電路112的控制來執行對記憶胞陣列130的存取。
行控制電路115選擇與行位址對應的位元線來激活。列控制電路118選擇與列位址對應的字元線，並將所選擇的字元線激活。讀出放大器117對由行控制電路115所選擇的位元線施加電壓，對位於列控制電路118所選擇的字元線與行控制電路115所選擇的位元線的交點處的記憶胞電晶體寫入保存於資料暫存器116中的資料。而且，讀出放大器117經由列控制電路118所選擇的字元線與行控制電路115所選擇的位元線來進行讀出，並將所讀出的資料保存至資料暫存器116。保存於資料暫存器116中的資料通過資料線而送至I/O控制電路111，並自I/O控制電路111傳輸至控制器20。
記憶胞陣列130是由NAND型的記憶胞排列而構成，保存來自主機1的寫資料。
記憶胞陣列130亦可構成為，具有保存半導體積體電路100的管理資訊的ROM區域131。ROM區域131為記憶胞陣列130的一部分，與記憶胞陣列130同樣，是包含NAND型記憶胞的區域。ROM區域131例如可由記憶體晶片#0的製造者或半導體積體電路100的製造者來重寫，但半導體積體電路100的用戶無法進行存取（讀出、寫入、擦除）。於ROM區域131中，記憶有各種管理資訊。
如以上所說明般，根據實施形態，各個記憶體晶片#0～#3包括多個內部配線焊墊160。邏輯單元電路142對自多個內部配線焊墊160（160A、160B）讀取的電位進行偵測以設定LUN。而且，邏輯單元電路142基於各個記憶體晶片#0～#3的LUN資訊，來算出裝載於多晶片封裝15內的晶片數的總數即MCM資訊。邏輯單元電路142決定MCM資訊，藉此來判斷半導體積體電路100的總容量。再者，關於對記憶體晶片的LUN、MCM進行設定的操作方法，將於後文進行說明。
（初始化的操作例） 接下來，對各個記憶體晶片中的電源接通時的初始化操作進行說明。各個記憶體晶片於電源接通時，例如自邏輯單元電路142所包括的多個接合焊墊PD讀取電位。而且，邏輯單元電路142進行LUN暫存器140的初始化。
圖4表示初始化操作的一例。圖5表示藉由多個接合焊墊PD（PD1、PD2）與多個內部配線焊墊160的接線而實現的各個記憶體晶片的讀取值表的一例。而且，圖6表示邏輯單元電路142所包括的編碼器電路的輸出值的表的一例。
步驟S11中，邏輯單元電路142自接合焊墊PD檢測電位以讀取電訊號“1”或“0”。具體而言，如圖5所示，各個記憶體晶片例如自接合焊墊PD1、接合焊墊PD2讀取電訊號。
步驟S12中，邏輯單元電路142如圖6所示，讀取編碼器電路所輸出的輸出值。具體而言，邏輯單元電路142例如將作為初始計數的“0”作為輸入，而讀取編碼器電路所輸出的“000”。而且，邏輯單元電路142在讀取後將計數值加1而設為“1”。
步驟S13中，邏輯單元電路142將編碼器電路的輸出值作為初始值而對LUN暫存器140進行設定。具體而言，邏輯單元電路142將編碼器電路所輸出的“000”寫入至LUN暫存器140以作為初始計數。再者，LUN暫存器140亦可寫入例如作為2位元的資訊的“00”。
如以上所說明般，根據實施形態，邏輯單元電路142藉由電源接通時的初始化的操作，而讀取來自多個（此處為兩個）接合焊墊PD1、PD2的電訊號。而且，邏輯單元電路142將自編碼器電路輸出的輸出值寫入至LUN暫存器140。
（設定LUN及MCM的操作例） 接下來，對設定LUN及MCM的操作進行說明。於電源接通時的初始化操作後，各個記憶體晶片分為主晶片MC與從晶片SC進行說明。
所謂主晶片MC，例如是指圖2所示的多晶片封裝15內的各記憶體晶片的第一個記憶體晶片#0。所謂從晶片SC，例如是指圖2所示的多晶片封裝15內的第一個記憶體晶片#0以外的記憶體晶片#1～記憶體晶片#3。關於多晶片封裝15內的各個記憶體晶片，由於利用各個記憶體晶片#0～#3來識別LUN及MCM，因此LUN及MCM的設定操作以主晶片MC為主。
主晶片MC與從晶片SC如圖2所示，I/O訊號共同連接。主晶片MC例如可經由I/O訊號來與從晶片SC進行訊號的交換。
圖7A表示主晶片MC的操作的一例。而且，圖7B表示從晶片SC的操作的一例。
於設定電源接通時的LUN及MCM的操作中，邏輯單元電路142基於自接合焊墊PD1、接合焊墊PD2讀取的訊號來選定主晶片MC與從晶片SC。選定為主晶片MC的記憶體晶片對從晶片SC發送脈衝計數，藉此，各個從晶片SC設定LUN。主晶片MC根據狀態應答指令，自從晶片SC接收狀態訊號以設定MCM。以下為設定電源接通時的LUN及MCM的操作的詳細流程的一例。
步驟S21中，各個記憶體晶片於電源接通時，藉由初始化（S11～S13）而自接合焊墊PD讀取電位。而且，各個記憶體晶片的LUN被初始化，且於LUN暫存器140中保存LUN資訊。
步驟S22中，邏輯單元電路142判斷LUN暫存器140所保存的值與自接合焊墊讀取的電訊號的值“00”是否一致。若與“00”一致，則邏輯單元電路142前進至步驟S23。若與“00”不一致，則邏輯單元電路142前進至步驟S31。即，步驟S23以後為主晶片MC的操作。而且，步驟S31以後的步驟為從晶片SC的操作。
（主晶片的操作） 步驟S23中，邏輯單元電路142對從晶片SC發送脈衝計數。具體而言，邏輯單元電路142例如對編碼器電路輸入計數值“1”，將編碼器電路所輸出的輸出值“001”作為脈衝計數而輸出至從晶片SC。即，邏輯單元電路142為了識別從晶片SC，使用編碼器電路來發送相對於計數值的脈衝計數。所謂脈衝計數，是指主晶片MC與從晶片SC為了識別各個記憶體晶片的LUN而使用的脈衝計數。以下的說明中，脈衝計數亦稱作脈衝波形或脈衝時脈數。
步驟S24中，邏輯單元電路142在保存了從晶片SC所接收的脈衝計數後，對從晶片SC發送狀態應答指令。具體而言，邏輯單元電路142例如發送脈衝計數“001”，向記憶體晶片#1即從晶片SC請求響應。
步驟S25中，邏輯單元電路142判斷是否已收到從晶片SC的狀態應答。若邏輯單元電路142已收到從晶片SC的狀態應答，則前進至步驟S26。而且，若邏輯單元電路142未收到從晶片SC的狀態應答，則前進至步驟S27。所謂狀態應答，是指在存在從晶片SC的情況下，從晶片SC例如將“H”位準的訊號的狀態資訊發送至主晶片MC。
步驟S26中，邏輯單元電路142將計數器加1。具體而言，邏輯單元電路142將計數器的計數值加1。例如在計數值為“1”的情況下，計數值增加至“2”。
步驟S27中，邏輯單元電路142判斷直至規定次數（此處為七次）為止是否收到狀態應答。具體而言，若邏輯單元電路142例如直至規定次數（此處為七次）為止已收到狀態應答，則前進至步驟S28。若邏輯單元電路142直至規定次數（此處為七次）為止未收到狀態應答，則返回步驟S23。所謂規定次數，是指用於識別從晶片SC的LUN的脈衝計數的發生次數。即，若直至記憶體晶片#3為止有狀態響應，而無記憶體晶片#4以後的狀態響應，則可判斷裝載於多晶片封裝15內的記憶體晶片為四個。即，邏輯單元電路142基於來自從晶片SC的狀態資訊來判斷所裝載的記憶體晶片的總數。
步驟S28中，邏輯單元電路142對MCM暫存器141設定所判斷的裝載的記憶體晶片的總數。再者，邏輯單元電路142亦可經由I/O訊號來對從晶片SC發送設定MCM暫存器141的指令。
（從晶片的操作） 步驟S31中，邏輯單元電路142在所收到的脈衝計數與自接合焊墊讀取的電訊號的值一致的情況下，前進至步驟S32。邏輯單元電路142在所收到的脈衝計數與自接合焊墊讀取的電訊號的值不一致的情況下，前進至步驟S34。具體而言，邏輯單元電路142接收主晶片MC所發送的脈衝計數。而且，邏輯單元電路142使用比較器電路對所收到的脈衝計數與自接合焊墊讀取的電訊號的值進行比較。而且，邏輯單元電路142對收到脈衝計數的次數進行計數。
步驟S32中，邏輯單元電路142保存主晶片MC所發送的脈衝計數，並自初始值覆寫LUN資訊。即，邏輯單元電路142在所收到的脈衝計數與自接合焊墊PD讀取的電訊號的值一致的情況下，將脈衝計數寫入至LUN暫存器140而設定LUN資訊。具體而言，從晶片的記憶體晶片#1例如接收脈衝計數，在脈衝計數與自接合焊墊PD讀取的電訊號的值一致的情況下，將脈衝計數寫入至LUN暫存器140而設定LUN資訊。再者，在自接合焊墊PD讀取的電訊號的值為2位元資訊的情況下，亦可與脈衝計數的最大2位元資訊進行比較。
步驟S33中，邏輯單元電路142接收主晶片MC所發送的狀態應答指令。而且，邏輯單元電路142基於各個從晶片SC所收到的脈衝計數，經由I/O訊號來對主晶片MC發送狀態資訊。再者，邏輯單元電路142在收到脈衝計數的狀態應答指令後，將狀態資訊發送至主晶片MC。
步驟S34中，邏輯單元電路142判斷收到脈衝計數的次數是否已完成至規定次數為止。具體而言，邏輯單元電路142在收到脈衝計數的次數已完成至規定次數為止的情況下，前進至步驟S35。邏輯單元電路142在收到脈衝計數的次數尚未完成至規定次數的情況下，返回步驟S31。
步驟S35中，邏輯單元電路142設定MCM暫存器141。關於該主晶片MC與從晶片SC的狀態響應操作，將於後文使用時序圖的操作例來進行說明。
（主晶片MC與從晶片SC的響應判定的操作例） 接下來，關於設定LUN及MCM時的主晶片與從晶片間的響應操作，利用時序圖來進行說明。
圖8A表示主晶片MC發送作為脈衝波形的脈衝計數“001”時的主晶片MC與從晶片SC的響應操作的時序圖的一例。同樣，圖8B表示主晶片MC發送作為脈衝波形的脈衝計數“010”時的時序圖的一例。圖8C表示主晶片MC發送作為脈衝波形的脈衝計數“011”時的時序圖的一例。圖8D表示主晶片MC發送作為脈衝波形的脈衝計數“100”時的時序圖的一例。再者，主晶片MC以作為脈衝波形的脈衝計數“101”～“111”進行發送的情況予以省略。
（發送脈衝計數“001”的情況） 於T0～T1的期間，主晶片MC如圖8A所示，主晶片MC將脈衝計數“001”發送至從晶片SC。
於T1～T2的期間，作為從晶片SC的記憶體晶片#1～記憶體晶片#3接收自主晶片MC發送的脈衝計數。
於T2～T3的期間，作為從晶片SC的記憶體晶片#1～記憶體晶片#3比較所收到的脈衝計數與所讀取的訊號是否一致。
於T3～T4的期間，所收到的脈衝計數與所讀取的訊號一致的記憶體晶片#1保存脈衝計數。具體而言，記憶體晶片#1例如覆寫LUN資訊，對LUN暫存器140進行設定。不一致的記憶體晶片#2、記憶體晶片#3確認是否已收到規定次數的脈衝計數。
於T4～T5的期間，主晶片MC發送狀態應答指令。
於T5～T6的期間，作為從晶片SC的記憶體晶片#1向主晶片MC發送狀態資訊。
於T6～T7的期間，主晶片MC自從晶片SC接收狀態資訊。
於T7以後，由於主晶片MC收到狀態資訊，因此對裝載於多晶片封裝15內的晶片進行累計計數。
（發送脈衝計數“010”的情況） 於T0～T1的期間，主晶片MC如圖8B所示，主晶片MC將脈衝計數“010”發送至從晶片SC。
於T1～T2的期間，作為從晶片SC的記憶體晶片#1～記憶體晶片#3接收自主晶片MC發送的脈衝計數。
於T2～T3的期間，作為從晶片SC的記憶體晶片#1～記憶體晶片#3比較所收到的脈衝計數與所讀取的訊號是否一致。
於T3～T4的期間，所收到的脈衝計數與所讀取的訊號一致的記憶體晶片#2保存脈衝計數。具體而言，記憶體晶片#2例如覆寫LUN資訊，對LUN暫存器140進行設定。不一致的記憶體晶片#1、記憶體晶片#3確認是否已收到規定次數的脈衝計數。
於T5～T6的期間，作為從晶片SC的記憶體晶片#2對主晶片MC發送狀態資訊。
於T6～T7的期間，主晶片MC自從晶片SC接收狀態資訊。
於T7以後中，由於主晶片MC收到狀態資訊，因此對裝載於多晶片封裝15內的晶片進行累計計數。
（發送脈衝計數“011”的情況） 於T0～T1的期間，主晶片MC如圖8C所示，主晶片MC將脈衝計數“011”發送至從晶片SC。
於T1～T2的期間，作為從晶片SC的記憶體晶片#1～記憶體晶片#3接收自主晶片MC發送的脈衝計數。
於T2～T3的期間，作為從晶片SC的記憶體晶片#1～記憶體晶片#3比較所收到的脈衝計數與所讀取的訊號是否一致。
於T3～T4的期間，所收到的脈衝計數與所讀取的訊號一致的記憶體晶片#3保存脈衝計數。具體而言，記憶體晶片#3例如覆寫LUN資訊，對LUN暫存器140進行設定。不一致的記憶體晶片#1、記憶體晶片#2確認是否已收到規定次數的脈衝計數。
於T5～T6的期間，作為從晶片SC的記憶體晶片#3對主晶片MC發送狀態資訊。
於T6～T7的期間，主晶片MC自從晶片SC接收狀態資訊。
於T7以後中，由於主晶片MC收到狀態資訊，因此對裝載於多晶片封裝15內的晶片進行累計計數。
（發送脈衝計數“100”的情況） 於T0～T1的期間，主晶片MC如圖8D所示，主晶片MC將脈衝計數“100”發送至從晶片SC。
於T1～T2的期間，作為從晶片SC的記憶體晶片#1～記憶體晶片#3接收自主晶片MC發送的脈衝計數。
於T2～T3的期間，作為從晶片SC的記憶體晶片#1～記憶體晶片#3比較所收到的脈衝計數與所讀取的訊號是否一致。
於T3～T4的期間，不一致的記憶體晶片#1、記憶體晶片#2、記憶體晶片#3確認是否已收到規定次數的脈衝計數。
於T5～T6的期間，由於全部不一致，因此從晶片SC不發送狀態資訊。
於T6～T7的期間，主晶片MC未自從晶片SC收到狀態資訊，因此判斷為無記憶體晶片#4。
於T7以後，主晶片MC未收到狀態資訊，因此決定裝載於多晶片封裝15內的晶片的總數。再者，於該時序圖的一例中，是在自從晶片SC無狀態資訊的時間點決定裝載晶片的總數，但例如亦可如上文所說明般，確認從晶片SC的狀態資訊後進行決定，直至規定次數即七次為止。
如以上所說明般，根據實施形態，主晶片MC將脈衝計數發送至從晶片SC。各從晶片SC在對來自多晶片MC的脈衝計數與自接合焊墊讀取的電訊號進行比較而一致的情況下，對LUN暫存器進行設定。主晶片MC將狀態應答指令發送至從晶片SC，從晶片SC對主晶片MC發送狀態資訊。主晶片MC基於從晶片SC的狀態資訊來累計MCM，從而決定MCM。主晶片MC將所決定的MCM設定至MCM暫存器141。再者，半導體積體電路100中，各個記憶體晶片可基於自接合焊墊PD讀取的電位來識別LUN資訊，因此主晶片MC亦可不對從晶片SC發送脈衝計數，而主晶片MC一開始便將狀態應答指令發送至從晶片SC以決定裝載晶片的總數。
（實施形態的效果） 根據實施形態，邏輯單元電路142於電源接通時自各記憶體晶片的接合焊墊PD讀取電位，藉此可自動設定LUN。而且，邏輯單元電路142可基於各記憶體晶片的LUN資訊，來算出裝載於多晶片封裝15內的記憶體晶片的總數MCM。進而，邏輯單元電路142可基於裝載於多晶片封裝15內的記憶體晶片的總數MCM來判斷多晶片封裝15內的總容量。
[實施形態的變形例] （多晶片封裝的內部結構例） 對實施形態的變形例的構成NAND快閃記憶體10的多晶片封裝15A的內部結構例進行說明。
圖9表示實施形態的變形例的構成NAND快閃記憶體10的多晶片封裝15A的內部結構的一例。如圖3所示，本實施形態的多晶片封裝15為下述結構，即，藉由各記憶體晶片內的內部配線焊墊160與各記憶體晶片內的邏輯單元電路142所具有的物理接合焊墊PD的接線，以成為唯一的組合的方式將電位予以連接。相對於該本實施形態的多晶片封裝15的結構，實施形態的變形例的多晶片封裝15A於多晶片封裝15A內包括多個外部配線焊墊170。即，如圖9所示，多晶片封裝15A為下述結構，即，藉由多晶片封裝15A內的外部配線焊墊170A、外部配線焊墊170B與各記憶體晶片內的邏輯單元電路142所具有的接合焊墊PD的接線，以成為唯一的組合的方式將電位予以連接。再者，關於其他結構，多晶片封裝15A與本實施形態的多晶片封裝15相同。再者，外部配線焊墊170為配線焊墊的一例。
外部配線焊墊170A、外部配線焊墊170B的各個例如電性連接於電源電位Vcc或接地電位GND中的任一個。圖9中，外部配線焊墊170A為接地電位GND。而且，外部配線焊墊170B為電源電位Vcc。記憶體晶片#0A中，接合焊墊PD1、接合焊墊PD2與外部配線焊墊170A電性共同連接。記憶體晶片#1A中，接合焊墊PD1連接於外部配線焊墊170A，接合焊墊PD2電性連接於外部配線焊墊170B。記憶體晶片#2A中，接合焊墊PD1連接於外部配線焊墊170B，接合焊墊PD2電性連接於外部配線焊墊170A。記憶體晶片#3A中，接合焊墊PD1、接合焊墊PD2與外部配線焊墊170B電性共同連接。
（記憶體晶片的內部電路例） 接下來說明實施形態的變形例的記憶體晶片#0A～記憶體晶片#3A的內部電路例。
圖10表示記憶體晶片#0A～記憶體晶片#3A的內部電路的一例。各個記憶體晶片#0A～#3A包括相同的結構，因此，此處對記憶體晶片#0A的結構進行說明。
記憶體晶片#0A與記憶體晶片#0的內部電路的結構的不同之處在於，自各個記憶體晶片的外部的外部配線焊墊170讀取決定LUN的設定的電位。再者，多晶片封裝15A的基本操作與多晶片封裝15的基本操作同樣。
（表示多晶片封裝15A的內部結構的剖面及平面圖例） 圖11是表示圖9所示的多晶片封裝15A的內部結構例的剖面圖的一例。圖12是表示多晶片封裝15A的一部分的內部結構例的立體圖的一例。圖13是表示多晶片封裝15A的背面的平面圖的一例。
如圖11所示，實施形態的變形例的多晶片封裝15A包含：配線基板7；積層於配線基板7上的四片記憶體晶片#0A～#3A；接合線9；對記憶體晶片#0A～記憶體晶片#3A及接合線9進行樹脂密封的樹脂密封體8；以及以呈格子狀排列的方式形成於配線基板7背面的焊球50。
如圖11、圖12所示，接合線9將設於經積層的記憶體晶片#0～記憶體晶片#3的端邊部的接合焊墊PD與設於配線基板7的端邊部的外部配線焊墊170予以電性連接。接合焊墊PD是供記憶體晶片的邏輯單元電路142讀取電位的焊墊。
外部配線焊墊170藉由形成於配線基板7的表面與背面的配線圖案而與焊球50電性連接。形成於表面的圖案與形成於背面的配線圖案藉由通孔23而連接。
焊球50為多晶片封裝15A的輸入/輸出接腳。焊球50如圖13所示，於該些輸入/輸出接腳中包含各控制訊號接腳、各I/O訊號接腳等。圖13中，Vcc為電源電位接腳，Vss為接地電位接腳，NU為未使用接腳，NC為未連接接腳。NU接腳是以圓圈包圍而示。即，多晶片封裝15A使用焊球50的NU接腳，經由外部配線焊墊170而使電位唯一地接線連接於接合焊墊PD。
（實施形態的變形例的效果） 多晶片封裝15A在對安裝記憶體晶片的多晶片封裝15A進行裝配時，可將各個記憶體晶片的接合焊墊PD與外部配線焊墊170予以電性接線，藉此來設定LUN。
多晶片封裝15A可使用焊球50的NU接腳，來設定邏輯單元電路142讀取電位的電位。藉此，在對多晶片封裝15A進行裝配後，可於電源接通時根據NU接腳的電位設定而對多晶片封裝15A內的記憶體晶片自動設定LUN。
對本發明的若干實施形態進行了說明，該些實施形態是作為例示而提示，並不意圖限定發明的範圍。該些新穎的實施形態能以其他的各種形態來實施，在不脫離發明主旨的範圍內可進行各種省略、置換、變更。即，例如於主晶片MC與從SC之間利用何種電路來相互傳遞LUN及MCM的資訊的電路結構有各種形態，該些實施形態或其變形包含於發明的範圍或主旨中，並且包含於申請專利範圍所記載的發明及其均等的範圍中。
1:主機裝置 2:主介面 7:配線基板 8:樹脂密封體 9:接合線 10:非揮發性半導體記憶裝置 15、15A:多晶片封裝 20:控制器 23:通孔 30:NAND介面 50:焊球 100:半導體積體電路 111:I/O控制部 112:邏輯控制部 113:電壓產生電路 114:暫存器控制部 115:行控制電路 116:資料暫存器 117:讀出放大器 118:列控制電路 130:記憶胞陣列 131:ROM區域 140:LUN暫存器 141:MCM暫存器 142:邏輯單元電路 160A、160B:內部配線焊墊 170、170A、171B:外部配線焊墊 #0～#3、#0A～#3A:記憶體晶片 ALE:位址鎖存賦能訊號 CLE:指令鎖存賦能訊號 /CE:晶片賦能訊號 DQS:資料選通訊號 I/O0～I/O7:輸入接腳 PD1、PD2:接合焊墊 /RE:讀賦能訊號 /WE:寫賦能訊號 /WP:寫保護訊號 S11～S13、S21～S28、S31～S35:步驟
圖1是表示實施形態的半導體積體電路的結構例的方塊圖。 圖2是表示實施形態的記憶體封裝的內部結構例的方塊圖。 圖3是表示實施形態的記憶體晶片的電路結構例的方塊圖。 圖4是表示電源接通後的記憶體晶片的初始化（initialize）操作流程的流程圖。 圖5是藉由圖3所示的記憶體晶片的接合焊墊（bonding pad）的接線而實現的各記憶體晶片的讀取值表例的圖。 圖6是邏輯單元電路的編碼器電路的輸出值的表例的圖。 圖7A是邏輯單元編號（Logical Unit Number，LUN）及多晶片模組（Multi-Chip Module，MCM）設定中的主晶片MC的操作的流程圖。 圖7B是LUN及MCM設定中的從晶片SC的操作的流程圖。 圖8A是表示基於脈衝計數“001”與狀態應答指令的響應序列的時序圖。 圖8B是表示基於脈衝計數“010”與狀態應答指令的響應序列的時序圖。 圖8C是表示基於脈衝計數“011”與狀態應答指令的響應序列的時序圖。 圖8D是表示基於脈衝計數“100”與狀態應答指令的響應序列的時序圖。 圖9是表示實施形態的變形例的記憶體封裝的內部結構例的方塊圖。 圖10是表示實施形態的變形例的記憶體晶片的電路結構例的方塊圖。 圖11是表示實施形態的變形例的記憶體封裝的安裝結構例的剖面圖。 圖12是表示實施形態的變形例的記憶體封裝的安裝結構例的立體圖。 圖13是表示實施形態的變形例的記憶體封裝的焊球的配置例的平面圖。
111:I/O控制部
112:邏輯控制部
113:電壓產生電路
114:暫存器控制部
115:行控制電路
116:資料暫存器
117:讀出放大器
118:列控制電路
130:記憶胞陣列
131:ROM區域
140:LUN暫存器
141:MCM暫存器
142:邏輯單元電路
160A、160B:內部配線焊墊
#0:記憶體晶片
ALE:位址鎖存賦能訊號
CLE:指令鎖存賦能訊號
/CE:晶片賦能訊號
DQS:資料選通訊號
I/O0~I/O7:輸入接腳
/RE:讀賦能訊號
/WE:寫賦能訊號
/WP:寫保護訊號

Claims (20)

  1. 一種半導體積體電路，包括： 多晶片封裝，包括多個記憶體晶片；以及 控制器，控制所述多晶片封裝， 所述多個記憶體晶片包括邏輯控制部，所述邏輯控制部具有自配線焊墊偵測電位的邏輯單元電路， 所述邏輯單元電路基於自所述配線焊墊偵測出的所述電位來判斷主晶片與從晶片，所述主晶片對所述從晶片發送脈衝計數及狀態響應指令，以使所述從晶片設定自身記憶體晶片的邏輯單元編號，並基於來自所述從晶片的狀態資訊，來設定所裝載的晶片數的總數。
  2. 如請求項1所述的半導體積體電路，其中 所述配線焊墊於所述多個記憶體晶片內具有內部配線焊墊。
  3. 如請求項1所述的半導體積體電路，其中 所述配線焊墊於所述多個記憶體晶片外具有外部配線焊墊。
  4. 如請求項1所述的半導體積體電路，其中 所述邏輯單元電路更具有物理接合焊墊。
  5. 如請求項1所述的半導體積體電路，其中 所述邏輯控制部具有保存邏輯單元編號的資訊的邏輯單元編號暫存器。
  6. 如請求項1所述的半導體積體電路，其中 所述邏輯控制部具有多晶片模組暫存器，所述多晶片模組暫存器保存裝載於所述多晶片封裝內的所述多個記憶體晶片的、所裝載的記憶體晶片的總數的資訊。
  7. 如請求項1所述的半導體積體電路，其中 所述邏輯單元電路更具有編碼器電路， 所述邏輯單元電路使用所述主晶片的所述編碼器所輸出的值，來輸出對所述從晶片發送的脈衝計數。
  8. 如請求項1所述的半導體積體電路，其中 所述邏輯單元電路更具有比較器電路， 所述邏輯單元電路對自所述配線焊墊偵測出的所述電位的訊號、與所述主晶片發送到所述從晶片的所述脈衝計數的訊號進行比較。
  9. 如請求項1所述的半導體積體電路，其中 所述多晶片封裝具有輸入/輸出訊號的焊球， 用戶使用所述焊球的未使用接腳，來設定所述邏輯單元電路讀取電位的電位。
  10. 一種多晶片封裝，具有多個記憶體晶片， 所述多個記憶體晶片包括邏輯控制部，所述邏輯控制部具有自配線焊墊偵測電位的邏輯單元電路， 所述邏輯單元電路基於自所述配線焊墊偵測出的所述電位來判斷主晶片與從晶片，所述主晶片對所述從晶片發送脈衝計數及狀態響應指令，以使所述從晶片設定自身記憶體晶片的邏輯單元編號，並基於來自所述從晶片的狀態資訊，來設定所裝載的晶片數的總數。
  11. 如請求項10所述的多晶片封裝，其中 所述配線焊墊於所述多個記憶體晶片內具有內部配線焊墊。
  12. 如請求項10所述的多晶片封裝，其中 所述配線焊墊於所述多個記憶體晶片外具有外部配線焊墊。
  13. 如請求項10所述的多晶片封裝，其中 所述邏輯單元電路更具有物理接合焊墊。
  14. 如請求項10所述的多晶片封裝，其中 所述邏輯控制部具有保存邏輯單元編號的資訊的邏輯單元編號暫存器。
  15. 如請求項10所述的多晶片封裝，其中 所述邏輯控制部具有多晶片模組暫存器，所述多晶片模組暫存器保存裝載於所述多晶片封裝內的所述多個記憶體晶片的、所裝載的記憶體晶片的總數的資訊。
  16. 如請求項10所述的多晶片封裝，其中 所述邏輯單元電路更具有編碼器電路， 所述邏輯單元電路使用所述主晶片的所述編碼器電路所輸出的值，來輸出對所述從晶片發送的脈衝計數。
  17. 如請求項10所述的多晶片封裝，其中 所述邏輯單元電路更具有比較器電路， 所述邏輯單元電路對自所述配線焊墊偵測出的所述電位的訊號、與所述主晶片對所述從晶片發送的所述脈衝計數的訊號進行比較。
  18. 一種半導體積體電路的操作方法，所述半導體積體電路包括多晶片封裝與控制器，所述多晶片封裝包括多個記憶體晶片，所述控制器控制所述多晶片封裝，其中 多個所述記憶體晶片各自配設的邏輯單元電路自配線焊墊偵測電位， 多個所述記憶體晶片各自配設的邏輯單元電路基於自所述配線焊墊偵測出的所述電位來判斷主晶片與從晶片， 由所述主晶片發送脈衝計數及狀態應答指令， 基於由所述主晶片所發送的所述脈衝計數來設定所述從晶片的邏輯單元編號， 由所述從晶片發送狀態資訊， 由收到所述狀態資訊的所述主晶片決定裝載於多晶片封裝內的記憶體晶片的總數。
  19. 如請求項18所述的半導體積體電路的操作方法，其中 自所述配線焊墊偵測出的所述電位包括多晶片封裝內的各個記憶體晶片的識別資訊。
  20. 如請求項18所述的半導體積體電路的操作方法，其中 於電源接通時自所述配線焊墊偵測所述電位。
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