JP2010277655A - 半導体メモリ、システムおよび半導体メモリの動作方法 - Google Patents

Abstract

【課題】 リフレッシュ要求の生成周期を切り替える半導体メモリにおいて、消費電力を削減する。
【解決手段】 リフレッシュタイマは、ダイナミックメモリセルをリフレッシュするためのリフレッシュ要求信号を周期的に生成するとともに、周期制御信号に応じてリフレッシュ要求信号の生成周期を変更する。温度比較回路は、温度検出回路により検出されたチップ温度が、予め設定された複数の基準温度のうち一度も超えていない基準温度を超える毎に、最大温度の検出を示す検出信号を出力する。リフレッシュ制御回路は、検出信号を受ける毎に、リフレッシュ要求信号の生成周期を短くするために周期制御信号の値を変更し、チップ温度が低下したときに周期制御信号の値を維持する。これにより、リフレッシュ要求信号の生成周期の切り替えの頻度を下げることができ、切り替えに必要な消費電力を削減できる。
【選択図】 図１

Description

本発明は、チップ温度の変化に応じて内部回路の動作仕様を変更する機能を有する半導体メモリに関する。

ＤＲＡＭ等の半導体メモリは、メモリセルに書き込まれたデータを保持するためにリフレッシュ動作が必要である。
一般に、ＤＲＡＭのメモリセルのデータ保持時間は、温度が低くなるほど長くなる。このため、温度が低いときに、リフレッシュ要求の生成周期を長くし、消費電流を削減する手法が提案されている（例えば、特許文献１、２参照。）。

特開２００４−２９４１１７号公報 特開２００５−１５８２２２号公報

半導体メモリのチップ温度の最大値は、例えば、半導体メモリとともにシステムに搭載される機能ブロックの動作に依存して決まる。機能ブロックの動作および停止が繰り返して行われるとき、チップ温度は上昇および下降を繰り返す。リフレッシュ要求の生成周期をチップ温度の上下に応じて切り替える場合、切り替え頻度が高くなる。これにより、半導体メモリの消費電力は増加する。

本発明の目的は、リフレッシュ要求の生成周期を切り替える半導体メモリにおいて、消費電力を削減するとともに、システム毎に適したリフレッシュ要求を実行することである。

本発明の一観点によれば、ダイナミックメモリセルと、ダイナミックメモリセルをリフレッシュするためのリフレッシュ要求信号を周期的に生成するとともに、周期制御信号に応じてリフレッシュ要求信号の生成周期を変更するリフレッシュタイマと、チップ温度を検出する温度検出回路と、温度検出回路により検出されたチップ温度が、予め設定された複数の基準温度のうち一度も超えていない基準温度を超える毎に、最大温度の検出を示す検出信号を出力する温度比較回路と、検出信号を受ける毎に、リフレッシュ要求信号の生成周期を短くするために周期制御信号の値を変更し、チップ温度が低下したときに周期制御信号の値を維持するリフレッシュ制御回路とを備える半導体メモリが提供される。

リフレッシュ要求信号の生成周期を、チップ温度がこれまでの最大温度を超えたときのみ変更することで、生成周期の切り替えの頻度を下げることができ、切り替えに必要な消費電力を削減できる。また、チップ温度の最大値に合わせてリフレッシュ要求信号の生成周期を設定できるため、半導体メモリが使用される環境に応じて最適な生成周期を設定できる。この結果、半導体メモリの消費電力を最小限にできる。

一実施形態における半導体メモリを示している。 図１に示した温度検出回路、基準電圧生成回路およびシフト制御回路の例を示している。 図１に示したシフトレジスタの例を示している。 図１に示した分周回路および周期セレクタの例を示している。 図１に示した半導体メモリが搭載されるシステムの例を示している。 図１に示した半導体メモリの動作の例を示している。 別の実施形態における半導体メモリの例を示している。 図７に示した温度検出回路、基準電圧生成回路およびシフト制御回路の例を示している。 図７に示した分周回路および周期セレクタの例を示している。 図７に示した半導体メモリの動作の例を示している。 別の実施形態における半導体メモリの例を示している。 図１１に示したシフト制御回路の例を示している。 図１１に示したリフレッシュアドレスカウンタの例を示している。 図１１に示した分周回路および周期セレクタの例を示している。 図７に示した半導体メモリの動作の例を示している。 別の実施形態における半導体メモリの例を示している。 図１６に示したシフト制御回路の例を示している。 図１６に示した周期セレクタの例を示している。 図１６に示した半導体メモリの動作の例を示している。

以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本を示す。また、太線が接続されているブロックの一部は、複数の回路を有する。信号が伝達される信号線には、信号名と同じ符号を使用する。末尾に”Ｚ”が付いている信号は、正論理を示している。末尾に”Ｘ”が付いている信号は、負論理を示している。図中の二重の四角丸は、外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。

図１は、一実施形態における半導体メモリＭＥＭを示している。半導体メモリＭＥＭは、例えば、疑似ＳＲＡＭである。疑似ＳＲＡＭは、ＤＲＡＭのメモリセルを有し、ＳＲＡＭのインタフェースを有する。疑似ＳＲＡＭは、内部で発生するリフレッシュ要求信号ＲＲＥＱＺに応答して自動的にリフレッシュ動作を実行する機能を有している。半導体メモリＭＥＭは、クロック信号に同期して動作するが、クロック信号に非同期で動作してもよい。半導体メモリＭＥＭは、システムＬＳＩ等に搭載されるメモリマクロ（ＩＰ）として設計されてもよく、パッケージに封入された半導体記憶装置として設計されてもよい。

半導体メモリＭＥＭは、例えば、シリコン基板上にＣＭＯＳプロセスを使用して形成される。半導体メモリＭＥＭは、コマンド入力回路１０、コマンドデコーダ１２、コア制御回路１４、アドレス入力回路１６、アドレスセレクタ１８、リフレッシュアドレスカウンタ２０、発振回路２２、分周回路２４、周期セレクタ２６、温度検出回路２８、基準電圧生成回路３０、シフト制御回路３２、シフトレジスタ３４、データ入出力回路３６およびメモリコア３８を有している。

コマンド入力回路１０は、コマンド端子を介してコマンド信号ＣＭＤを受け、受けたコマンド信号ＣＭＤを内部コマンド信号ＩＣＭＤとして出力する。特に限定されないが、コマンド信号ＣＭＤは、チップイネーブル信号、ライトイネーブル信号およびアウトプットイネーブル信号を含む。コマンドデコーダ１２は、内部コマンド信号ＩＣＭＤをデコードし、メモリコア３８を動作させるため読み出し制御信号ＲＤＺまたは書き込み制御信号ＷＲＺを出力する。

コア制御回路１４は、読み出し制御信号ＲＤＺ、書き込み制御信号ＷＲＺおよび周期セレクタ２６からのリフレッシュ要求信号ＲＲＥＱＺに応じて、読み出し動作、書き込み動作またはリフレッシュ動作を実行するための制御信号ＣＴＬ（タイミング信号）を出力する。コア制御回路１４は、読み出し制御信号ＲＤＺまたは書き込み制御信号ＷＲＺと、リフレッシュ要求信号ＲＲＥＱＺとが競合したときに、その優先順を決めるアービタＡＲＢを有している。コア制御回路１４は、リフレッシュ動作を実行するときに、リフレッシュ信号ＲＥＦＺを活性化する。

アドレス入力回路１６は、例えば、ロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡをアドレス端子ＡＤで受ける。半導体メモリＭＥＭは、アドレスノンマルチプレクス方式を採用しており、ロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡを異なるアドレス端子ＡＤで同時に受ける。なお、半導体メモリＭＥＭは、ロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡを共通のアドレス端子ＡＤで順次に受けてもよい（アドレスマルチプレクス方式）。

アドレスセレクタ１８は、リフレッシュ信号ＲＥＦＺが非活性化されているときにロウアドレス信号ＲＡを選択し、内部ロウアドレス信号ＩＲＡとして出力する。アドレスセレクタ１８は、リフレッシュ信号ＲＥＦＺが活性化されているときにリフレッシュアドレス信号ＲＥＦＡを選択し、内部ロウアドレス信号ＩＲＡとして出力する。

リフレッシュアドレスカウンタ２０は、リフレッシュ信号ＲＥＦＺに応答してカウント動作し、リフレッシュアドレス信号ＲＥＦＡを順次に生成する。リフレッシュアドレス信号ＲＥＦＡのビット数は、ロウアドレス信号ＲＡのビット数に等しい。

発振回路２２は、所定の周期で発振信号ＯＳＣを生成する。分周回路２４は、発振信号ＯＳＣの周波数を分周し、周期が異なる５種類の発振信号ＯＳＣ１−５として出力する。分周回路２４は、周期が異なる複数の発振信号ＯＳＣ１−５を生成する発振信号生成回路として動作する。周期セレクタ２６は、選択信号ＳＥＬ１−５に応じて発振信号ＯＳＣ１−５の１つを選択し、リフレッシュ要求信号ＲＲＥＱＺとして出力する。発振回路２２、分周回路２４および周期セレクタ２６は、リフレッシュ要求信号ＲＲＥＱＺを周期的に生成するとともに、選択信号ＳＥＬ１−５に応じてリフレッシュ要求信号ＲＲＥＱＺの生成周期を変更するリフレッシュタイマの機能を有する。選択信号ＳＥＬ１−５は、リフレッシュ要求信号ＲＲＥＱＺの生成周期を変更するための周期制御信号である。

温度検出回路２８は、半導体メモリＭＥＭのチップ温度を計測し、チップ温度に依存して変化する検出電圧ＶＭを生成する。すなわち、検出電圧ＶＭはチップ温度を示す。基準電圧生成回路３０は、外部電源電圧に依存しない６種類の基準電圧ＶＮ１−６を生成する。シフト制御回路３２は、選択信号ＳＥＬ１−５に応じて選択される２つの基準電圧ＶＮ（例えば、ＶＮ６、ＶＮ５）と検出電圧ＶＭとの差に応じてシフト信号ＳＦＴを出力する。基準電圧ＶＮ１−６は、チップ温度をモニタするための基準温度を示す。

シフトレジスタ３４は、半導体メモリＭＥＭのパワーオン時に生成されるリセット信号ＲＳＴによりリセットされる。シフトレジスタ３４は、リセットされた初期状態において、選択信号ＳＥＬ５のみを高レベルに活性化し、他の選択信号ＳＥＬ１−４を低レベルに非活性化する。このとき、選択信号ＳＥＬ５−１の値は、１６進数で”１０”である。シフトレジスタ３４は、シフト信号ＳＦＴを受ける毎に、選択信号ＳＥＬ４、ＳＥＬ３、ＳＥＬ２、ＳＥＬ１を順次に高レベルに活性化する。このとき、選択信号ＳＥＬ５−１の値は、１６進数で順次”０８”、”０４”、”０２”、”００”に変化する。

データ入出力回路３６は、読み出し動作時に、メモリコア３８からデータバスＤＢを介して転送される読み出しデータをデータ端子ＤＱに出力する。データ入出力回路３６は、書き込み動作時に、データ端子ＤＱを介して書き込みデータを受信し、受信したデータをデータバスＤＢを介してメモリコア３８に転送する。

メモリコア３８は、メモリセルアレイＡＲＹ、ロウデコーダＲＤＥＣ、ワードドライバＷＤＲＶ、プリチャージ回路ＰＲＥ、センスアンプＳＡ、コラムスイッチＣＳＷ、コラムデコーダＣＤＥＣ、リードアンプＲＡおよびライトアンプＷＡを有している。

メモリセルアレイＡＲＹは、例えば、マトリックス状に配置された複数のダイナミックメモリセルＭＣと、図の横方向に並ぶメモリセルＭＣの列に接続された複数のワード線ＷＬと、図の縦方向に並ぶメモリセルＭＣの列に接続された複数のビット線対ＢＬ、／ＢＬとを有している。メモリセルＭＣは、データを電荷として保持するためのキャパシタと、このキャパシタの一端をビット線ＢＬ（または／ＢＬ）に接続するためのトランスファトランジスタとを有している。キャパシタの他端は、基準電圧線に接続されている。基準電圧線に供給される基準電圧は、例えば、プリチャージ電圧と同じである。

ロウデコーダＲＤＥＣは、ロウアドレス信号ＲＡをデコードし、ロウデコード信号を生成する。ワードドライバＷＤＲＶは、ロウデコード信号に応じてワード線ＷＬのいずれかを高レベルに駆動する。プリチャージ回路ＰＲＥは、動作していないセンスアンプＳＡに接続されたビット線対ＢＬ、／ＢＬをプリチャージ電圧に設定する。センスアンプＳＡは、読み出し動作、書き込み動作およびリフレッシュ動作時に動作し、メモリセルＭＣからビット線ＢＬまたは／ＢＬに読み出される電圧を増幅する。

コラムデコーダＣＤＥＣは、読み出し動作および書き込み動作においてアクセスされるメモリセルＭＣに接続されたビット線対ＢＬ、／ＢＬを選択するために、コラムアドレス信号ＣＡをデコードする。コラムスイッチＣＳＷは、コラムデコーダＣＤＥＣからのデコード信号に応じて、ビット線対ＢＬ、／ＢＬをリードアンプＲＡまたはライトアンプＷＡに接続する。

リードアンプＲＡは、読み出しアクセス動作時に、コラムスイッチＣＳＷを介して出力される相補の読み出しデータを増幅する。ライトアンプＷＡは、書き込みアクセス動作時に、データバスＤＢを介して供給される相補の書き込みデータを増幅し、ビット線対ＢＬ、／ＢＬに供給する。

図２は、図１に示した温度検出回路２８、基準電圧生成回路３０およびシフト制御回路３２の例を示している。温度検出回路２８は、内部電源線ＶＩＩと接地線ＶＳとの間に直列に接続された抵抗Ｒ０およびトランジスタＴＲを有している。トランジスタＴＲのベースは、接地線ＶＳＳに接続されている。内部電源電圧ＶＩＩは、半導体メモリＭＥＭの内部に形成される内部電圧生成回路により生成される。内部電圧生成回路は、外部端子に供給される外部電源電圧を用いて、外部電源電圧の変動の影響を受けない固定の内部電源電圧ＶＩＩを生成する。温度検出回路２８は、抵抗Ｒ０およびトランジスタＴＲの接続ノードからチップ温度ＴＥＭＰを示す検出電圧ＶＭを生成する。検出電圧ＶＭは、チップ温度ＴＥＭＰが低いときに高く、チップ温度ＴＥＭＰが高いときに低くなる。

基準電圧生成回路３０は、内部電源線ＶＩＩと接地線ＶＳＳとの間に直列に接続された抵抗Ｒ７−Ｒ１を有している。基準電圧生成回路３０は、２つの抵抗（例えば、Ｒ７とＲ６）の接続ノードから抵抗分割により生成される基準電圧ＶＮ（例えば、ＶＮ６）を出力する。各基準電圧ＶＮ６−１は、基準温度を示し、チップ温度ＴＥＭＰがどの温度範囲にあるかを検出するために使用される。基準電圧ＶＮは、ＶＮ６、ＶＮ５、ＶＮ４、ＶＮ３、ＶＮ２、ＶＮ１の順で、値が徐々に小さくなり、対応する基準温度は高くなる。

例えば、温度検出回路２８と基準電圧生成回路３０は、電源線の負荷等により内部電源電圧ＶＩＩの値がずれることを防止するために、互いに隣接する位置にレイアウトされる。なお、後述する比較器ＣＭＰＢ、ＣＭＰＡは、検出電圧ＶＭと基準電圧ＶＮとの電圧差（相対値）を比較する。このため、外部電源電圧に変動が少ないことが予め分かっているときには、温度検出回路２８と基準電圧生成回路３０は、内部電源電圧ＶＩＩの代わりに外部電源電圧を受けてもよい。

シフト制御回路３２は、セレクタＳＥＬＢ、ＳＥＬＡ、比較器ＣＭＰＢ、ＣＭＰＡおよびシフト生成部ＳＦＴＧＥＮを有している。セレクタＳＥＬＢは、選択信号ＳＥＬ１−５に応じて基準電圧ＶＮ２−６のいずれかを選択し、比較器ＣＭＰＢの＋端子に比較電圧として出力する。セレクタＳＥＬＡは、選択信号ＳＥＬ１−５に応じて基準電圧ＶＮ１−５のいずれかを選択し、比較器ＣＭＰＡの＋端子に比較電圧として出力する。このように、セレクタＳＥＬＢ、ＳＥＬＡは、基準電圧ＶＮの２つを選択し、比較電圧として出力する。セレクタＳＥＬＢ、ＳＥＬＡは、初期状態において選択信号ＳＥＬ５を受ける。この後、セレクタＳＥＬＢ、ＳＥＬＡは、選択信号ＳＥＬ４−１を順次に受ける。セレクタＳＥＬＢ、ＳＥＬＡは、図中の表に示しているように、選択する２つの基準電圧ＶＮを、選択信号ＳＥＬの番号が小さくなる毎に温度が高い側に切り替える。

比較器ＣＭＰＢは、−端子で受ける検出電圧ＶＭがセレクタＳＥＬＢからの基準電圧ＶＮより低いときに検出信号ＤＥＴＢを高レベルに活性化する。比較器ＣＭＰＢは、検出電圧ＶＭがセレクタＳＥＬＢからの基準電圧ＶＮより高いときに検出信号ＤＥＴＢを低レベルに非活性化する。比較器ＣＭＰＡは、−端子で受ける検出電圧ＶＭがセレクタＳＥＬＡからの基準電圧ＶＮより低いときに検出信号ＤＥＴＡを高レベルに活性化する。比較器ＣＭＰＡは、検出電圧ＶＭがセレクタＳＥＬＡからの基準電圧ＶＮより高いときに検出信号ＤＥＴＡを低レベルに非活性化する。このように、比較器ＣＭＰＢ、ＣＭＰＡは、検出電圧ＶＭが示すチップ温度ＴＥＭＰが、２つの基準電圧ＶＮが示す基準温度の両方を超えたときに検出信号ＤＥＴＢ、ＤＥＴＡをともに活性化する。

シフト生成部ＳＦＴＧＥＮは、検出信号ＤＥＴＢ、ＤＥＴＡがともに高レベルに変化したときに、高レベルのパルスを有するシフト信号ＳＦＴを生成する論理回路を有している。後述するように、シフト信号ＳＦＴは、検出信号ＤＥＴＢが高レベルに変化された後、検出信号ＤＥＴＡの高レベルへの変化に同期して高レベルに活性化される。シフト信号ＳＦＴは、チップ温度ＴＥＭＰが２つの基準温度の両方を超えたことを示す検出信号として機能する。シフト信号ＳＦＴを２つの比較器ＣＭＰＢ、ＣＭＰＡからの検出信号ＤＥＴＢ、ＤＥＴＡのアンド論理に応じて生成することで、ノイズ等により誤ってシフト信号ＳＦＴが生成され、半導体メモリＭＥＭが誤動作することを防止できる。

図３は、図１に示したシフトレジスタ３４の例を示している。シフトレジスタ３４は、例えば、直列に接続された５つの記憶段ＳＴＧ（ＳＴＧ５−１）を有している。各記憶段ＳＴＧは、シフト信号ＳＦＴをクロック端子で受け、リセット信号ＲＳＴをリセット端子ＲＳＴで受ける。記憶段ＳＴＧ５は、リセット信号ＲＳＴを受けたときに高レベルにリセットされ、出力端子ＳＥＬ５から高レベルを出力する。記憶段ＳＴＧ４−１は、リセット信号ＲＳＴを受けたときに低レベルにリセットされ、出力端子ＳＥＬ４−１から低レベルを出力する。記憶段ＳＴＧ５の入力端子は接地線ＶＳＳ（論理０）に接続されている。シフトレジスタ３４は、パワーオンリセット後に選択信号ＳＥＬ５のみを高レベルに活性化し、他の選択信号ＳＥＬ４−１を低レベルに非活性化する。シフトレジスタ３４は、シフト信号ＳＦＴに同期して選択信号ＳＥＬ５を非活性化し、選択信号ＳＥＬ４を活性化する。この後、シフトレジスタ３４は、シフト信号ＳＦＴを受ける毎にシフト動作し、活性化する選択信号ＳＥＬ（ＳＥＬ３−１）を順次に切り替える。このように、シフトレジスタ３４は、検出信号ＤＥＴＡに同期して生成されるシフト信号ＳＦＴに応答してシフト動作し、選択信号ＳＥＬ５−１の値を順次に切り替える。

図４は、図１に示した分周回路２４および周期セレクタ２６の例を示している。分周回路２４は、例えば、直列に接続された１０個の分周器ＤＩＶ（ＤＩＶ０１−０５、ＤＩＶ１−５）を有している。各分周器ＤＩＶは、受けた信号の周波数を２分の１に分周して出力する。分周器ＤＩＶ０１は、発振信号ＯＳＣを受ける。分周器ＤＩＶ１−５は、発振信号ＯＳＣ１−５をそれぞれ出力する。発振信号ＯＳＣ１−５は、数値が大きいほど周期が長い。例えば、発振信号ＯＳＣ２の周期は、発振信号ＯＳＣ１の２倍である。

周期セレクタ２６は、発振信号ＯＳＣ１−５のいずれか１つを選択し、リフレッシュ要求信号ＲＲＥＱＺとして出力するためのスイッチ回路ＳＷ１−５を有している。各スイッチ回路ＳＷ１−５は、ＣＭＯＳ伝達ゲートを有している。スイッチＳＷ１−５は、対応する選択信号ＳＥＬ１−５が高レベルに活性化されているときにそれぞれオンする。このように、周期セレクタ２６は、選択信号ＳＥＬ１−５の値に応じて発振信号ＯＳＣ１−５の１つを選択する。

図５は、図１に示した半導体メモリＭＥＭが搭載されるシステムＳＹＳの例を示している。システムＳＹＳ（ユーザシステム）は、例えば、携帯電話や携帯ゲーム等の携帯機器の少なくとも一部を示している。なお、システムＳＹＳは、ビデオレコーダやパーソナルコンピュータ等のコンピュータ装置の少なくとも一部でもよい。なお、後述する実施形態においても、半導体メモリＭＥＭは、図５と同様のシステムＳＹＳに搭載される。

システムＳＹＳは、システムオンチップＳｏＣを有している。あるいは、システムＳＹＳは、マルチチップパッケージＭＣＰ、システムインパッケージＳｉＰ、チップオンチップＣｏＣ、パッケージオンパッケージＰｏＰあるいはプリント基板の形態でもよい。

例えば、ＳｏＣは、半導体メモリＭＥＭ、半導体メモリＭＥＭをアクセスするメモリコントローラＭＣＮＴ、ＡＳＩＣおよびシステム全体を制御するＣＰＵ（メインコントローラ）を有している。ＣＰＵおよびメモリコントローラＭＣＮＴ、ＡＳＩＣは、システムバスＳＢＵＳにより互いに接続されている。ＳｏＣは、外部バスＳＣＮＴを介して上位のシステムに接続される。システムバスＳＢＵＳには、他の周辺回路チップが接続されてもよい。

ＣＰＵは、半導体メモリＭＥＭをアクセスするために、読み出しパケット（読み出しアクセス要求）および書き込みパケット（書き込みアクセス要求）をメモリコントローラＭＣＮＴに出力する。メモリコントローラＭＣＮＴは、ＣＰＵからの指示に基づいて、半導体メモリＭＥＭにコマンド信号ＣＭＤ、アドレス信号ＡＤおよび書き込みデータ信号ＤＱを出力し、半導体メモリＭＥＭから読み出しデータ信号ＤＱを受ける。半導体メモリＭＥＭがＤＲＡＭのとき、メモリコントローラＭＣＮＴは、リフレッシュコマンドを半導体メモリＭＥＭに周期的に出力する。

特に限定されないが、ＡＳＩＣは、ユーザが設計したロジック回路を有している。例えば、ＡＳＩＣは、画像処理機能を有しており、画像処理中に高温になる。なお、システムＳＹＳにメモリコントローラＭＣＮＴを設けることなく、コマンド信号ＣＭＤおよびアドレス信号ＡＤを、ＣＰＵから半導体メモリＭＥＭに直接出力してもよい。また、システムＳＹＳは、ＣＰＵと半導体メモリＭＥＭのみを有していてもよい。このとき、ＡＳＩＣは、ＣＰＵ内のユーザロジック領域に形成される。また、ＣＰＵは、メモリコントローラの機能を有する。

図６は、図１に示した半導体メモリＭＥＭの動作の例を示している。動作の前半では、図５に示したＡＳＩＣは動作せず、半導体メモリＭＥＭのチップ温度ＴＥＭＰは比較的低い。動作の後半では、ＡＳＩＣが動作し、チップ温度ＴＥＭＰは、シリコン基板を介してＡＳＩＣから伝達される熱により一時的に上昇する。期間Ｐ１は、ＡＳＩＣの動作期間を表している。例えば、検出電圧ＶＭが基準電圧ＶＮ６に等しいとき、チップ温度ＴＥＭＰは摂氏４０度である。すなわち、基準電圧ＶＮ６は、摂氏４０度を示す。例えば、同様に、基準電圧ＶＮ５、ＶＮ４、ＶＮ３、ＶＮ２、ＶＮ１は、それぞれ、摂氏５０度、摂氏６０度、摂氏７０度、摂氏８０度、摂氏９０度を示す。なお、図５に示したＳｏＣでは、パッケージによる放熱により、チップ温度ＴＥＭＰは、摂氏９０度を超えないように設計されている。

初期状態において、チップ温度ＴＥＭＰは摂氏４０度以下である（図６（ａ））。初期状態では、選択信号ＳＥＬ５が活性化されており（図６（ｂ））、図２に示したセレクタＳＥＬＢ、ＳＥＬＡは、基準電圧ＶＮ６、ＶＮ５をそれぞれ比較器ＣＭＰＢ、ＣＭＰＡに出力する。検出電圧ＶＭは、基準電圧ＶＮ６、ＶＮ５より高いため、比較器ＣＭＰＢ、ＣＭＰＡは、ともに低レベルの検出信号ＤＥＴＢ、ＤＥＴＡを出力する（図６（ｃ））。

図４に示した周期セレクタ２６は、発振信号ＯＳＣ５をリフレッシュ要求信号ＲＲＥＱＺとして周期的に出力する（図６（ｄ））。このため、リフレッシュ周期は最も遅い値に設定される。低温時には、メモリセルＭＣのデータ保持特性がよいため、リフレッシュ周期を長くしてもメモリセルＭＣ内のデータを保持できる。なお、図６では、比較器ＣＭＰＢ、ＣＭＰＡに供給される２つの基準電圧ＶＮ（比較電圧）の間の領域を網掛けで示している。すなわち、網掛けの領域は、比較器ＣＭＰＢ、ＣＭＰＡによる検出領域を示している。

チップ温度ＴＥＭＰが上昇し、検出電圧ＶＭが基準電圧ＶＮ６以下になると、比較器ＣＭＰＢは、検出信号ＤＥＴＢを高レベルに変化する（図６（ｅ））。チップ温度ＴＥＭＰがさらに上昇し、検出電圧ＶＭが基準電圧ＶＮ５以下になると、比較器ＣＭＰＡは、検出信号ＤＥＴＡを高レベルに変化する（図６（ｆ））。図２に示したシフト生成部ＳＦＴＧＥＮは、検出信号ＤＥＴＢ、ＤＥＴＡの高レベルにより、シフト信号ＳＦＴを一時的に活性化する（図６（ｇ））。図３に示したシフトレジスタ３４は、シフト信号ＳＦＴに同期して選択信号ＳＥＬ５を非活性化し、選択信号ＳＥＬ４を活性化する（図６（ｈ））。このように、シフトレジスタ３４は、シフト信号ＳＦＴを受ける毎に、リフレッシュ要求信号ＲＲＥＱＺの生成周期を短くするために選択信号ＳＥＬ１−５の値を変更する。図２に示したセレクタＳＥＬＢ、ＳＥＬＡは、基準電圧ＶＮ５、ＶＮ４をそれぞれ比較器ＣＭＰＢ、ＣＭＰＡに出力する（図６（ｉ））。すなわち、セレクタＳＥＬＢ、ＳＥＬＡは、選択する２つの基準電圧ＶＮを、シフト信号ＳＦＴの出力毎に温度が高い側に切り替える。

基準電圧ＶＮの切り替えにより、検出電圧ＶＭは、比較器ＣＭＰＢ、ＣＭＰＡにより比較される基準電圧ＶＮ５、ＶＮ４の間に入る（図６（ｊ））。すなわち、検出電圧ＶＭは、基準電圧ＶＮ４より高くなる。このため、比較器ＣＭＰＡは、検出信号ＤＥＴＡを低レベルに変化する（図６（ｋ））。選択信号ＳＥＬ４の活性化により、周期セレクタ２６は、発振信号ＯＳＣ４をリフレッシュ要求信号ＲＲＥＱＺとして周期的に出力する（図６（ｌ））。このように、リフレッシュ周期は、チップ温度ＴＥＭＰの上昇によるデータ保持特性の低下に合わせて短く設定される。

チップ温度ＴＥＭＰが低下し、検出電圧ＶＭは、基準電圧ＶＮ５より高くなる（図６（ｍ））。比較器ＣＭＰＢは、検出信号ＤＥＴＢを低レベルに変化する（図６（ｎ））。しかし、選択信号ＳＥＬ４の活性化は維持され、リフレッシュ要求信号ＲＲＥＱＺの周期も維持される。チップ温度ＴＥＭＰがさらに低下し、検出電圧ＶＭは、基準電圧ＶＮ６より高くなる（図６（ｏ））。このときも、選択信号ＳＥＬ４の活性化は維持され、リフレッシュ要求信号ＲＲＥＱＺの周期も維持される。このように、リフレッシュ要求信号ＲＲＥＱＺは、チップ温度ＴＥＭＰが上昇したときのみ短い周期に切り替えられ、チップ温度ＴＥＭＰが下降したとき周期を維持する。これにより、リフレッシュ要求信号ＲＲＥＱＺの周期の切り替えの頻度を下げることができ、切り替えに必要な消費電力を削減できる。また、シフトレジスタ３４を一方向にのみシフト動作すればよいため、リフレッシュ要求信号ＲＲＥＱＺの周期を切り替えるための制御回路を簡易にできる。

この後、チップ温度ＴＥＭＰが再び上昇し、検出電圧ＶＭは、徐々に低下する（図６（ｐ））。比較器ＣＭＰＢ、ＣＭＰＡは、基準電圧ＶＮ５、ＶＮ４を比較電圧として受けて動作している。このため、検出電圧ＶＭが基準電圧ＶＮ５以下になったときに、検出信号ＤＥＴＢが活性化される（図６（ｑ））。しかし、チップ温度ＴＥＭＰは、半導体メモリＭＥＭのパワーオン後に、基準電圧ＶＮ５が示す温度に到達済みである。このため、検出信号ＤＥＴＢおよびシフト信号ＳＦＴは活性化されない。

チップ温度ＴＥＭＰがさらに上昇し、検出電圧ＶＭが基準電圧ＶＮ４以下になったときに、検出信号ＤＥＴＡが活性化される（図６（ｒ））。検出信号ＤＥＴＡの高レベルにより、シフト信号ＳＦＴが一時的に活性化され、選択信号ＳＥＬ３が活性化される（図６（ｓ、ｔ））。すなわち、シフト制御回路３２は、半導体メモリＭＥＭのパワーオン後に、チップ温度ＴＥＭＰが一度も超えていない温度を超える毎に、最大のチップ温度ＴＥＭＰの検出を示す検出信号ＤＥＴＡおよびシフト信号ＳＦＴを活性化する。

セレクタＳＥＬＢ、ＳＥＬＡは、基準電圧ＶＮ４、ＶＮ３をそれぞれ比較器ＣＭＰＢ、ＣＭＰＡに出力する（図６（ｕ））。選択信号ＳＥＬ３の活性化により、発振信号ＯＳＣ４がリフレッシュ要求信号ＲＲＥＱＺとして周期的に出力される（図６（ｖ））。このように、リフレッシュ周期は、チップ温度ＴＥＭＰの上昇によるデータ保持特性の低下に合わせて短く設定される。

ＡＳＩＣの動作により、チップ温度ＴＥＭＰはさらに上昇し、検出電圧ＶＭはさらに低下する。これにより、検出信号ＤＥＴＡが活性化される毎にシフト信号ＳＦＴが出力される（図６（ｗ、ｘ））。選択信号ＳＥＬ２、ＳＥＬ１が順次にａ活性化され、リフレッシュ要求信号ＲＲＥＱＺは、発振信号ＯＳＣ２、ＯＳＣ１に順次切り替えられる（図６（ｙ、ｚ））。このように、リフレッシュ動作の周期は、チップ温度ＴＥＭＰが設定された最高温度を超える毎に短く設定される。例えば、最高温度は、基準電圧ＶＮ５、ＶＮ４、ＶＮ３またはＶＮ２に対応する摂氏５０度、摂氏６０度、摂氏７０度または摂氏８０度である。チップ温度ＴＥＭＰが高くなるときのみリフレッシュ動作の周期を短い側に切り替えることで、切り替え頻度を最小限にしながら、チップ温度ＴＥＭＰの最大値に合わせてリフレッシュ動作の周期を最適に設定できる。この結果、半導体メモリＭＥＭの消費電力の増加を最小限に抑えながら、メモリセルＭＣ内のデータを確実に保持できる。

この後、ＡＳＩＣの動作が停止し、チップ温度ＴＥＭＰが低下すると、検出電圧ＶＭは、基準電圧ＶＮ２より高くなる（図６（ｚ１））。比較器ＣＭＰＢは、検出信号ＤＥＴＢを低レベルに変化する（図６（ｚ２））。しかし、選択信号ＳＥＬ１の活性化は維持され、発振信号ＯＳＣ１がリフレッシュ要求信号ＲＲＥＱＺとして出力される（図６（ｚ３））。すなわち、リフレッシュ要求信号ＲＲＥＱＺの周期も維持される。

以上、この実施形態では、リフレッシュ要求信号ＲＲＥＱＺの生成周期を、チップ温度ＴＥＭＰがこれまでの最大温度を超えたときのみ変更することで、生成周期の切り替えの頻度を下げることができる。これにより、リフレッシュ要求信号ＲＲＥＱＺの生成周期の切り替えに必要な消費電力を削減できる。また、チップ温度ＴＥＭＰの最大値に合わせてリフレッシュ要求信号ＲＲＥＱＺの生成周期を設定できる。このため、半導体メモリＭＥＭが搭載されるシステムＳＹＳの仕様に応じて最適な生成周期でリフレッシュ要求信号ＲＲＥＱＺを生成でき、最適な頻度でリフレッシュ動作を実行できる。この結果、半導体メモリＭＥＭの消費電力を最小限にできる。

図７は、別の実施形態における半導体メモリＭＥＭの例を示している。図１と同じ要素については、同一の符号を付し、詳細な説明は省略する。この実施形態では、半導体メモリＭＥＭは、図１の周期セレクタ２６およびシフト制御回路３２の代わりに周期セレクタ２６Ａおよびシフト制御回路３２Ａを有している。その他の構成は、図１と同じである。すなわち、半導体メモリＭＥＭは、例えば、疑似ＳＲＡＭである。

半導体メモリＭＥＭは、クロック信号に同期して動作するが、クロック信号に非同期で動作してもよい。半導体メモリＭＥＭは、システムＬＳＩ等に搭載されるメモリマクロ（ＩＰ）として設計されてもよく、パッケージに封入された半導体記憶装置として設計されてもよい。例えば、半導体メモリＭＥＭは、図５に示したシステムＳＹＳに搭載される。

周期セレクタ２６Ａは、低温検出信号ＤＥＴＬＺを受けたときにリフレッシュ要求信号ＲＲＥＱＺの周期を長くする機能を、図１に示した周期セレクタ２６に追加している。シフト制御回路３２Ａは、検出電圧ＶＭが基準電圧ＶＮ６を超えている間、低温検出信号ＤＥＴＬＺを高レベルに活性化する。すなわち、チップ温度ＴＥＭＰが基準電圧ＶＮ６に対応する温度（例えば、摂氏４０度）より低くなったときに、低温検出信号ＤＥＴＬＺが活性化される。

図８は、図７に示した温度検出回路２８、基準電圧生成回路３０およびシフト制御回路３２Ａの例を示している。シフト制御回路３２Ａは、図２に示したシフト制御回路３２に比較器ＣＭＰＣを追加している。比較器ＣＭＰＣは、＋端子で受ける検出電圧ＶＭが基準電圧ＶＮ６より低いときに、低温検出信号ＤＥＴＬＺを低レベルに非活性化する。比較器ＣＭＰＣは、検出電圧ＶＭが基準電圧ＶＮ６以上の高いときに、低温検出信号ＤＥＴＬＺを高レベルに活性化する。すなわち、比較器ＣＭＰＣは、チップ温度ＴＥＭＰが基準電圧ＶＮ６に対応する最も低い基準温度以下（例えば、摂氏４０度）以下になったときに低温検出信号ＤＥＴＬＺを出力する低温比較器として動作する。

図９は、図７に示した分周回路２４および周期セレクタ２６Ａの例を示している。周期セレクタ２６Ａは、図４に示した周期セレクタ２６にスイッチＳＷ６、ＳＷ７を追加している。各スイッチ回路ＳＷ６−７は、ＣＭＯＳ伝達ゲートを有している。スイッチＳＷ６は、発振信号ＯＳＣ５をリフレッシュ要求信号ＲＲＥＱＺとして出力するために、低温検出信号ＤＥＴＬＺが活性化されているときにオンする。スイッチＳＷ７は、発振信号ＯＳＣ１−５のいずれかを選択信号ＳＥＬ１−５に応じてリフレッシュ要求信号ＲＲＥＱＺとして出力するために、低温検出信号ＤＥＴＬＺが非活性化されているときにオンする。このように、周期セレクタ２６Ａは、低温検出信号ＤＥＴＬＺを受けたときに、選択信号ＳＥＬ１−５の値に拘わりなくリフレッシュ要求信号ＲＲＥＱＺの生成周期を最も長い値（ＯＳＣ５）に設定する。

図１０は、図７に示した半導体メモリＭＥＭの動作の例を示している。図６と同じ動作については、詳細な説明は省略する。この例では、図６と同様に、検出電圧ＶＭが低くなるにつれて、比較器ＣＭＰＢ、ＣＭＰＡにより検出電圧ＶＭと比較される基準電圧ＶＮが低い側に切り替えられる。すなわち、図６に網掛けで示すように、比較器ＣＭＰＢ、ＣＭＰＡによる検出領域は、チップ温度ＴＥＭＰの最大値が更新される毎に低い側に切り替えられる。セレクタＳＥＬＢ、ＳＥＬＡ、比較器ＣＭＰＢ、ＣＭＰＡおよびシフト生成部ＳＦＴＧＥＮの動作は、図６と同じである。

一方、検出電圧ＶＭが基準電圧ＶＮ６より高くなったとき、低温検出信号ＤＥＴＬＺが活性化される（図１０（ａ、ｂ、ｃ））。このとき、活性化されている選択信号ＳＥＬ（ＳＥＬ１−５のいずれか）に拘わりなく、発振信号ＯＳＣ５がリフレッシュ要求信号ＲＲＥＱＺとして出力される（図１０（ｄ、ｅ、ｆ））。すなわち、チップ温度ＴＥＭＰが、例えば摂氏４０度より低くなったとき、リフレッシュ周期は、最も長い値に設定される。これにより、チップ温度ＴＥＭＰが高温と低温とを繰り返し変化するときに、低温時にリフレッシュ周期を長くすることでリフレッシュ動作に必要な消費電力を削減できる。この実施形態では、チップ温度ＴＥＭＰが最大値を更新したときのみリフレッシュ周期を短い側に切り替えながら、チップ温度ＴＥＭＰが低下したときに、リフレッシュ周期を現在設定されている短周期から長周期に切り替えできる。これにより、低温時にリフレッシュ動作に必要な消費電力を削減しながら、高温時にチップ温度ＴＥＭＰの最大値に合わせてリフレッシュ動作の消費電力の増加を最小限にできる。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、低温時にリフレッシュ動作に必要な消費電力を削減しながら、高温時にチップ温度ＴＥＭＰの最大値に合わせてリフレッシュ動作の消費電力の増加を最小限にできる。したがって、半導体メモリＭＥＭが搭載されるシステムＳＹＳの仕様にそれぞれ応じて、半導体メモリＭＥＭの消費電力を最適に設定できる。

特に、高温時のリフレッシュ要求信号ＲＲＥＱＺの周期は、パワーオンからしばらく経過した後に、複数の周期ＯＳＣ１−４（短周期）のいずれか１つに設定される。これ以降、リフレッシュ要求信号ＲＲＥＱＺの周期は、チップ温度ＴＥＭＰの変化に応じて、長周期（ＯＳＣ５）または短周期に切り替えられる。小さい消費電力を有するＡＳＩＣが搭載されるシステムＳＹＳでは、リフレッシュ要求信号ＲＲＥＱＺは、パワーオンからしばらく経過した後に、例えば、発振信号ＯＳＣ５とＯＳＣ３とのいずれかに切り替えられる。大きい消費電力を有するＡＳＩＣが搭載されるシステムＳＹＳでは、リフレッシュ要求信号ＲＲＥＱＺは、パワーオンからしばらく経過した後に、例えば、発振信号ＯＳＣ５とＯＳＣ１とのいずれかに切り替えられる。したがって、システムＳＹＳの仕様に応じて、リフレッシュ要求信号ＲＲＥＱＺの生成周期を最適に設定でき、かつリフレッシュ要求信号ＲＲＥＱＺの切り替え頻度を最小限にできる。この結果、半導体メモリＭＥＭの消費電力を、システムＳＹＳの仕様に応じて最小限にできる。

図１１は、別の実施形態における半導体メモリＭＥＭの例を示している。図１と同じ要素については、同一の符号を付し、詳細な説明は省略する。この実施形態では、半導体メモリＭＥＭは、図１のリフレッシュアドレスカウンタ２０、周期セレクタ２６およびシフト制御回路３２の代わりに、リフレッシュアドレスカウンタ２０Ｂ、周期セレクタ２６Ｂおよびシフト制御回路３２Ｂを有している。その他の構成は、図１と同じである。すなわち、半導体メモリＭＥＭは、例えば、疑似ＳＲＡＭである。

半導体メモリＭＥＭは、クロック信号に同期して動作するが、クロック信号に非同期で動作してもよい。半導体メモリＭＥＭは、システムＬＳＩ等に搭載されるメモリマクロ（ＩＰ）として設計されてもよく、パッケージに封入された半導体記憶装置として設計されてもよい。例えば、半導体メモリＭＥＭは、図５に示したシステムＳＹＳに搭載される。

リフレッシュアドレスカウンタ２０Ｂは、集中リフレッシュ信号ＣＲＥＦＸが低レベルに活性化されている間に、リフレッシュアドレス信号ＲＥＦＡが所定の値に２回設定されたときに、停止信号ＳＴＯＰＺを高レベルに活性化する。周期セレクタ２６Ｂは、集中リフレッシュ信号ＣＲＥＦＸの活性化を受けたときにリフレッシュ要求信号ＲＲＥＱＺの周期を短くする機能を、図１に示した周期セレクタ２６に追加している。シフト制御回路３２Ｂは、集中リフレッシュ信号ＣＲＥＦＸをシフト信号ＳＦＴに応答して活性化し、停止信号ＳＴＯＰＺに応答して非活性化する。シフト制御回路３２Ｂのその他の機能は、図１に示したシフト制御回路３２と同じである。

図１２は、図１１に示したシフト制御回路３２Ｂの例を示している。図２に示したシフト制御回路３２に集中リフレッシュ生成部ＣＲＧＥＮを追加している。集中リフレッシュ生成部ＣＲＧＥＮは、シフト信号ＳＦＴの立ち上がりエッジに同期して高レベルにセットされ、停止信号ＳＴＯＰＺの立ち上がりエッジに同期して低レベルにリセットされるフリップフロップＦＦを有している。集中リフレッシュ生成部ＣＲＧＥＮは、フリップフロップＦＦがセットされているとき集中リフレッシュ信号ＣＲＥＦＸを低レベルに活性化し、フリップフロップＦＦがリセットされているときに集中リフレッシュ信号ＣＲＥＦＸを高レベルに非活性化する。なお、フリップフロップＦＦは、半導体メモリＭＥＭのパワーオンリセット時にリセットされる。

図１３は、図１１に示したリフレッシュアドレスカウンタ２０Ｂの例を示している。リフレッシュアドレスカウンタ２０Ｂは、アドレスカウンタ部ＡＣＮＴ、アドレス検出部ＡＤＤＥＴおよび周期カウンタＣＹＣＣＮＴを有している。なお、図１に示したリフレッシュアドレスカウンタ２０は、アドレスカウンタ部ＡＣＮＴのみを有している。

アドレスカウンタ部ＡＣＮＴは、直列に接続された複数のバイナリカウンタＣＮＴを有している。アドレスカウンタＡＣＮＴは、発振信号ＯＳＣを初段のバイナリカウンタＣＮＴで受け、各バイナリカウンタＣＮＴからリフレッシュアドレス信号ＲＥＦＡ（ＲＥＦＡ０−１０のいずれか）を出力する。この例では、１１ビットのアドレスカウンタＡＣＮＴが形成されているが、ワード線ＷＬの数に合わせて他のビット数に設定されてもよい。

アドレス検出部ＡＤＤＥＴは、集中リフレッシュ信号ＣＲＥＦＸが活性化されている間、リフレッシュアドレス信号ＲＥＦＡ０−１０が最大値（オール１）になったときに一巡信号ＲＮＤを出力する。周期カウンタＣＹＣＣＮＴは、一巡信号ＲＮＤを２回検出したときに停止信号ＳＴＯＰＺを一時的に活性化する。このように、アドレス検出部ＡＤＤＥＴは、集中リフレッシュ信号ＣＲＥＦＸが活性化されている間に、リフレッシュアドレス信号ＲＥＦＡ０−１０が一巡した後に停止信号ＳＴＯＰＺを出力する。集中リフレッシュ信号ＣＲＥＦＸは、停止信号ＳＴＯＰＺの活性化に応答して非活性化される。したがって、集中リフレッシュ信号ＣＲＥＦＸの活性化期間は、全てのメモリセルＭＣがリフレッシュされる期間より長い。

なお、アドレス検出部ＡＤＤＥＴは、リフレッシュアドレス信号ＲＥＦＡ０−１０の所定の値を２回検出したときに一巡信号ＲＮＤを出力してもよい。リフレッシュアドレス信号ＲＥＦＡ０−１０の所定値を２回検出することにより、リフレッシュアドレス信号ＲＥＦＡ０−１０が少なくとも一巡したことを検出できる。

図１４は、図１１に示した分周回路２４および周期セレクタ２６Ｂの例を示している。周期セレクタ２６Ｂは、図４に示した周期セレクタ２６にスイッチＳＷ８、ＳＷ９を追加している。各スイッチ回路ＳＷ８−９は、ＣＭＯＳ伝達ゲートを有している。スイッチＳＷ８は、発振信号ＯＳＣをリフレッシュ要求信号ＲＲＥＱＺとして出力するために、集中リフレッシュ信号ＣＲＥＦＸが低レベルに活性化されているときにオンする。すなわち、集中リフレッシュ信号ＣＲＥＦＸが活性化されている間、リフレッシュ要求信号ＲＲＥＱＺは、最も短い周期（ＯＳＣ）で生成される。スイッチＳＷ９は、発振信号ＯＳＣ１−５のいずれかを選択信号ＳＥＬ１−５に応じてリフレッシュ要求信号ＲＲＥＱＺとして出力するために、集中リフレッシュ信号ＣＲＥＦＸが高レベルに非活性化されているときにオンする。このように、周期セレクタ２６Ｂは、集中リフレッシュ信号ＣＲＥＦＸを受けたときに、選択信号ＳＥＬ１−５の値に拘わりなくリフレッシュ要求信号ＲＲＥＱＺの生成周期を最も短い値（ＯＳＣ）に設定する。

図１５は、図７に示した半導体メモリＭＥＭの動作の例を示している。図６と同じ動作については、詳細な説明は省略する。検出電圧ＶＭの変化（すなわち、チップ温度ＴＥＭＰの変化）と、セレクタＳＥＬＢ、ＳＥＬＡ、比較器ＣＭＰＢ、ＣＭＰＡおよびシフト生成部ＳＦＴＧＥＮの動作は、図６と同じである。

この例では、シフト信号ＳＦＴが活性化される毎に、集中リフレッシュ信号ＣＲＥＦＸが所定の期間活性化される（図１５（ａ、ｂ、ｃ、ｄ））。集中リフレッシュ信号ＣＲＥＦＸの活性化期間に、周期セレクタ２６Ｂは、選択信号ＳＥＬ１−５に拘わりなく、発振信号ＯＳＣをリフレッシュ要求信号ＲＲＥＱＺとして出力する。これにより、図１５に斜線の領域で示すように、全てのメモリセルＭＣは、最短の周期の発振信号ＯＳＣに同期して短期間でリフレッシュされる（図１５（ｅ、ｆ、ｇ、ｈ））。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、リフレッシュ周期が短い側に切り替わるときに、保持している電荷量の少ないメモリセルＭＣに対して迅速にリフレッシュ動作を実行することで、メモリセルＭＣ内のデータを失うことなく確実に保持できる。

図１６は、別の実施形態における半導体メモリＭＥＭの例を示している。図１および図１１と同じ要素については、同一の符号を付し、詳細な説明は省略する。この実施形態では、半導体メモリＭＥＭは、図１１の周期セレクタ２６Ｂおよびシフト制御回路３２Ｂの代わりに、周期セレクタ２６Ｃおよびシフト制御回路３２Ｃを有している。その他の構成は、図１１と同じである。すなわち、半導体メモリＭＥＭは、例えば、疑似ＳＲＡＭである。

半導体メモリＭＥＭは、クロック信号に同期して動作するが、クロック信号に非同期で動作してもよい。半導体メモリＭＥＭは、システムＬＳＩ等に搭載されるメモリマクロ（ＩＰ）として設計されてもよく、パッケージに封入された半導体記憶装置として設計されてもよい。例えば、半導体メモリＭＥＭは、図５に示したシステムＳＹＳに搭載される。

図１７は、図１６に示したシフト制御回路３２Ｃの例を示している。シフト制御回路３２Ｃは、図８に示したシフト制御回路３２Ａに、図１２に示した集中リフレッシュ生成部ＣＲＧＥＮを追加している。比較器ＣＭＰＣおよび集中リフレッシュ生成部ＣＲＧＥＮの機能は、図８および図１２と同じである。シフト制御回路３２Ｃは、低温検出信号ＤＥＴＬＺおよび集中リフレッシュ信号ＣＲＥＦＸを出力し、停止信号ＳＴＯＰＺを受ける。

図１８は、図１６に示した周期セレクタ２６Ｃの例を示している。周期セレクタ２６Ｃは、図９に示した周期セレクタ２６Ａに、図１４に示したスイッチＳＷ８、ＳＷ９を追加している。このため、周期セレクタ２６Ｃは、低温検出信号ＤＥＴＬＺ、集中リフレッシュ信号ＣＲＥＦＸおよび発振信号ＯＳＣを受ける。

周期セレクタ２６Ｃは、集中リフレッシュ信号ＣＲＥＦＸが活性化されているときに、選択信号ＳＥＬ１−５および低温検出信号ＤＥＴＬＺに拘わりなく、発振信号ＯＳＣをリフレッシュ要求信号ＲＲＥＱＺとして出力する。周期セレクタ２６Ｃは、低温検出信号ＤＥＴＬＺが活性化され、集中リフレッシュ信号ＣＲＥＦＸが非活性化されているときに、選択信号ＳＥＬ１−５に拘わりなく、発振信号ＯＳＣ５をリフレッシュ要求信号ＲＲＥＱＺとして出力する。周期セレクタ２６Ｃは、低温検出信号ＤＥＴＬＺおよび集中リフレッシュ信号ＣＲＥＦＸがともに非活性化されているときに、発振信号ＯＳＣ１−５のいずれかを選択信号ＳＥＬ１−５に応じてリフレッシュ要求信号ＲＲＥＱＺとして出力する。

図１９は、図１６に示した半導体メモリＭＥＭの動作の例を示している。図１０と同じ動作については、詳細な説明は省略する。検出電圧ＶＭの変化（すなわち、チップ温度ＴＥＭＰの変化）と、セレクタＳＥＬＢ、ＳＥＬＡ、比較器ＣＭＰＢ、ＣＭＰＡ、ＣＭＰＣおよびシフト生成部ＳＦＴＧＥＮの動作は、図１０と同じである。

この例では、図１５と同様に、シフト信号ＳＦＴが活性化される毎に、集中リフレッシュ信号ＣＲＥＦＸが所定の期間活性化される（図１９（ａ、ｂ、ｃ、ｄ））。集中リフレッシュ信号ＣＲＥＦＸの活性化期間に、周期セレクタ２６Ｂは、選択信号ＳＥＬ１−５に拘わりなく、発振信号ＯＳＣをリフレッシュ要求信号ＲＲＥＱＺとして出力する。これにより、図１９に斜線の領域で示すように、全てのメモリセルＭＣは、最短の周期の発振信号ＯＳＣに同期して短期間でリフレッシュされる（図１９（ｅ、ｆ、ｇ、ｈ））。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。

なお、上述した実施形態は、擬似ＳＲＡＭに適用される例について述べた。しかし、例えば、上述した実施形態は、セルフリフレッシュモードを有するＤＲＡＭに適用してもよい。ＤＲＡＭはクロック信号に同期して動作してもよく、クロック信号に非同期で動作してもよい。セルフリフレッシュモードは、ＤＲＡＭに外部アクセスコマンドが供給されないスタンバイモード（あるいは低消費電力モード）中に、メモリセルのリフレッシュ動作を内部で自動的に実行する動作モードである。

セルフリフレッシュモードを有するＤＲＡＭでは、外部からの読み出しコマンドおよび書き込みコマンドと、内部リフレッシュ要求信号ＲＲＥＱＺは、競合しない。このため、ＤＲＡＭは、図１、図７、図１１および図１６に示したアービタＡＲＢを有していない。また、発振回路ＯＳＣは、セルフリフレッシュモード中のみ発振信号ＯＳＣを生成する。コマンドデコーダ１２は、コマンド端子ＣＭＤを介して供給される外部リフレッシュコマンドをデコードしたときに、コア制御回路１４に外部リフレッシュ制御信号を出力する。

セルフリフレッシュモードを有するＤＲＡＭでは、図６、図１０、図１５および図１９に示した動作は、セルフリフレッシュモード中の動作を示す。このため、図１等に示したシフト制御回路３２、３２Ａ、３２Ｂ、３２Ｃは、セルフリフレッシュモード中のみ動作する。

また、上述した実施形態では、チップ温度ＴＥＭＰに応じてリフレッシュ動作を制御する内部回路の動作仕様（すなわち、リフレッシュ要求信号ＲＲＥＱＺの生成周期）を変更する例について述べた。しかし、例えば、チップ温度ＴＥＭＰの変化に応じて他の内部回路の動作仕様を変化させてもよい。

さらに、上述した実施形態では、シフト信号ＳＦＴを２つの比較器ＣＭＰＢ、ＣＭＰＡからの検出信号ＤＥＴＢ、ＤＥＴＡのアンド論理に応じて生成する例について述べた。しかし、例えば、シフト信号ＳＦＴをＣＭＰＡからの検出信号ＤＥＴＡのみに応答して生成してもよい。

以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
ダイナミックメモリセルと、
前記ダイナミックメモリセルをリフレッシュするためのリフレッシュ要求信号を周期的に生成するとともに、周期制御信号に応じて前記リフレッシュ要求信号の生成周期を変更するリフレッシュタイマと、
チップ温度を検出する温度検出回路と、
前記温度検出回路により検出されたチップ温度が、予め設定された複数の基準温度のうち一度も超えていない基準温度を超える毎に、最大温度の検出を示す検出信号を出力する温度比較回路と、
前記検出信号を受ける毎に、前記リフレッシュ要求信号の生成周期を短くするために前記周期制御信号の値を変更し、前記チップ温度が低下したときに前記周期制御信号の値を維持するリフレッシュ制御回路と
を備えていることを特徴とする半導体メモリ。
（付記２）
前記温度検出回路は、前記チップ温度に依存して変化する検出電圧を生成し、
前記温度比較回路は、
前記複数の基準温度を示す複数の基準電圧を生成する基準電圧生成回路と、
前記基準電圧の２つを選択し、比較電圧として出力するセレクタと、
前記検出電圧が示すチップ温度が、前記比較電圧が示す基準温度の両方を超えたときに前記検出信号を出力する比較器と
を備えていることを特徴とする付記１記載の半導体メモリ。
（付記３）
前記セレクタは、選択する２つの前記基準電圧を、前記検出信号の出力毎に基準温度が高い側に切り替えること
を特徴とする付記２記載の半導体メモリ。
（付記４）
前記リフレッシュタイマは、
周期が異なる複数の発振信号を生成する発振信号生成回路と、
前記周期制御信号に応じて前記発振信号の１つを選択し、前記リフレッシュ要求信号として出力する周期セレクタと
を備えていること
を特徴とする付記１ないし付記３のいずれか１項記載の半導体メモリ。
（付記５）
前記リフレッシュ制御回路は、直列に接続された複数の記憶段を有し、前記検出信号に応答してシフト動作し、前記記憶段から出力される選択信号の値を順次に切り替えるシフトレジスタを備え、
前記周期セレクタは、前記選択信号を前記周期制御信号として受け、前記選択信号の値に応じて前記発振信号の１つを選択すること
を特徴とする付記４記載の半導体メモリ。
（付記６）
前記温度比較回路は、前記チップ温度が前記基準温度のうち最も低い基準温度以下になったときに低温検出信号を出力する低温比較器を備え、
前記リフレッシュタイマは、前記低温検出信号を受けたときに、前記周期制御信号の値に拘わりなく前記リフレッシュ要求信号の生成周期を最も長い値に設定すること
を特徴とする付記１ないし付記５のいずれか１項記載の半導体メモリ。
（付記７）
前記検出信号に応答して、集中リフレッシュ信号を所定期間出力する集中リフレッシュ生成部を備え、
前記リフレッシュタイマは、前記集中リフレッシュ信号を受けている間、前記周期制御信号の値に拘わりなく前記リフレッシュ要求信号の生成周期を最も短い値に設定すること
を特徴とする付記１ないし付記６のいずれか１項記載の半導体メモリ。
（付記８）
前記所定期間は、全ての前記ダイナミックメモリセルがリフレッシュされる期間より長いこと
を特徴とする付記７記載の半導体メモリ。
（付記９）
前記リフレッシュ要求信号に応答してリフレッシュするダイナミックメモリセルを選択するためのリフレッシュアドレス信号を順次に生成するアドレスカウンタ部と、
前記集中リフレッシュ信号が出力されている間、前記リフレッシュアドレス信号が所定の値になったときに一巡信号を出力するアドレス検出部と、
前記一巡信号を所定の回数検出したときに、停止信号を出力する周期カウンタと
を備え、
前記集中リフレッシュ生成部は、前記停止信号に応答して前記集中リフレッシュ信号の出力を停止すること
を特徴とする付記７または付記８記載の半導体メモリ。
（付記１０）
付記１ないし付記９のいずれか１項記載の半導体メモリと、
前記半導体メモリのアクセスを制御するコントローラと
を備えていることを特徴とするシステム。
（付記１１）
チップ温度を検出し、
前記チップ温度が、予め設定された複数の基準温度のうち一度も超えていない基準温度を超える毎に、ダイナミックメモリセルのリフレッシュ間隔を順次に短く設定し、
前記チップ温度が低下したときに、設定されているリフレッシュ間隔を維持すること
を特徴とする半導体メモリの動作方法。
（付記１２）
前記チップ温度が前記基準温度のうち最も低い基準温度以下になったときに、設定されているリフレッシュ間隔に拘わらずリフレッシュ間隔を最も長い値に設定し、
前記チップ温度が前記最も低い基準温度を超えたときに、前記リフレッシュ間隔を元の短い値に戻すこと
を特徴とする付記１１記載の半導体メモリの動作方法。
（付記１３）
前記チップ温度が、予め設定された複数の基準温度のうち一度も超えていない基準温度を超える毎に、前記ダイナミックメモリセルのリフレッシュ間隔を短く設定する前に、全ての前記ダイナミックメモリセルを最短のリフレッシュ間隔でリフレッシュすること
を特徴とする付記１１または付記１２記載の半導体メモリの動作方法。

以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。

１０‥コマンド入力回路；１２‥コマンドデコーダ；１４‥コア制御回路；１６‥アドレス入力回路；１８‥アドレスセレクタ；２０、２０Ｂ‥リフレッシュアドレスカウンタ；２２‥発振回路；２４‥分周回路；２６、２６Ａ、２６Ｂ、２６Ｃ‥周期セレクタ；２８‥温度検出回路；３０‥基準電圧生成回路；３２、３２Ａ、３２Ｂ、３２Ｃ‥シフト制御回路；３４‥シフトレジスタ；３６‥データ入出力回路；３８‥メモリコア；ＡＣＮＴ‥アドレスカウンタ部；ＡＤＤＥＴ‥アドレス検出部；ＣＭＰＡ、ＣＭＰＢ、ＣＭＰＣ‥比較器；ＣＲＥＦＸ‥集中リフレッシュ信号；ＣＲＧＥＮ‥集中リフレッシュ生成部；ＣＹＣＣＮＴ‥周期カウンタ；ＤＥＴＡ、ＤＥＴＢ‥検出信号；ＤＥＴＬＺ‥低温検出信号；ＯＳＣ、ＯＳＣ１−５‥発振信号；ＲＲＥＱＺ‥リフレッシュ要求；ＳＥＬ１−５‥選択信号；ＳＥＬＢ、ＳＥＬＡ‥セレクタ；ＳＦＴ‥シフト信号；ＳＦＴＧＥＮ‥シフト生成部；ＳＴＯＰＺ‥停止信号；ＴＥＭＰ‥チップ温度；ＶＭ‥検出電圧；ＶＮ１−６‥基準電圧

Claims (7)

1. ダイナミックメモリセルと、
   前記ダイナミックメモリセルをリフレッシュするためのリフレッシュ要求信号を周期的に生成するとともに、周期制御信号に応じて前記リフレッシュ要求信号の生成周期を変更するリフレッシュタイマと、
   チップ温度を検出する温度検出回路と、
   前記温度検出回路により検出されたチップ温度が、予め設定された複数の基準温度のうち一度も超えていない基準温度を超える毎に、最大温度の検出を示す検出信号を出力する温度比較回路と、
   前記検出信号を受ける毎に、前記リフレッシュ要求信号の生成周期を短くするために前記周期制御信号の値を変更し、前記チップ温度が低下したときに前記周期制御信号の値を維持するリフレッシュ制御回路と
   を備えていることを特徴とする半導体メモリ。
2. 前記温度比較回路は、前記チップ温度が前記基準温度のうち最も低い基準温度以下になったときに低温検出信号を出力する低温比較器を備え、
   前記リフレッシュタイマは、前記低温検出信号を受けたときに、前記周期制御信号の値に拘わりなく前記リフレッシュ要求信号の生成周期を最も長い値に設定すること
   を特徴とする請求項１記載の半導体メモリ。
3. 前記検出信号に応答して、集中リフレッシュ信号を所定期間出力する集中リフレッシュ生成部を備え、
   前記リフレッシュタイマは、前記集中リフレッシュ信号を受けている間、前記周期制御信号の値に拘わりなく前記リフレッシュ要求信号の生成周期を最も短い値に設定すること
   を特徴とする請求項１または請求項２記載の半導体メモリ。
4. 請求項１ないし請求項３のいずれか１項記載の半導体メモリと、
   前記半導体メモリのアクセスを制御するコントローラと
   を備えていることを特徴とするシステム。
5. チップ温度を検出し、
   前記チップ温度が、予め設定された複数の基準温度のうち一度も超えていない基準温度を超える毎に、ダイナミックメモリセルのリフレッシュ間隔を順次に短く設定し、
   前記チップ温度が低下したときに、設定されているリフレッシュ間隔を維持すること
   を特徴とする半導体メモリの動作方法。
6. 前記チップ温度が前記基準温度のうち最も低い基準温度以下になったときに、設定されているリフレッシュ間隔に拘わらずリフレッシュ間隔を最も長い値に設定し、
   前記チップ温度が前記最も低い基準温度を超えたときに、前記リフレッシュ間隔を元の短い値に戻すこと
   を特徴とする請求項５記載の半導体メモリの動作方法。
7. 前記チップ温度が、予め設定された複数の基準温度のうち一度も超えていない基準温度を超える毎に、前記ダイナミックメモリセルのリフレッシュ間隔を短く設定する前に、全ての前記ダイナミックメモリセルを最短のリフレッシュ間隔でリフレッシュすること
   を特徴とする請求項５または請求項６記載の半導体メモリの動作方法。

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