CN102543941A - 半导体器件、半导体存储器件及其操作方法 - Google Patents

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李镐哲
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Abstract

公开了用于在多个半导体层之间稳定地传送信号的采用了堆叠结构的半导体器件、存储器件、系统和方法。所述器件包括至少第一半导体芯片和至少一个贯通衬底通路，该第一半导体芯片包括第一温度传感器电路，该第一温度传感器电路被配置成输出与第一半导体芯片相关的第一温度信息。

Description

半导体器件、半导体存储器件及其操作方法
相关申请的交叉引用
本申请要求于2010年12月28日向韩国知识产权局提交的韩国专利申请第10-2010-0137228号的优先权权益，其全部公开内容通过引用合并于此。
技术领域
本公开内容涉及具有贯通电极的堆叠结构的半导体器件，更具体地，本公开内容涉及半导体器件，该半导体器件具有用于避免在多个半导体层之间传送的多条信息之间产生冲突的结构。
背景技术
随着例如半导体存储器件等等的半导体器件具有越来越高的集成度，普通二维(2D)结构的集成高度几乎已达到极限。需要实现超越这种2D结构的具有3维(3D)结构的半导体存储器件，致力于实现这样的半导体器件的研究已经展开。
具有3D结构的半导体器件包括多个半导体层，诸如各种类型的数据、命令、地址等等的信号在所述多个半导体层之间传送。在半导体器件中布置有贯通硅通路(Through-silicon via，TSV)以用于在半导体层之间传送信号，并且一些或所有信号会通过TSV传送。
如上所述，通过多个半导体层的TSV传送信号，但是一些信号是通过多个半导体层的公用TSV来传送的。从而，如果在多个半导体层之间传送信号，信号可能相互冲突。在这种情况下，可能无法传送精确的信号值，从而半导体器件或使用该半导体器件的半导体系统的性能可能退化。
发明内容
本公开提供一种用于在多个半导体层之间稳定地传送信号的具有堆叠结构的半导体器件，半导体存储器件及其操作方法。
本公开还提供半导体存储器系统，其使用用于稳定地传送信号的具有堆叠结构的半导体存储器件。
根据本发明的一个方面，提供一种用于半导体封装的半导体器件，该半导体器件包括：至少第一半导体芯片，其包括第一温度传感器电路，该第一温度传感器电路被配置成输出与第一半导体芯片相关的第一温度信息；第一凸起，其电连接到第一温度传感器电路而不电连接到贯通衬底通路；以及第二凸起，其电连接到第一半导体芯片的贯通衬底通路。
根据本发明的一个方面，提供一种半导体封装，其包括：封装衬底；以及在封装衬底上的第一半导体芯片，该第一半导体芯片包括多个贯通衬底通路，用于向封装衬底传送信号，其中，所述第一半导体芯片包括第一温度传感器电路，其电耦合到封装衬底，并且所述第一半导体芯片被配置成不利用贯通衬底通路将温度信息从第一温度传感器电路传送到封装衬底。
根据本发明的一个方面，提供一种半导体器件，其包括：堆叠排列的多个半导体芯片；以及第一组多个贯通衬底通路，所述第一组多个贯通衬底通路中的每一个位于多个半导体芯片中的相应的一个半导体芯片中，其中，所述第一组多个贯通衬底通路垂直对齐成第一叠贯通衬底通路，其中，所述多个半导体芯片中的第一半导体芯片包括第一温度传感器电路，该第一温度传感器电路耦合到所述第一组多个贯通衬底通路中的至少一个。
根据本发明的一个方面，提供一种半导体器件，其包括：一叠半导体芯片，包括第一半导体芯片和第二半导体芯片，该第一半导体芯片包括第一温度传感器，该第二半导体芯片包括第二温度传感器；第一贯通衬底通路，其穿过所述第一半导体芯片并电耦合到所述第一温度传感器；第二贯通衬底通路，其穿过所述第二半导体芯片并电耦合到所述第一贯通衬底通路。
根据本发明的一个方面，提供一种传送温度信息的方法，所述温度信息来自堆叠的半导体封装的多个半导体芯片中的一个或多个半导体芯片，所述方法包括：对于所述多个半导体芯片中的每一个，由温度传感器电路生成温度信息；以及将由所述温度传感器电路中的至少一个生成的温度信息传送到第一贯通衬底通路。
根据本发明的一个方面，提供一种半导体存储器封装，其包括：一叠半导体芯片；多个贯通衬底通路；所述一叠半导体芯片中的第一半导体芯片的第一温度传感器电路，其被配置成生成第一温度信息；以及由选择元件配置的通信路径，用于通过所述多个贯通衬底通路中的至少一个提供第一温度传感器电路与控制器之间的通信。
根据本发明的一个方面，提供一种半导体存储器封装，其包括：一叠半导体芯片；多个贯通衬底通路；所述一叠半导体芯片中的第一半导体芯片的第一温度传感器电路，其被配置成生成第一温度信息；以及用于选择的装置，其从所述半导体芯片当中选择第一半导体芯片以输出来自所选择的第一半导体芯片的第一温度信息，其中，所述多个贯通衬底通路中的至少一个耦合到第一温度传感器电路，并被配置成接收第一温度信息。
根据本发明的一个方面，提供一种半导体封装，其包括：一叠半导体芯片；多个贯通衬底通路；所述一叠半导体芯片中的第一半导体芯片的第一温度传感器电路，其被配置成生成第一温度信息；以及电熔丝，用于从所述半导体芯片当中选择第一半导体芯片、并使得从所选择的第一半导体芯片输出第一温度信息，其中，所述多个贯通衬底通路中的至少一个耦合到第一温度传感器电路，并被配置成接收第一温度信息。
附图说明
从以下结合附图的详细描述将能更清楚地理解示例性实施例，附图中：
图1示出根据一个实施例的包括多个半导体层的具有堆叠结构的示例性半导体器件的示意透视图；
图2A和图2B是分别示出根据特定实施例的、通过半导体器件(如图1的半导体器件)的贯通硅通路(TSV)的示例性信息传输的截面图；
图3A到图3C分别是示出根据特定实施例的示例性半导体器件(如图1的半导体器件)的透视图、框图和电路图；
图4是示出根据另一个实施例的具有堆叠结构的示例性半导体器件的截面图；
图5是示出根据另一个实施例的具有堆叠结构的示例性半导体器件的截面图；
图6是示出根据一个实施例的具有堆叠结构的示例性半导体器件的截面图；
图7是示出根据一个实施例的使用熔丝单元的示例性半导体器件的透视图；
图8A和图8B是示出根据特定实施例的图7的半导体器件的逻辑区域(logic region)的一部分的示例性结构的框图；
图9是示出根据一个实施例的图7的半导体器件的温度信息的示例性输出状态的截面图；
图10示出了根据另一个实施例的使用熔丝单元的半导体器件的示例性结构；
图11是示出根据一个实施例的图10的半导体器件的温度信息的示例性输出状态的截面图；
图12示出了根据一个实施例的使用命令信号的半导体器件的示例性结构；
图13是示出根据一个实施例的图12的半导体器件的命令信号和温度信息的示例性传输路径的框图；
图14是示出根据特定实施例的图12的半导体器件的温度信息的输出状态的截面图；
图15是示出根据特定实施例的在图12的半导体器件中生成温度信息和控制刷新周期的示例性操作的框图；
图16示出了根据一个实施例的使用算术单元的半导体器件的示例性结构；
图17A和图17B以及图18是示出根据特定示例性实施例的图16的算术单元的框图；
图19是示出根据一个实施例的图16的半导体器件的温度信息的示例性输出状态的截面图；
图20示出了根据一个实施例的使用时钟信号的半导体器件的示例性结构；
图21A和图21B分别示出了根据特定实施例的图20的半导体器件的逻辑电路的示例性修改和示例性信号波形；
图22是示出根据一个实施例的图20的半导体器件的温度信息的示例性输出状态的截面图；
图23是示出根据一个实施例的包括半导体存储器模块的示例性半导体存储器系统的框图；
图24示出根据一个实施例的包括具有堆叠结构的半导体存储器件的示例性单芯片微计算机的框图；
图25A、25B和25C分别示出了根据特定实施例的、半导体存储器系统的存储控制器和存储器之间的示例性信号传输；以及
图26是示出根据一个实施例的包括具有堆叠结构的半导体存储器件的示例性电子系统的框图。
具体实施方式
现在将参照附图更全面地描述本公开，附图中示出了示例性实施例。然而，所公开的实施例可以以许多不同的形式具体实现，不应被理解为局限于此处阐述的实施例。
将会理解，当一元件或层被称为在另一元件或层“上”、“连接到”或“耦合到”另一元件或层时，其可以直接在所述另一元件或层之上、直接连接到或耦合到另一元件或层，或者也可以存在居间的元件或层。相反，当一元件被称为“直接”在另一元件或层“上”、“直接连接到”或“直接耦合到”另一元件或层时，不存在居间的元件或层。相似的参考标记始终指代相似的元件。此处使用的术语“和/或”包括关联的列出项目中的任何一个或一个或多个的所有组合。
将会理解，虽然此处可能使用词语“第一”、“第二”、“第三”等来描述不同的元件、组件、区域、层或扇区，但这些元件、组件、区域、层和/或扇区不受这些词语的限制。这些词语仅仅用于将一个元件、组件、区域、层或扇区与另一个元件、组件、区域、层或扇区区分开来。因而，下面讨论的第一元件、组件、区域、层或扇区也可被称为第二元件、组件、区域、层或扇区，而不会偏离本发明构思的教导。
为了方便描述，此处可能使用诸如“在...之下”、“在...下方”、“下”、“上方”、“上”等等的空间关系词语来描述附图中示出的一个元件或特征与另外的元件或特征之间的关系。将会理解，这样的空间关系词语旨在涵盖使用中的器件或操作的、除附图中描绘的方向之外的不同的方向。例如，如果将附图中的器件翻转，则被描述为在其他元件或特征“下方”或“之下”的元件的方位将变为在所述其他元件或特征“上方”。因而，词语“下方”可以涵盖上方和下方两个方向。器件可以具有其他朝向(旋转90度或处于其他朝向)，对于此处使用的空间关系描述词应做相应解释。
此处使用的术语仅仅用作描述具体实施例的目的，并非意图限制本发明构思。此处使用的单数形式“一”、“该”意图同时包括复数形式，除非向下文明确给出相反指示。还将理解，当本文中使用词语“包括”和/或“包含”时，表明存在所描述的特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
本文中参照截面图或透视图对实施例进行描述，所述截面图或透视图是理想化实施例(和中间结构)的示意图。因此，例如由于制造工艺和/或允许误差所致偏离附图所示形状是预料之内的。因而，实施例不应被理解为局限于此处图示的区域的具体形状，而应包括例如因制造所致的形状偏差。例如，被图示为具有尖锐边缘的边缘或边角区域可以具有略显圆形或弯曲的特征。同样地，被图示为圆形或球形的元件可以呈椭圆形或者可以具有某些直线或平面部分。因而，附图中示出的区域实质上是示意性的，它们的形状并非意图示出器件的区域或元件的实际形状，并且并非意图限制所公开实施例的范围。
除非另外定义，否则此处使用的所有术语(包括技术术语和科学术语)所具有的含义均与本发明构思所属技术领域普通技术人员通常理解的含义相同。还将理解，术语，如通常使用的词典中定义的那些术语，应被解释为其含义与它们在相关领域上下文中的含义一致，不应以理想化或过分形式化的方式来解释，除非本文明确地那样定义。
作为半导体器件的存储器件可以是易失性存储器，如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)等等，或者可以是非易失性存储器，如相变随机存取存储器(PRAM)、使用可变电阻特性材料(如复合金属氧化物等)的阻变式随机存取存储器(RRAM)、使用铁磁材料的磁性随机存取存储器(MRAM)、快闪存储器、EEPROM等等。
半导体存储器件以及上面描述的存储器已经采用了3维(3D)结构概念。3D结构概念已经用于封装领域，但现有方法的操作是将各种端子置于半导体芯片的一侧，并利用线接合(wire bonding)来电连接多个芯片的信号端。因此，现有方法增加了芯片的大小、线路复杂度、功耗等等。
从而，提出了用于在作为半导体衬底材料的硅中形成垂直贯通电极(through electrode)从而提供信号传输路径的技术。由于贯通电极穿透硅衬底，不同于一般的接触插塞，因此贯通电极可被称为贯通硅通路(through-silicon via，TSV)或贯通衬底通路(through-substrate via，TSV)。
由于这样的TSV技术具有大大改善电路集成度、工作速度、功耗、制造成本等等的效果，因此TSV技术已经被用于开发具有多处理器内核的芯片，并且在NAND(与非)快闪存储器、诸如DRAM等等的存储器、混合存储器等等领域中取得了有竞争力的发展。
图1是示出根据一个实施例的包括多个半导体层的具有堆叠结构的示例性半导体器件100的示意透视图。如图1中所示，半导体器件100包括多个半导体层，例如第一到第n半导体层LA1到LAn，以及TSV，通过TSV在第一到第n半导体层LA1到LAn之间传送信号。第一到第n半导体层LA1到LAn中的每一个包括用于实现半导体器件100的功能的电路块。
包括存储单元的半导体存储器件可被用作半导体器件100的例子。如果图1的半导体器件100是半导体存储器件，则布置在第一到第n半导体层LA1到LAn中的电路块可以是包括存储区域(memory region)的存储块。在一个实施例中，半导体器件100的全部第一到第n半导体层LA1到LAn都包括存储块。在其他实施例中，第一到第n半导体层LA1到LAn中的一些包括存储块，或者第一到第n半导体层LA1到LAn中的任何一个都不包括存储块(例如，一些或全部半导体层可以是控制器或数据处理层)。
例如，垂直堆叠的第一到第n半导体层LA1到LAn中的每一个半导体层中所包括的所有电路块110和120都可以是存储块。半导体器件100的第一到第n半导体层LA1到LAn中的一个或多个半导体层(例如第一半导体层LA1)可以用作主半导体层，而第一到第n半导体层LA1到LAn中的其他半导体层(例如第二到第n半导体层LA2到LAn)可以用作从半导体层。在一个实施例中，第一半导体层LA1的电路块中的至少一个可以不包括存储块，取而代之地可以包括控制块，并且可以用作第一到第n半导体层LA1到LAn的主电路块。例如，第一半导体层LA1的电路块110可以包括用于驱动其他半导体层(例如，第二到第n半导体层LA2到LAn)的存储块的逻辑电路。
在一个实施例中，第一到第n半导体层LA1到LAn通过TSV相互发送和/或接收信号。半导体器件100与外部控制器(未示出)接口。因而，如果封装半导体器件100，则半导体器件100被堆叠在衬底(封装衬底)(未示出)上并通过在衬底中形成的电路图案以及在衬底的外表面上形成的导体(例如，诸如引线、焊球等等的导体)与外部控制器(未示出)接口。如果第一到第n半导体层LA1到LAn中的一个，例如，第一半导体层LA1，直接连接到衬底，则第n半导体层LAn通过TSV传送信号到第一半导体层LA1，然后该信号通过衬底传送到外部。
半导体器件100的第一到第n半导体层LA1到LAn通过TSV向外部发送各种类型的信号，并通过TSV从外部接收信号。例如，在数据读取操作期间，可以通过TSV将与半导体器件100的存储器操作相关的数据和数据选通信号传送到外部。除了根据存储器操作传送的信号之外，其他各种信息也可以通过TSV传送到外部。作为其他各种信息的例子，通过检测第一到第n半导体层LA1到LAn的温度产生的温度信息、第一到第n半导体层LA1到LAn中的每一个的状态信息，如数据写入状态信息，等等，可以通过TSV传送到外部。
第一到第n半导体层LA1到LAn中的每一个可以通过相同的路径(包括TSV的输出路径)传送数据、数据选通信号、其他各种信息等等。在堆叠第一到第n半导体层LA1到LAn时，使在第一到第n半导体层LA1到LAn中的每一个中形成的TSV相互对齐，并且第一到第n半导体层LA1到LAn的信息(例如，温度信息)被传送到在相同位置形成的TSV。如果如上所述信号的输出路径被多个信号共享，则响应于外部命令生成数据DQ或数据选通信号DQS。因此，在输出数据DQ或数据选通信号DQS时，降低了在数据DQ或数据选通信号DQS之间发生冲突的可能性。然而，温度信息、状态信息等等是由第一到第n半导体层LA1到LAn中的每一个不管命令如何而频繁地或周期地产生的。因此，在传送温度信息、状态信息等等时，存在着在温度信息、状态信息等等之间发生冲突的可能性。
图2A和图2B是分别示出根据特定实施例的、通过半导体器件(如图1的半导体器件100)的TSV的示例性信息传输的截面图。图2A和图2B中示出的实施例中的每一个半导体器件100都包括四个半导体层，它们分别被实现为单独的芯片，从而每个半导体器件100中包括四个半导体芯片芯片1到芯片4。在图2A和图2B中，还提供在其上安装半导体器件100的衬底SUB，半导体器件100通过衬底SUB与外部控制器(未示出)通信。
参照图2A，在半导体芯片芯片1到芯片4中的每一个中形成TSV，并且半导体芯片芯片1到芯片4之一的信息通过TSV和在半导体芯片芯片1到芯片4的外表面上形成的导体(例如，焊球)传送到半导体芯片芯片1到芯片4中的其他芯片。通过TSV的信息传输可以用多种形式实现。例如，由第一半导体芯片芯片1产生的信息Info1可以通过第一半导体芯片芯片1的TSV112A电连接到导体111A。可替换地，如果产生信息Info1的电路(未示出)布置在第一半导体芯片芯片1的下表面上，则信息Info1可以直接连接到导体111A。参照图2B，半导体芯片芯片1到芯片4被堆叠，然后在半导体芯片芯片1到芯片4中的每一个中形成TSV。
在图2A和图2B中的每一个中示出的信息Info1和Info2包括半导体芯片芯片1到芯片4中的每一个的温度信息和状态信息，并且所述温度信息和状态信息共享用于向外部传送信息的输出路径。在存储器操作期间信息Info1和Info2有规律地或周期地产生而不管芯片是否被选择。
图3A、图3B和图3C分别是示出根据特定实施例的半导体器件(如图1的半导体器件100)的透视图、框图和电路图。图3A示出了包括存储单元、并且包括多个半导体层，如第一到第n半导体层LA1到LAn的半导体存储器件。半导体器件100可以包括主芯片并且从芯片，其中第一半导体层LA1可以是主芯片，其他半导体层，即第二到第n半导体层LA2到LAn可以是从芯片。
在一个实施例中，第一半导体层LA1包括用于驱动存储器的各种类型的逻辑电路。如图3A中所示，第一半导体层LA1包括X驱动器111、Y驱动器112、数据输入/输出(Din/Dout)单元113、命令缓冲器114、地址缓冲器115和外围电路116。X驱动器111驱动存储器的字线，Y驱动器112驱动存储器的位线。Din/Dout单元113控制数据的输入和/或输出，命令缓冲器114从外部接收命令并缓冲和解码命令。地址缓冲器115从外部接收地址并缓冲地址，外围电路116包括其他逻辑电路，如电压生成电路等等。尽管在图3A中未示出，但是在第一半导体层LA1中可以布置存储单元区域，并且外围电路116可以包括温度感测电路，其感测第一半导体层LA1的温度并产生第一半导体层LA1的温度信息。
每个从芯片，例如图3A中示出的第n半导体层LAn，包括存储区域120和逻辑区域130。存储区域120包括供多个存储单元和存储器访问的字线和位线，逻辑区域130包括用于驱动存储器的电路、用于生成与第n半导体层LAn有关的信息的电路等等。如图3B中所示，逻辑区域130可以包括：输入/输出驱动器(IODRV)131，其向存储区域120传送写入数据WD；输入/输出感测放大器(IOSA)132，其放大和输出读出数据RD；以及温度传感器电路(TQ SEN)133，其感测内部温度Temp并生成温度信息TQ。写入数据WD/读出数据RD通过TSV传送到外部或半导体器件100，而温度信息TQ通过另一个TSV传送到半导体器件100外部。
图3C是示出根据示例性实施例的图3B的温度传感器电路133的电路图。如图3C中所示，温度传感器电路133包括连接到电源电压VDD的第一到第三PMOS晶体管MP1到MP3、以及连接在第一到第三PMOS晶体管MP1到MP3与地电压之间的第一二极管D1和第二二极管D2以及第一电阻器R1和第二电阻器R2。温度传感器电路133还包括第一放大器AMP1和第二放大器AMP2以及第一比较器CP1和第二比较器CP2。第一放大器AMP1差分放大第一PMOS晶体管MP1和第二PMOS晶体管MP2的节点之间的电压。第二放大器AMP2差分放大第二PMOS晶体管MP2和第三PMOS晶体管MP3的节点之间的电压。第一比较器CP1和第二比较器CP2比较第一放大器AMP1和第二放大器AMP2的输出电压与输出比较结果。
图3C的温度传感器电路133是利用带隙参考电压生成电路的温度传感器，因此利用电流I2和I1生成参考电流，其中电流I2流过第一二极管D1，电流I1流过第二二极管D2。参考电流是与第一放大器AMP1的输出相对应的电流。因而，如果第一二极管D1和第二二极管D2之间的比是1∶n，则参考电流的值为I＝kT/q*ln(n)/R2，其中，k表示波尔兹曼常数，T表示绝对温度，q表示电荷量。因此，参考电流的值与绝对温度T成比例地增加。
流过第一电阻器R1的电流Ix对应于Ix＝V12/R1，其中，V12是施加到第一二极管D1两端的电压。电流Ix的值与绝对温度T成反比。第一比较器CP1和第二比较器CP2比较第一放大器AMP1和第二放大器AMP2的输出电压，并生成温度信息TQ，该温度信息TQ指示相应半导体层的温度是大于还是小于预定参考温度。
现在将描述用于在传送半导体层的多条信息时避免在半导体层的多条信息之间发生冲突的具有堆叠结构的半导体器件的实施例。此外，通过感测半导体层的温度而生成的温度信息的输出将被描述为所述多条信息。然而，如上所述，发明构思不局限于温度信息，而是可以适用于不管命令或芯片选择信号为何均有规律地或周期性地生成的信息(例如，芯片状态信息)。以下公开的TSV结构可以应用于图2A和图2B中示出的TSV结构以及具有其他不同类型结构的TSV。
图4是示出根据另一个实施例的具有堆叠结构的示例性半导体器件200A的截面图。如图4中所示，半导体器件200A包括多个半导体层，例如第一半导体层LA1和第二半导体层LA2。第一半导体层LA1和第二半导体层LA2中的每一个可以包括存储区域和/或逻辑区域。在一个实施例中，第一半导体层LA1包括存储区域和控制区域(例如，驱动器和/或命令区域)两者，并且用作主芯片，第二半导体层LA2包括存储区域但不包括控制区域，因此用作从芯片。然而，在另一个实施例中，半导体层LA1和LA2两者都可以包括相同的存储区域和/或控制区域，从而使所述两层包括具有相同电路布局的芯片或等同的芯片。逻辑区域分别包括第一温度传感器电路211A和第二温度传感器电路221A，第一温度传感器电路211A和第二温度传感器电路221A分别感测第一半导体层LA1和第二半导体层LA2的温度并生成温度信息TQ。
在第一半导体层LA1和第二半导体层LA2中的每一个中形成多个TSV。在第一半导体层LA1和第二半导体层LA2中的每一个的表面上布置导体(例如，焊球)，并且布置在第一半导体层LA1上的导体连接到衬底。在一个实施例中，半导体器件200A通过第一半导体层LA1的导体和衬底与外部控制器(未示出)通信。
布置与温度传感器电路211A和221A相对应的公共输出节点，以用于将温度传感器电路211A和22A产生的温度信息TQ传送到半导体器件200A外部。例如，第一半导体层LA1的焊球212被布置成与温度传感器电路211A和221A相对应的公共输出节点。根据一个实施例，焊球212可以固定地连接到温度传感器电路211A和221A之一的输出，从而导致从温度传感器电路211A和221A输出的多条温度信息TQ相互冲突。
第一半导体层LA1和第二半导体层LA2的特定输出信号，例如，数据信号或数据选通信号，可以通过TSV传送。然而，在一个实施例中，生成温度信息TQ的温度传感器电路211A和221A不电连接到TSV。取而代之，温度传感器电路221A通过内部线路电连接到第二半导体层LA2的导体222，并且温度传感器电路211A通过内部线路电连接到第一半导体层LA1的导体212。由于温度传感器电路211A和221A与TSV电绝缘，因此温度传感器电路221A生成的温度信息TQ不被传送到第一半导体层LA1。因而，温度传感器电路211A生成的温度信息TQ被固定地连接到输出节点(例如，第一半导体层LA1的导体212)。
根据上述实施例，半导体器件200A的多个半导体层LA1和LA2之一的温度信息TQ被传送到外部。一条信息是半导体层LA1的，另一条信息是半导体层LA2的。外部控制器(未示出)接收所述多条温度信息TQ并确定温度信息TQ是半导体器件200A的内部温度。外部控制器可以根据确定结果控制半导体器件200A。例如，如果半导体器件200A是DRAM，则外部控制器可以参考温度信息TQ控制对DRAM的存储区域执行的刷新操作的周期。
图5是示出根据另一个实施例的具有堆叠结构的示例性半导体器件200B的截面图。半导体器件200B包括第一到第四半导体层LA1到LA4。每一层可以包括存储区域和/或逻辑区域。在一个实施例中，第一半导体层LA1包括存储区域和控制区域(例如，驱动器和/或命令区域)两者，并且用作主芯片，第二到第四半导体层LA2到LA4包括存储区域但不包括控制区域，因此用作从芯片。在本实施例中，第二到第四半导体层LA2到LA4中的两个或更多个可以包括相同的存储区域和/或控制区域，从而使所述两层或更多层包括等同的芯片。如图5中所示，第一到第四半导体层LA1到LA4分别包括第一到第四温度传感器电路211B到241B，第一到第四温度传感器电路211B到241B分别感测第一到第四半导体层LA1到LA4的温度并生成第一到第四半导体层LA1到LA4的多条温度信息TQ。在第一到第四半导体层LA1到LA4中形成TSV，并且TSV在第一到第四半导体层LA1到LA4之间传送信号。由于第一到第四温度传感器电路211B和241B与TSV电绝缘，因此温度信息TQ不在第一到第四半导体层LA1到LA4之间传送。因此，由堆叠在衬底表面上的第一半导体层LA1的第一温度传感器电路211B生成的温度信息TQ通过内部线路、导体和衬底传送到外部控制器(未示出)。
图6是示出根据一个实施例的示例性半导体器件200C的截面图。如图6中所示，半导体器件200C包括多个半导体层，例如第一半导体层LA1和第二半导体层LA2。在第一半导体层LA1和第二半导体层LA2中形成TSV，并且第一半导体层LA1和第二半导体层LA2分别包括第一温度传感器电路211C和第二温度传感器电路221C。
半导体器件200C包括用于将多条温度信息TQ传送到外部的多个输出路径，并且第一温度传感器电路211C和第二温度传感器电路221C的输出分别连接到不同的输出路径。例如，第一温度传感器电路211C与TSV电绝缘并且通过内部线路连接到提供在第一半导体层LA1外表面上的导体212C(例如，焊球)，从而避免了第一温度传感器电路211C和第二温度传感器电路221C的输出之间的冲突。第二温度传感器电路221C电连接到TSV，从而通过TSV连接到提供在第一半导体层LA1外表面上的输出节点213C。从半导体器件200C生成的第一温度信息TQ1和第二温度信息TQ2被传送到外部控制器(未示出)，并且外部控制器参考第一温度信息TQ1和第二温度信息TQ2控制半导体器件200C。这样，至少一个TSV耦合到第一温度传感器，并且所述至少一个TSV被配置为从温度传感器接收温度信息并将该温度信息传递到半导体器件200C外部。
现在将参照图7到图9描述根据另一个实施例的半导体器件。
图7是示出根据另一个实施例的示例性半导体器件300的透视图。如图7中所示，半导体器件300包括多个半导体层，即第一到第n半导体层LA1到LAn。在图7的实施例中，所有第一到第n半导体层LA1到LAn都可以是等同的存储器芯片。然而，可替换地，第一到第n半导体层LA1到LAn可以是主芯片和从芯片。如果第一半导体层LA1是主芯片，则可以在第一半导体层LA1中布置用于与外部接口的电路和用于控制存储器操作的各种类型的逻辑电路。
第一到第n半导体层LA1到LAn中的每一个包括存储区域和逻辑区域。例如，第一半导体层LA1包括存储区域310和逻辑区域320，第n半导体层LAn包括存储区域330和逻辑区域340。第一到第n半导体层LA1到LAn通过TSV在相互之间发送和/或接收信号。
在图7的实施例中，第一到第n半导体层LA1到LAn中的每一个的逻辑区域320和340包括温度传感器电路(未示出)，并且通过公共输出路径传送由温度传感器电路生成的温度信息。例如，通过包括第一TSV TSV1的输出路径传送温度信息。第一TSV TSV1可以是分别在第一到第n半导体层LA1到LAn中形成并且在相同位置对齐的通路。如果第一半导体层LA1堆叠在衬底(未示出)上，则其他半导体层，即第二到第n半导体层LA2到LAn的温度信息通过第一TSV TSV1传送到第一半导体层LA1。传送到第一半导体层LA1的温度信息通过布置在第一半导体层LA1外表面上的输出节点传送到外部。
图8A和图8B是示出根据特定实施例的图7的半导体器件300的逻辑区域340的示例性部分的框图。在图8A和图8B中示出了图7的第n半导体层LAn的逻辑区域340的一部分，但其他半导体层的逻辑区域也可以包括与图8A和8B中示出的相同的特征。
如图8A中所示，逻辑区域340包括温度传感器电路341，其感测第n半导体层LAn的温度并生成温度信息TQ。温度传感器电路341通过诸如缓冲器的输出单元将温度信息TQ传送到TSV TSV1。例如，如果温度传感器电路341的输出连接到第n半导体层LAn的TSV从而进行传送，则图8A的TSV TSV1可以是在第n半导体层LAn中形成的通路。可替换地，如果温度传感器电路341的输出通过布置在第n半导体层LAn外表面上的导体电连接到位于第n半导体层LAn下方的第n-1半导体层，则TSV TSV1可以是在第n-1半导体层中形成的通路。
被传送到TSV TSV1的温度信息TQ通过其他更低的半导体层传送到半导体器件300外部。逻辑区域340还包括控制器，其用于例如利用熔丝单元342控制是否输出温度信息TQ，所述熔丝单元342生成用于控制输出缓冲器的信号。一般来说，熔丝单元342的熔丝可以包括根据电信号断开连接的电熔丝，以及激光熔丝，所述激光熔丝通过在制造半导体器件时在晶圆级(waferlevel)上照射的激光被断开。在图8A和图8B的实施例中，熔丝单元342是通过照射的激光断开的激光熔丝。
在制造半导体器件300时，激光在第一到第n半导体层LA1到LAn中的每一个的晶圆级上照射到熔丝单元342上，从而设置熔丝的连接状态。激光可以照射到第一到第n半导体层LA1到LAn之一的熔丝单元342上，以将熔丝单元342的连接状态设置为第一状态，从而避免在公共输出路径上发生在两个相邻半导体层的温度信息TQ之间的冲突。激光可以照射到其他半导体层的熔丝单元342上以将熔丝单元342的连接状态设置为第二状态。熔丝单元342生成用于在第一状态下使能输出缓冲器的信号，熔丝单元342生成用于在第二状态下禁止输出缓冲器的信号。因此，第一到第n半导体层LA1到LAn之一的温度传感器电路341的输出被使能，并因此固定地连接到TSVTSV1，从而将传送到TSV TSV1的温度信息TQ传送到外部。其他半导体层的温度传感器电路341的输出被禁止。
图8B是示出根据另一个示例性实施例的半导体器件的逻辑区域340的框图。如图8B中所示，逻辑区域340包括温度传感器电路341、控制温度传感器电路341的使能的传感器控制器(TQ CON)343以及生成用于控制传感器控制器343的信号的熔丝单元342。与图8A不同，在图8B中，不控制输出温度信息TQ的输出缓冲器的使能，而是使能或禁止温度传感器电路341的操作，从而避免在第一到第n半导体层LA1到LAn的温度信息TQ之间发生冲突。
在第一到第n半导体层LA1到LAn中的每一个的晶圆级上，激光照射到熔丝单元342上以将熔丝单元342的连接状态设置为第一状态或第二状态。例如，第一到第n半导体层LA1到LAn之一的熔丝单元342的连接状态可以被设置为第一状态，而其他半导体层的熔丝单元342的连接状态可以被设置为第二状态。
例如，在处于第一状态的熔丝单元342的控制下，传感器控制器343生成用于使能温度传感器电路341的使能信号EN并将使能信号EN传送到温度传感器电路341。在处于第二状态的熔丝单元342的控制下，传感器控制器343生成用于禁止温度传感器电路341的禁止信号并将该禁止信号传送到温度传感器电路341。因此，第一到第n半导体层LA1到LAn之一的温度传感器电路341的输出被使能，并因此固定地连接到TSV TSV1，从而将传送到TSV TSV1的温度信息TQ传送到外部。
图9是示出根据一个实施例的图7的半导体器件300的温度信息的示例性输出状态的截面图。如图9中所示，半导体器件300包括多个半导体层，例如第一到第四半导体层LA1到LA4，第一到第四半导体层LA1到LA4分别包括温度传感器电路321、351、361和341以及熔丝单元(FU)322、352、362和342。通过在第一到第四半导体层LA1到LA4的晶圆级上照射的激光或传送到第一到第四半导体层LA1到LA4的电信号，将熔丝单元322、352、362和342的连接状态分别设置为第一状态或第二状态。
在图9的实施例中，第二半导体层LA2的温度传感器电路351的输出固定地连接到TSV TSV1。因此，第二半导体层LA2的熔丝单元352的连接状态被设置为第一状态，其他第一、第三和第四半导体层LA1、LA3和LA4的熔丝单元322、362和342的连接状态被设置为第二状态。第二半导体层LA2的温度传感器电路351的输出(温度信息TQ2)通过TSV TSV1以及在第一半导体层LA1外表面上形成的输出节点323(例如，诸如焊球的导体)传送到外部。这样，熔丝单元允许特定半导体芯片的感测温度被选择并被输出到半导体器件的外部(例如，输出到控制器)。
现在将参照图10和图11描述根据附加的示例性实施例的半导体器件。
如图10中所示，半导体器件400包括多个半导体层，例如第一到第n半导体层LA1到LAn。包括在图10的半导体器件400中的多个第一到第n半导体层LA1到LAn可以都包括存储区域，并且可以是等同的存储器芯片，像在图7的示例性半导体器件300中那样。多个第一到第n半导体层LA1到LAn可以各自包括存储区域410和430以及逻辑区域420和440。
在图10的半导体器件400中，温度传感器电路的操作由电熔丝和作为一种类型的命令的模式寄存器设置(mode register set，MRS)代码来控制。第一半导体层LA1的逻辑区域420包括：MRS单元421，其在半导体器件400的初始操作中生成MRS代码，从而设置半导体器件400的操作环境；熔丝编程单元422，其接收MRS代码并控制电熔丝的编程；熔丝单元423，其包括至少一个电熔丝；传感器控制器424；以及温度传感器电路425。并且，第n半导体层LAn可以包括MRS单元441、熔丝编程单元442、熔丝单元443、传感器控制器444和温度传感器电路445。下面描述在一个实施例中与参照第一半导体层LA1的温度信息输出有关的操作。
与温度信息输出有关的代码被预先设置并存储在MRS 421中，并且在半导体器件400的初始操作中从MRS 421生成的MRS代码被提供给熔丝编程单元422。熔丝编程单元422响应于接收的MRS代码生成用于控制电熔丝的连接状态的控制信号。熔丝单元423的连接状态响应于所述控制信号而被设置为第一状态或第二状态。在一个实施例中，由于MRS代码，第一到第n半导体层LA1到LAn之一的熔丝单元的连接状态被设置为第一状态，并且其他半导体层的熔丝单元的连接状态被设置为第二状态。例如，如果第n半导体层LAn的熔丝单元443的连接状态被设置为第一状态，则将根据第一状态生成的信号传送到传感器控制器444。传感器控制器444响应于所述信号生成使能信号并将该使能信号传送到温度传感器电路445，温度传感器电路445生成温度信息TQn并通过TSV TSV1_1和TSV1_2将该温度信息TQn传送到外部。当半导体器件400工作时，第n半导体层LAn的温度信息TQn固定地连接到包括TSV TSV1_1和TSV1_2的输出路径，并且其他半导体层的温度信息被禁止。
在上述实施例中，当半导体器件400工作时，一个半导体层的温度信息被固定地传送到外部。然而，也可以选择提供温度信息的半导体层。例如，可以调整MRS 421和MRS 441的寄存器状态以进行不同地设置。例如，如果第一半导体层LA1的内部温度最高，并因而将基于第一半导体层LA1的内部温度执行刷新周期，则可以不同地设置MRS 421和MRS 441的寄存器状态，从而将第一半导体层LA1的内部温度传送到外部。
图11是示出根据特定实施例的图10的半导体器件400的温度信息的示例性输出状态的截面图。如图11中所示，第一到第四半导体层LA1到LA4的MRS 421、451、461和441生成分别用于设置第一到第四半导体层LA1到LA4的操作环境的MRS代码。所述MRS生成用于设置温度传感器电路425、455、465和445的输出的MRS代码。在图11中示出的实施例中，第二半导体层LA2的温度信息TQ2响应于MRS代码被传送到半导体器件400外部，并且其他半导体层，即第一、第三和第四半导体层LA1、LA3和LA4，的温度信息的输出被禁止。
现在将参照图12到图15描述根据附加示例性实施例的半导体器件。
图12示出了根据另一个实施例的半导体器件500A的示例性结构。如图12中所示，半导体器件500A包括多个半导体层，例如第一到第n半导体层LA1到LAn。在一个实施例中，所有第一到第n半导体层LA1到LAn都可以是存储器芯片并且可以是等同的。
在图12的实施例中，第一到第n半导体层LA1到LAn的逻辑区域520A和540A分别包括温度传感器电路522A和542A，并且分别由温度传感器电路522A和542A生成的温度信息TQ1和TQn通过公共输出路径传送。例如，第一到第n半导体层LA1到LAn的温度信息TQ1和TQn通过半导体器件500A的公共TSV TSV1传送。
在本实施例中，并不是一个半导体层的温度传感器电路的输出固定地连接到输出路径，而是第一到第n半导体层LA1到LAn的温度传感器电路522A和542A的输出选择性地连接到输出路径。作为有选择地将温度传感器电路522A和542A的输出连接到输出路径的一种方法，温度传感器电路522A和542A响应于命令CMD和/或地址ADD而操作。
如图12中所示，第一半导体层LA1的逻辑区域520A可以包括MRS521A、温度传感器电路522A、寄存器523A和温度信息输出单元524A。并且，其他半导体层，例如第n半导体层LAn，可以包括MRS 541A、温度传感器电路542A、寄存器543A和温度信息输出单元(TQ DRV)544A。温度信息输出单元524A和544A的输出可以由预定控制信号控制，并且温度信息输出单元524A和544A可以包括例如开关或三态缓冲器。下面参照第n半导体层LAn描述半导体器件500A的示例性操作。
用于芯片选择的芯片选择信号CSB_n以及命令CMD/地址ADD被提供给第n半导体层LAn。第n半导体层LAn被芯片选择信号CSB_n选择，并且MRS 541A接收命令CMD和/或地址ADD，并响应于命令CMD和/或地址ADD生成控制信号(例如，MRS信号)。用于读取温度信息的代码预先设置并存储在MRS 541A中，并且外部控制器(未示出)将用于读取温度信息的芯片选择信号CSB_n、命令CMD和/或地址ADD提供给半导体器件500A。
当从外部接收到温度信息读取命令时，MRS 541A响应于该温度信息读取命令向温度信息输出单元544A提供控制信号。将来自温度传感器电路542A的温度信息TQn临时存储在寄存器543A中，并基于温度信息输出单元544A的开关操作通过TSV TSV1将其提供到外部。在图12中，示出了温度信息输出单元544A受到来自MRS 541A的控制信号的控制。然而，如在前面的实施例中描述的，第n半导体层LAn还可以包括用于控制温度传感器电路542A的激活的传感器控制器(未示出)。并且，也可以将来自MRS 541A的控制信号提供给传感器控制器(未示出)。
可以任意地设置用于读取半导体器件500A的温度信息的命令CMD和/或地址ADD的组合。例如，在MRS 521A和541A中设置用于控制温度信息输出单元524A和544A的代码，并且MRS 521A和MRS 541A响应于来自外部的命令CMD生成用于控制温度信息输出单元524A和544A的控制信号。可以将各种信号(诸如RAS、CAS和WE的命令信号)的任何一种组合用作命令CMD，并且可以利用用于读出数据的一般读取命令来输出温度信息。当读取温度信息时，通过来自外部的芯片选择信号CSB_1和CSB_n选择任何一个半导体层，并且被选半导体层的MRS响应于读取命令生成用于控制温度信息输出单元的控制信号。根据芯片选择信号CSB_1和CSB_n的状态，将来自第一到第n半导体层LA1到LAn中的任何一个的温度信息提供到外部。
图13是示出根据一个实施例的图12的半导体器件500A的命令和温度信息的示例性传输路径的框图。
第一到第n半导体层LA1到LAn分别包括MRS 521A、551A和541A、温度传感器电路522A、552A和542A、寄存器523A、553A和543A以及温度信息输出单元524A、554A和544A。另外，如图13中所示，第一到第n半导体层LA1到LAn可以分别包括输出缓冲器525A、555A和545A。在图13中，可以通过公共路径(例如，公共TSV)将第一到第n半导体层LA1到LAn中的每一个的数据DQ和温度信息TQ提供到外部。下面参照第n半导体层LAn描述半导体器件500A的示例性操作。
可以根据半导体层通过单独的路径提供芯片选择信号CSB_1、CSB_2和CSB_n。例如，当通过芯片选择信号CSB_1、CSB_2和CSB_n选择第n半导体层LAn时，第n半导体层LAn的MRS 541A响应于来自外部的命令CMD和/或地址ADD生成用于控制温度信息输出单元544A的控制信号CONn。通过寄存器543A将来自温度传感器电路542A的温度信息TQ提供到温度信息输出单元544A，并且温度信息输出单元544A响应于控制信号CONn将温度信息TQ提供到输出缓冲器545A。通过输出缓冲器545A和TSV将温度信息TQ提供到外部。TSV可以是彼此垂直对齐且相互电连接的一叠贯通衬底通路的一部分，用于允许通过不同的半导体层传递信号。在一个实施例中，它们可以通过诸如焊球的导体相互连接。因而，每叠电连接的贯通衬底通路可被看作是一个节点。
当温度信息TQ和数据DQ共享输出路径时，除了温度信息TQ之外，输出缓冲器545A还接收第n半导体层LAn中的数据(例如，输出数据DQ)。在将温度信息TQ提供到外部之前，MRS 541A可以响应于命令CMD和/或地址ADD生成用于阻断数据DQ的传输路径(未示出)的MRS代码。在该MRS代码的控制下，可以不将数据DQ提供给输出缓冲器545A。用于阻断数据DQ的传输路径(未示出)的命令CMD和/或地址ADD可以具有第一组合，而用于控制温度信息输出单元544A的命令CMD和/或地址ADD可以具有第二组合。此外，MRS代码可以避免其他层LA1到LAn-1向该叠贯通衬底通路输出数据，从而避免数据冲突。
图14是示出根据另一个实施例的图12的半导体器件500A的温度信息的示例性输出状态的截面图。在图14中，温度信息TQ和数据DQ各自通过不同的路径输出。
如图14中所示，半导体器件500B包括第一到第n半导体层LA1到LAn，并且第一到第n半导体层LA1到LAn分别包括MRS 521B、551B和541B、温度传感器电路522B、552B和542B、寄存器523B、553B和543B、以及温度信息输出单元524B、554B和544B。由于温度信息TQ和数据DQ各自通过不同的路径输出，所以来自温度传感器电路522B、542B和552B的温度信息TQ可以通过温度信息输出单元524B、544B和554B传送到TSV。
当通过芯片选择信号CSB_1、CSB_2和CSB_n选择了第n半导体层LAn时，第n半导体层LAn的MRS 541B响应于来自外部的命令CMD和/或地址ADD生成用于控制开关单元544B的控制信号CONn。并且，来自温度传感器电路542B的温度信息TQ被通过寄存器543B提供给温度信息输出单元544B，并被通过TSV提供到外部。在一个实施例中，当选择了一个半导体层被以用于读取或记录数据时，相应半导体层的温度信息TQ被提供到外部，并且在读取数据时数据和温度信息TQ通过单独的路径提供到外部。
图15是示出根据特定实施例的在图12的半导体器件500A中生成温度信息和控制刷新周期的示例性操作的框图。如图15中所示，半导体器件500C包括多个半导体层，但是此处为了方便起见将示例性地描述第一半导体层LA1和第n半导体层LAn。在半导体器件500C中第一半导体层LA1和第n半导体层LAn可以具有相同的配置(例如，相同的电路布局)。
第一半导体层LA1包括存储区域510C和多个电路。例如，第一半导体层LA1可以包括与温度信息TQ的读取相关的MRS 521C、温度传感器电路522C、寄存器523C和温度信息输出单元524C，以及与刷新操作相关的刷新控制器526C和周期控制器527C。存储区域510C包括单元阵列、行译码器、列译码器、感测放大器等等。第n半导体层LAn也包括存储区域530C、MRS541C、温度传感器电路542C、寄存器543C、温度信息输出单元544C、刷新控制器546C和周期控制器547C。
当第n半导体层LAn被选择时，响应于用于读取温度信息的命令CMD_Read，将由第n半导体层LAn的温度传感器电路542C生成的温度信息TQn通过第一TSV TSV1_1和TSV1_2传送到外部。然后，从外部控制器(未示出)接收与刷新操作或刷新周期相关的刷新命令CMD_Ref，并且响应于刷新命令CMD_Ref执行刷新操作和对刷新周期的控制操作。例如，第n半导体层LAn的刷新控制器546C响应于刷新命令CMD_Ref生成刷新信号并将该刷新信号提供给存储区域530C。并且，周期控制器547C响应于刷新命令CMD_Ref生成周期控制信号并将该周期控制信号提供给刷新控制器546C。如上所述，由于多个第一到第n半导体层LA1到LAn中的每一个的温度信息都被提供到外部，因而外部控制器(未示出)可以参照温度信息控制第一到第n半导体层LA1到LAn使其各自具有不同的刷新周期。
现在将参照图16到图19描述根据其他示例性实施例的半导体器件。
如图16中所示，半导体器件600包括多个半导体层，例如第一到第n半导体层LA1到LAn。所有第一到第n半导体层LA1到LAn都可以是包括存储区域且具有相同电路布局的等同的存储器芯片。第一到第n半导体层LA1到LAn中的每一个包括存储区域和逻辑区域。例如，第一半导体层LA1和第二半导体层LA2分别包括存储区域610和630以及逻辑区域620和640。
图16的实施例使用对半导体层的温度信息执行算术运算的方法来避免第一到第n半导体层LA1到LAn的温度信息在公共输出路径中相互冲突。因此，第一半导体层LA1和第二半导体层LA2分别包括温度传感器电路621和641以及算术单元622和642。例如，不是立即将第n半导体层LAn的第n温度信息通过半导体器件600的TSV传送到外部，而是将其传送到第n-1半导体层LAn-1。对第n温度信息和第n-1半导体层LAn-1的第n-1温度信息执行算术运算。算术运算的结果被传送到第n-2半导体层LAn-2，并且对第n-2半导体层LAn-2的温度信息执行类似上述算术运算的算术运算。
如图16中所示，将作为对第三半导体层LA3的温度信息执行算术运算的结果的温度信息TQ3’通过TSV TSV1_1传送到第二半导体层LA2。温度传感器电路641生成第二半导体层LA2的温度信息TQ2，并且算术单元642对温度信息TQ2和传送到第二半导体层LA2的温度信息TQ3’执行算术运算。该算术运算的结果TQ2’通过TSV TSV1_2被传送到第一半导体层LA1。第一半导体层LA1的算术单元622对通过TSV TSV1_2接收的结果TQ2’和由温度传感器电路621生成的温度信息TQ1执行算术运算，并将该算术运算结果TQ作为半导体器件600的最终温度信息传送到半导体器件600外部。
图17A和图17B是示出根据特定实施例的图16的算术单元642和622的示例性逻辑区域的框图。图17A是示出根据一个实施例的作为或(OR)门的算术单元的框图。图17B是示出根据一个实施例的作为复用器(multiplexer)MUX的算术单元的框图。为了方便起见，在图17A和图17B中示出的逻辑区域620A和620B是第一半导体层LA1的逻辑区域。可以根据与图17A和图17B中示出的逻辑区域620A和620B相同或类似的方法来实现其他半导体层的逻辑区域。
如图17A中所示，第一半导体层LA1的算术单元622A从温度传感器电路621接收第一温度信息TQ1并通过TSV从第二半导体层LA2接收算术结果TQ2’，并且算术单元622A对第一温度信息TQ1和算术结果TQ2’执行算术运算。作为算术运算的例子，算术单元622A被实现为或门，因而对第一温度信息TQ1和算术结果TQ2’执行或(OR)操作。将或操作的结果作为最终温度信息TQ传送。
在一个实施例中，如果半导体层的温度超过预定参考值，则可以生成与“1”相对应的温度信息。在这种情况下，如果使用或门，则尽管多个半导体层中的一个的温度超过参考值，最终温度信息TQ也可以被生成为值“1”。外部控制器(未示出)可以参照最终温度信息TQ控制半导体器件(例如，刷新操作的周期)。
作为或门的替代方式，也可以使用其他逻辑门。例如，算术单元622A可以被实现为与(AND)门。如果半导体层的温度超过预定参考值，则可以生成与“0”相对应的温度信息。在这种情况下，如果使用与门将最终温度信息TQ生成为值“0”，则可以确定一个或多个半导体层的温度已经超过参考值。
尽管温度信息TQ包括多个比特，但仍可以通过适当的算术运算来确定温度信息TQ是否超过半导体层的参考温度。例如，可以对第一半导体层LA1的温度信息TQ1和半导体层LA2的算术结果TQ2’执行比较运算或平均运算，并且可以生成比较运算或平均运算的算术结果。在比较运算的情况下，算术单元622A可以被实现为比较器，可以比较温度信息TQ1与算术结果TQ2’的大小，并且可以生成具有大值的信息或具有小值的信息作为算术结果。可替换地，算术单元622A可以被实现为平均计算器，因而可以生成温度信息TQ1和算术结果TQ2’的大小的平均值作为算术结果。
在图17B中，算术单元622B被实现为复用器MUX。复用器MUX接收温度信息TQ1和算术结果TQ2’，并选择性地输出温度信息TQ1和算术结果TQ2’之一。可以应用各种方法来控制复用器MUX的输出。例如，可以使用用于将半导体器件600的操作环境设置为半导体器件600的初始操作的MRS代码来控制复用器MUX的输出。通过设置复用器MUX的输出将半导体器件600的第一到第n半导体层LA1到LAn之一的温度信息传送到外部。
图18是示出根据另一个示例性实施例的图16的逻辑区域640的框图。参照图16和图18，算术结果未被通过TSV传送到第n半导体层LAn。因而，算术单元642的输入节点处于浮置状态。因此，根据图18的实施例，除了温度传感器电路641和算术单元642之外，逻辑区域640还包括浮置避免单元，从而避免算术单元620的输入端处于浮置状态。逻辑区域640包括作为浮置避免单元的例子的具有大电阻值的电阻器单元643。电阻器单元643的一端可以连接到地电压。在图18中示出了第n半导体层LAn的逻辑区域640，但其他半导体层的逻辑区域也可以按照与逻辑区域640相同或类似的方法来实现。
算术单元642接收相应半导体层的温度信息TQm和从上方半导体层传送的算术结果TQ(m-1)’，并对温度信息TQm和算术结果TQ(m-1)’执行算术运算。在一个实施例中，如果相应半导体层是最上方的半导体层，则不传送算术结果TQ(m-1)’。然而，由于算术单元642的输入节点通过电阻器单元643连接到地电压，所以算术单元642的输入节点不是处于浮置状态，而是具有与地电压相对应的电平。如果相应半导体层处于中间或较低位置，则从上方半导体层传送的算术结果TQ(m-1)’被传送到算术单元642的输入节点。由于连接到算术单元642的输入节点的电阻器单元643具有大电阻值，因此算术结果TQ(m-1)’不会受到地电压的很大影响，并且可以被适当地传送到算术单元642输入节点。
图19是示出根据一个示例性实施例的图16的半导体器件600的温度信息的输出状态的截面图。如图19所示，半导体器件600包括多个半导体层，例如第一到第四半导体层LA1到LA4，它们分别包括对温度信息执行算术运算的算术单元(AU)622、642、652和662。
上方半导体层，例如第四半导体层LA4的算术单元662的第一算术结果通过TSV传送到第三半导体层LA3。在图19的实施例中，TSV贯穿半导体层的一部分但没有贯穿整个半导体层。因此，第一算术结果被传送到第三半导体层LA3的算术单元652，并且算术单元652对第一算术结果和第三半导体层LA3的温度信息执行算术运算以生成第二算术结果，并通过TSV将该第二算术结果传送到第二半导体层LA2。通过如上所述的算术处理，第一半导体层LA1的算术单元622的算术结果被作为最终温度信息TQ传送到半导体器件600外部。
现在将参照图20到图22描述根据另一示例性实施例的半导体器件。
如图20中所示，半导体器件700包括多个半导体层，例如第一到第n半导体层LA1到LAn。在一个实施例中，所有第一到第n半导体层LA1到LAn都可以包括存储器芯片，所述存储器芯片包括具有相同配置的存储区域。第一到第n半导体层LA1到LAn中的每一个包括存储区域和逻辑区域，例如第一半导体层LA1和第n半导体层LAn分别包括存储区域710和730以及逻辑区域720和740。
图20的实施例使用利用从外部传送的时钟信号CLK来控制第一到第n半导体层LA1到LAn中的每一个的温度信息的输出时序的方法，从而避免了第一到第n半导体层LA1到LAn的温度信息在公共输出路径中相互冲突。如图20中所示，逻辑区域720和740中的每一个都包括响应于时钟信号CLK生成控制时钟的逻辑电路。可以将计数器(CNT)721和741以及控制时钟生成器(CTRL GEN)722和742作为逻辑电路来安装。现在将参照图20、21A和21B描述上述实施例的示例性操作。
计数器721和741中的每一个利用时钟信号CLK生成多个具有不同的周期的时钟信号(未示出)。控制时钟生成器722和742中的每一个利用所述多个时钟信号生成具有不同使能部分(enable section)的多个控制时钟CTRL1到CTRLn。如图21B中所示，控制时钟CTRL1到CTRLn顺序地被使能而不相互重叠。控制时钟生成器722和742选择性地将控制时钟CTRL1到CTRLn之一传送到温度信息输出单元724和744。温度信息输出单元724和744可以包括输出缓冲器，该输出缓冲器可以被实现为三态缓冲器。
在一个实施例中，在第一到第n半导体层LA1到LAn中的每一个中温度信息输出单元724和744受不同控制时钟的控制，从而避免了温度信息在公共输出路径中相互冲突。例如，在第n半导体层LAn中温度信息输出单元744根据第n控制时钟CTRLn进行操作，而在第一半导体层LA1中温度信息输出单元724根据第一控制时钟CTRL1进行操作。可以根据预定选择控制信号CON设置对控制时钟CTRL1到CTRLn的选择操作。可以参照上面描述的实施例来实现选择控制信号CON，例如，可以将在半导体器件700的初始操作中生成的MRS代码用作选择控制信号CON。
在一个实施例中，半导体器件700顺序地将第一到第n半导体层的温度信息传送到外部。例如，响应于第n控制时钟CTRLn将由第n半导体层LAn的温度传感器电路743生成的温度信息TQn传送到外部，然后将第n-1到第一半导体层LAn-1到LA1的温度信息TQ1到TQn-1顺序地传送到外部。
图22是示出根据一个实施例的图20的半导体器件600的温度信息的示例性传输操作的截面图。多个半导体层，例如，第一到第四半导体层LA1到LA4分别包括温度传感器电路723、763、753和743以及三态缓冲器724、764、754和744。将从半导体器件700外部传送的时钟信号CLK通过一个或多个TSV分别传送到第一到第四半导体层LA1到LA4。第一到第四半导体层LA1到LA4利用时钟信号CLK生成如图21A和21B中所示的控制时钟CTRL。在图22的实施例中，根据控制时钟CTRL通过三态缓冲器764将第二半导体层LA2的温度信息TQ2传送到半导体器件700外部。并且，其他半导体层，即第一、第三和第四半导体层LA1、LA3和LA4的三态缓冲器724、754和744的输出处于Hi-Z(高阻)状态。
图23是示出根据一个实施例的包括半导体存储器模块1110的示例性半导体存储器系统1100的框图。如图23中所示，半导体存储器模块1110包括一个或多个半导体存储器件，即半导体存储器件1111和1112，它们被安装在模块板上。在图23中半导体存储器件1111和1112被实现为DRAM。然而，也可以使用其他类型的存储器件。半导体存储器件1111和1112中的每一个通过输出节点(未示出)将数据DQ、数据选通信号DQS以及与半导体存储器件1111和1112相关的各种信息Info传送到外部。半导体存储器件1111和1112中的每一个还可以包括多个半导体层或多个半导体芯片。在实现半导体存储器件1111和1112时可以应用上面描述的实施例之一。
根据图23中示出的实施例的半导体存储器系统1100包括半导体存储器模块1110和存储控制器1120。存储控制器1120通过多个系统总线向半导体存储器模块1110发送和从半导体存储器模块1110接收各种类型的信号。存储控制器1120从半导体存储器模块1110接收信息Info并参照信息Info控制半导体存储器模块1110。
图24是示出根据一个实施例的包括具有堆叠结构的半导体存储器件的示例性单芯片微计算机1200的框图。
参照图24，电路模块类型的单芯片微计算机1200包括中央处理单元(CPU)1290、具有堆叠结构且用作CPU 1290的工作区的RAM 1280、总线控制器1270、振荡器1220、分频器1230、快闪存储器1240、电源电路1250、输入/输出(I/O)端口1260以及包括定时计数器的其他外围电路1210，等等。单芯片微计算机1200的组件连接到内部总线。
CPU 1290包括命令控制单元(未示出)和执行单元(未示出)，其译码通过命令控制部分取得(fetch)的命令，并根据译码结果通过执行部分执行处理操作。
快闪存储器1240不局限于存储CPU 1290的操作程序或数据，而是可以存储各种类型的数据。电源电路1250生成用于快闪存储器1240的擦除操作和写入操作的高电压。
分频器1230将从振荡器1220传送来的源频率分频成多个频率，以生成参考时钟信号和其他内部时钟信号。
内部总线包括地址总线、数据总线和控制总线。
总线控制器1270响应于从CPU 1290传送的访问请求控制预定周期数量的总线访问。在一个实施例中，访问周期数量与对应于等待状态和访问地址的总线宽度有关。
如果单芯片微计算机1200被安装在系统上，则CPU 1290控制快闪存储器1240的擦除操作和写入操作。在测试或制造半导体器件时，可以像外部记录装置那样通过I/O端口1260直接控制快闪存储器1240的擦除操作和写入操作。
图25A、25B和25C分别示出了根据特定实施例的、在半导体存储器系统的存储控制器和存储器件之间的示例性信号传送。
参照图25A，示出了存储控制器与存储器件之间的总线协议，并且诸如CS、CKE、/RAS、/CAS、/WE和地址信号ADDR的控制信号CS被从存储控制器传送到存储器件。数据DQ双向传送，温度信息TQ沿一个方向从存储器件传送到存储控制器。存储器件包括多个半导体层。并且，半导体层的温度信息TQ被顺序地传送到存储控制器，或者半导体层之一的温度信息TQ被固定地传送到存储控制器。
参照图25B，经封装的控制信号和地址信号C/A分组被从存储控制器传送到存储器件。数据DQ双向传送，并且温度信息TQ沿一个方向从存储器件传送到存储控制器。
参照图25C，经封装的控制信号、地址信号和写入信号C/A/WD分组被从存储控制器传送到存储器件。数据输出Q沿一个方向从存储器件传送到存储控制器，并且温度信息TQ沿一个方向从存储器件传送到存储控制器。
图26是示出根据一个实施例的包括具有堆叠结构的半导体存储器件的示例性电子系统1400的框图。
参照图26，电子系统1400包括输入设备1430、输出设备1440、存储器系统1420和处理器1410。
存储器系统1420包括具有堆叠结构的存储器件1421和用于控制存储器件1421的存储控制器(未示出)。存储控制器可以实现为半导体芯片，并因而堆叠在存储器件1421上。在这种情况下，存储器件1421与存储控制器之间的通信可以通过TSV来执行。
处理器设备1410与输入设备1430、输出设备1440和存储器系统1420接口，因而控制电子系统1400的总体操作。
尽管已经参照本公开的示例性实施例具体示出和描述了本公开，但将会理解，可以在其中进行形式和细节上的各种改变而不会脱离权利要求的精神和范围。

Claims (45)

1.一种用于半导体封装的半导体器件，该半导体器件包括：
至少第一半导体芯片，其包括第一温度传感器电路，该第一温度传感器电路被配置成输出与第一半导体芯片相关的第一温度信息；
第一凸起，其电连接到第一温度传感器电路而不电连接到贯通衬底通路；以及
第二凸起，其电连接到第一半导体芯片的贯通衬底通路。
2.如权利要求1所述的半导体器件，其中，所述第一温度信息基于第一半导体芯片的温度。
3.如权利要求1所述的半导体器件，还包括：
至少第二半导体芯片，其堆叠在第一半导体芯片上，其中，该第二半导体芯片与第一半导体芯片相同。
4.如权利要求3所述的半导体器件，还包括：
堆叠在第一半导体芯片上的至少第三半导体芯片和第四半导体芯片，其中，所述第三半导体芯片和第四半导体芯片中的每一个与第一半导体芯片相同。
5.如权利要求1所述的半导体器件，还包括：
封装衬底，
其中，所述第一凸起和第二凸起将第一半导体芯片电连接到该封装衬底。
6.如权利要求1所述的半导体器件，还包括：
堆叠在第一半导体芯片上的第二半导体芯片，
其中，所述第二半导体芯片包括电连接到贯通衬底通路的第二温度传感器电路。
7.如权利要求6所述的半导体器件，其中：
所述第一凸起和第二凸起电连接到封装衬底而未经贯通衬底通路；并且
所述第二温度传感器电路通过至少一个贯通衬底通路电连接到封装衬底。
8.一种半导体封装，包括：
封装衬底；以及
在封装衬底上的第一半导体芯片，该第一半导体芯片包括多个贯通衬底通路，用于向封装衬底传送信号，
其中，所述第一半导体芯片包括第一温度传感器电路，其电耦合到封装衬底，并且
所述第一半导体芯片被配置成不利用贯通衬底通路将温度信息从第一温度传感器电路传送到封装衬底。
9.一种半导体器件，包括：
堆叠排列的多个半导体芯片；以及
第一组多个贯通衬底通路，所述第一组多个贯通衬底通路中的每一个位于多个半导体芯片中的相应的一个半导体芯片中，其中，所述第一组多个贯通衬底通路垂直对齐成第一叠贯通衬底通路，
其中，所述多个半导体芯片中的第一半导体芯片包括第一温度传感器电路，该第一温度传感器电路耦合到所述第一组多个贯通衬底通路中的至少一个。
10.如权利要求9所述的半导体器件，其中：
所述多个半导体芯片中的第二半导体芯片包括第二温度传感器电路。
11.如权利要求10所述的半导体器件，其中：
第一半导体芯片和第二半导体芯片具有相同的电路布局。
12.如权利要求10所述的半导体器件，其中：
所述第一温度传感器电路和第二温度传感器电路都耦合到所述第一叠贯通衬底通路。
13.如权利要求12所述的半导体器件，其中，所述第一温度传感器电路和第二温度传感器电路都被配置成将温度信息传送到第一叠贯通衬底通路，并且还包括：
选择电路，其被配置成在第一温度传感器电路和第二温度传感器电路之间进行选择以将温度信息输出到所述第一叠贯通衬底通路。
14.如权利要求13所述的半导体器件，其中：
所述选择电路包括第一熔丝单元和第二熔丝单元，所述第一熔丝单元和第二分别耦合到第一半导体芯片和第二半导体芯片。
15.如权利要求13所述的半导体器件，其中：
所述选择电路在制造阶段被构造，并且在制造完成后不能被改变。
16.如权利要求13所述的半导体器件，其中：
所述选择电路包括连接到控制器的电路，该电路被配置成从控制器接收一个或多个信号，所述选择电路响应于所述一个或多个信号在所述第一温度电路和第二温度电路之间进行选择。
17.如权利要求13所述的半导体器件，其中：
所述选择电路连接到一叠贯通衬底通路以接收一个或多个信号。
18.如权利要求17所述的半导体器件，其中：
所述一个或多个信号是下列之一：模式寄存器设置代码、命令信号、地址信号或时钟信号。
19.如权利要求10所述的半导体器件，还包括：
第二组多个贯通衬底通路，所述第二组多个贯通衬底通路中的每一个位于多个半导体芯片中的相应的一个半导体芯片中，其中，所述第二组多个贯通衬底通路垂直对齐成第二叠贯通衬底通路，该第二叠贯通衬底通路与所述第一叠贯通衬底通路分离，
其中，所述第一温度传感器电路耦合到所述第一叠贯通衬底通路，并且所述第二温度传感器电路耦合到所述第二叠贯通衬底通路。
20.如权利要求9所述的半导体器件，其中，所述第一叠贯通衬底通路包括至少一个通路，该至少一个通路穿过所述半导体芯片中的一个半导体芯片的衬底，但不穿过该半导体芯片的电路层。
21.如权利要求20所述的半导体器件，还包括：
算术单元，其耦合到所述第一温度传感器电路并耦合到所述第一组多个贯通衬底通路中的第一贯通衬底通路。
22.一种半导体器件，包括：
一叠半导体芯片，包括第一半导体芯片和第二半导体芯片，该第一半导体芯片包括第一温度传感器，该第二半导体芯片包括第二温度传感器；
第一贯通衬底通路，其穿过所述第一半导体芯片并电耦合到所述第一温度传感器；
第二贯通衬底通路，其穿过所述第二半导体芯片并电耦合到所述第一贯通衬底通路。
23.如权利要求22所述的半导体器件，其中：
所述第二贯通衬底通路电耦合到所述第二半导体芯片的第二温度传感器。
24.如权利要求23所述的半导体器件，还包括：
第一电路，其将所述第一温度传感器连接到所述第一贯通衬底通路，所述第一电路被配置成选择是否将第一温度传感器的输出传送到第一贯通衬底通路；以及
第二电路，其将第二温度传感器连接到第二贯通衬底通路，所述第二电路被配置成选择是否将第二温度传感器的输出传送到第二贯通衬底通路。
25.如权利要求24所述的半导体器件，其中：
第一电路和第二电路基于输入到该第一电路和第二电路两者的公共信号，选择是否将第一温度传感器和第二温度传感器各自的输出传送到相应的第一贯通衬底通路和第二贯通衬底通路。
26.如权利要求24所述的半导体器件，其中：
所述第一贯通衬底通路和第二贯通衬底通路垂直地对齐从而形成一叠通路，并且
所述半导体器件被配置成使得第一温度传感器的输出和第二温度传感器的输出两者不能同时通过所述一叠通路进行传送。
27.一种传送温度信息的方法，所述温度信息来自堆叠的半导体封装的多个半导体芯片中的一个或多个半导体芯片，所述方法包括：
对于所述多个半导体芯片中的每一个，由温度传感器电路生成温度信息；以及
将由所述温度传感器电路中的至少一个生成的温度信息传送到第一贯通衬底通路。
28.如权利要求27所述的方法，还包括：
选择仅仅将所述温度传感器电路中的一个的温度信息传送到第一贯通衬底通路。
其中，所述传送的步骤包括：仅仅将所选择的温度信息传送到第一贯通衬底通路。
29.如权利要求28所述的方法，其中：
作为选择的结果，通过第一叠垂直对齐的贯通衬底通路传送所选择的温度信息，其中该第一叠垂直对齐的贯通衬底通路包括所述第一贯通衬底通路。
30.如权利要求28所述的方法，其中，所述选择的步骤还包括：
从控制器通过第二叠垂直对齐的贯通衬底通路发送信号以用于选择温度传感器来传送温度信息。
31.如权利要求30所述的方法，其中：
所述信号时MRS代码、命令信号、地址信号或时钟信号之一。
32.如权利要求27所述的方法，还包括：
利用算术单元组合多个温度传感器电路的温度信息。
33.如权利要求32所述的方法，其中：
组合温度信息包括：对多个温度传感器电路的温度信息执行一个或多个逻辑运算。
34.一种半导体存储器封装，包括：
一叠半导体芯片；
多个贯通衬底通路；
所述一叠半导体芯片中的第一半导体芯片的第一温度传感器电路，其被配置成生成第一温度信息；以及
由选择元件配置的通信路径，用于通过所述多个贯通衬底通路中的至少一个提供第一温度传感器电路与控制器之间的通信。
35.一种半导体存储器封装，包括：
一叠半导体芯片；
多个贯通衬底通路；
所述一叠半导体芯片中的第一半导体芯片的第一温度传感器电路，其被配置成生成第一温度信息；以及
用于选择的装置，其从所述半导体芯片当中选择第一半导体芯片以输出来自所选择的第一半导体芯片的第一温度信息，
其中，所述多个贯通衬底通路中的至少一个耦合到第一温度传感器电路，并被配置成接收第一温度信息。
36.如权利要求35所述的半导体存储器封装，还包括：
所述半导体芯片中的第二半导体芯片的第二温度传感器电路，其被配置成生成第二温度信息，
其中，所述用于选择的装置还包括：用于从所述半导体芯片当中进行选择以接收来自第二半导体芯片的第二温度信息的装置，并且
其中，所述多个贯通衬底通路中的至少一个耦合到第二温度传感器电路，并被配置成接收第二温度信息。
37.如权利要求35所述的半导体存储器封装，其中：
所述用于选择的装置包括位于第一半导体芯片的熔丝单元。
38.如权利要求37所述的半导体存储器封装，其中：
所述熔丝单元是电熔丝。
39.如权利要求36所述的半导体存储器封装，其中：
所述用于选择的装置包括连接到控制器的电路，该电路被配置成从控制器接收一个或多个信号，所述用于选择的装置响应于所述一个或多个信号进行选择以接收来自第一半导体芯片的第一温度信息。
40.如权利要求39所述的半导体存储器封装，其中：
所述用于选择的装置连接到一叠贯通衬底通路以接收所述一个或多个信号。
41.如权利要求39所述的半导体存储器封装，其中：
所述一个或多个信号是下列之一：模式寄存器设置代码、命令信号、地址信号或时钟信号。
42.如权利要求36所述的半导体存储器封装，还包括：
封装衬底，在该封装衬底上堆叠所述一叠半导体芯片；以及
树脂封装物，其形成在所述封装衬底上并覆盖所述一叠半导体芯片。
43.一种半导体封装，包括：
一叠半导体芯片；
多个贯通衬底通路；
所述一叠半导体芯片中的第一半导体芯片的第一温度传感器电路，其被配置成生成第一温度信息；以及
电熔丝，用于从所述半导体芯片当中选择第一半导体芯片、并使得从所选择的第一半导体芯片输出第一温度信息，
其中，所述多个贯通衬底通路中的至少一个耦合到第一温度传感器电路，并被配置成接收第一温度信息。
44.如权利要求43所述的半导体封装，还包括：
熔丝编程单元，用于对电熔丝编程以选择第一半导体芯片。
45.如权利要求44所述的半导体封装，其中：
所述熔丝编程单元被配置成响应于所接收的MRS代码生成用于控制电熔丝的连接状态的控制信号。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103715183A (zh) * 2012-09-28 2014-04-09 瑞萨电子株式会社 半导体器件
CN104516384A (zh) * 2013-09-27 2015-04-15 凯为公司 基于所监测的芯片温度动态调整电源电压
CN105210466A (zh) * 2013-05-09 2015-12-30 苹果公司 用于利用管芯上的传感器进行热控制的系统和方法
CN106057233A (zh) * 2015-04-08 2016-10-26 三星电子株式会社 在多芯片封装中使用温度偏差来控制操作的方法和器件
CN110349946A (zh) * 2019-07-30 2019-10-18 北京北方高业科技有限公司 一种温度图像传感器及其制备方法
CN110447102A (zh) * 2017-03-15 2019-11-12 东芝存储器株式会社 半导体存储装置
CN111446232A (zh) * 2020-04-10 2020-07-24 中国科学院微电子研究所 一种芯片封装件
WO2022000927A1 (zh) * 2020-06-30 2022-01-06 长鑫存储技术有限公司 半导体装置
WO2022000926A1 (zh) * 2020-06-30 2022-01-06 长鑫存储技术有限公司 半导体装置

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101690487B1 (ko) * 2010-11-08 2016-12-28 삼성전자주식회사 반도체 장치 및 제조 방법
US9490003B2 (en) * 2011-03-31 2016-11-08 Intel Corporation Induced thermal gradients
US9658678B2 (en) 2011-03-31 2017-05-23 Intel Corporation Induced thermal gradients
JP6006920B2 (ja) * 2011-07-04 2016-10-12 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体モジュール及びモジュール基板
JP2013101728A (ja) * 2011-11-07 2013-05-23 Elpida Memory Inc 半導体装置
WO2013095674A1 (en) 2011-12-23 2013-06-27 Intel Corporation Memory operations using system thermal sensor data
US9343449B2 (en) * 2012-07-06 2016-05-17 Nvidia Corporation Alternative 3D stacking scheme for DRAMs atop GPUs
KR101960496B1 (ko) * 2012-08-29 2019-03-20 에스케이하이닉스 주식회사 반도체 장치
JP6101047B2 (ja) * 2012-11-07 2017-03-22 キヤノン株式会社 情報処理装置及びその制御方法、並びにプログラム
US9472284B2 (en) 2012-11-19 2016-10-18 Silicon Storage Technology, Inc. Three-dimensional flash memory system
KR20140082338A (ko) * 2012-12-24 2014-07-02 에스케이하이닉스 주식회사 반도체 집적회로
KR102063817B1 (ko) * 2013-03-04 2020-01-08 삼성전자주식회사 반도체 패키지를 포함하는 반도체 장치의 표면 온도 제어 방법
TWI482263B (zh) * 2013-05-20 2015-04-21 Morevalued Technology Co Let 發散式感測裝置及其製造方法
KR102140783B1 (ko) * 2013-06-17 2020-08-04 삼성전자주식회사 반도체 메모리 장치 및 반도체 패키지
TWI527057B (zh) * 2013-07-23 2016-03-21 甯樹樑 晶圓級堆疊晶片組合結構及其使用之晶片層
KR20150037166A (ko) * 2013-09-30 2015-04-08 에스케이하이닉스 주식회사 반도체 장치 및 이의 칩 아이디 부여 방법
KR102111742B1 (ko) 2014-01-14 2020-05-15 삼성전자주식회사 적층 반도체 패키지
KR101606745B1 (ko) * 2014-02-14 2016-03-28 주식회사 유니로보틱스 Ａｒｄ 시스템 모듈
KR102317263B1 (ko) * 2014-03-11 2021-10-25 삼성전자주식회사 반도체 패키지 및 이를 포함하는 데이터 저장 장치
KR101503737B1 (ko) * 2014-07-15 2015-03-20 연세대학교 산학협력단 반도체 장치
KR20160012551A (ko) * 2014-07-24 2016-02-03 에스케이하이닉스 주식회사 복수 채널을 구비하는 반도체 장치 및 시스템
KR20160022723A (ko) * 2014-08-20 2016-03-02 에스케이하이닉스 주식회사 집적회로
JP6425462B2 (ja) * 2014-08-27 2018-11-21 ルネサスエレクトロニクス株式会社 半導体装置
TWI786440B (zh) * 2015-01-13 2022-12-11 日商迪睿合股份有限公司 多層基板、及多層基板之製造方法
KR20160146404A (ko) * 2015-06-12 2016-12-21 에스케이하이닉스 주식회사 입출력라인 테스트 장치 및 방법
US11378468B2 (en) * 2016-08-12 2022-07-05 Brightsentinel Limited Sensor module and process for producing same
US10247617B2 (en) * 2016-08-24 2019-04-02 Qualcomm Incorporated Middle-of-line (MOL) metal resistor temperature sensors for localized temperature sensing of active semiconductor areas in integrated circuits (ICs)
JP6761179B2 (ja) 2016-12-14 2020-09-23 富士通株式会社 半導体装置及び半導体装置の制御方法
US10468313B2 (en) * 2017-09-26 2019-11-05 Micron Technology, Inc. Apparatuses and methods for TSV resistance and short measurement in a stacked device
KR102477268B1 (ko) * 2018-01-26 2022-12-13 삼성전자주식회사 메모리 모듈의 정보를 실시간으로 모니터링하는 방법 및 시스템
KR102471416B1 (ko) * 2018-05-23 2022-11-29 에스케이하이닉스 주식회사 반도체 장치 및 이를 포함하는 메모리 모듈
KR102605616B1 (ko) * 2018-10-05 2023-11-24 에스케이하이닉스 주식회사 Tsv들을 갖는 메모리 스택을 포함하는 반도체 모듈
KR20200078746A (ko) * 2018-12-21 2020-07-02 삼성전자주식회사 융합 메모리 소자 및 그 제조 방법
US10878881B1 (en) * 2019-11-26 2020-12-29 Nanya Technology Corporation Memory apparatus and refresh method thereof
JP7326192B2 (ja) * 2020-03-17 2023-08-15 キオクシア株式会社 配線基板及び半導体装置
EP3968324B1 (en) 2020-07-17 2023-07-05 Changxin Memory Technologies, Inc. Semiconductor device
EP3965105B1 (en) * 2020-07-17 2024-02-07 Changxin Memory Technologies, Inc. Calibration of temperature detection module in semiconductor memory comprising a plurality of memory chips
JP2023517553A (ja) 2020-07-17 2023-04-26 チャンシン メモリー テクノロジーズ インコーポレイテッド 半導体装置
KR20220015599A (ko) 2020-07-31 2022-02-08 삼성전자주식회사 반도체 소자 및 반도체 소자의 설계 방법
US20220300049A1 (en) * 2021-03-16 2022-09-22 Intel Corporation Thermal management in horizontally or vertically stacked dies

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04280695A (ja) * 1991-03-08 1992-10-06 Hitachi Ltd 高集積半導体装置及びそれを用いた半導体モジュール
JPH08148825A (ja) 1994-11-16 1996-06-07 Hitachi Chem Co Ltd 配線板の製造方法
KR100400826B1 (ko) 1999-08-24 2003-10-08 앰코 테크놀로지 코리아 주식회사 반도체패키지
JP2001077301A (ja) 1999-08-24 2001-03-23 Amkor Technology Korea Inc 半導体パッケージ及びその製造方法
JP4323299B2 (ja) * 2003-12-03 2009-09-02 三菱電機株式会社 半導体装置
JP2004260206A (ja) 2004-04-28 2004-09-16 Toshiba Corp マルチチップ半導体装置及びメモリカード
KR100661297B1 (ko) 2005-09-14 2006-12-26 삼성전기주식회사 리지드-플렉시블 패키지 온 패키지용 인쇄회로기판 및 그제조방법
JP2007165589A (ja) * 2005-12-14 2007-06-28 Sony Corp プログラムロジックデバイスおよび半導体パッケージ
KR100725458B1 (ko) 2005-12-23 2007-06-07 삼성전자주식회사 온도 보상 셀프 리프레시 신호를 공유하는 멀티 칩 패키지
WO2007147137A2 (en) * 2006-06-15 2007-12-21 Sitime Corporation Stacked die package for mems resonator system
US20070290333A1 (en) * 2006-06-16 2007-12-20 Intel Corporation Chip stack with a higher power chip on the outside of the stack
US7638874B2 (en) * 2006-06-23 2009-12-29 Intel Corporation Microelectronic package including temperature sensor connected to the package substrate and method of forming same
EP2191473A2 (en) * 2007-09-05 2010-06-02 Rambus Inc. Method and apparatus to repair defects in nonvolatile semiconductor memory devices
KR101007988B1 (ko) 2008-01-02 2011-01-14 주식회사 하이닉스반도체 온도정보 출력회로 및 이를 이용한 멀티칩패키지
US7816945B2 (en) * 2009-01-22 2010-10-19 International Business Machines Corporation 3D chip-stack with fuse-type through silicon via
US8604593B2 (en) * 2009-10-19 2013-12-10 Mosaid Technologies Incorporated Reconfiguring through silicon vias in stacked multi-die packages

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103715183A (zh) * 2012-09-28 2014-04-09 瑞萨电子株式会社 半导体器件
CN105210466A (zh) * 2013-05-09 2015-12-30 苹果公司 用于利用管芯上的传感器进行热控制的系统和方法
CN105210466B (zh) * 2013-05-09 2017-05-03 苹果公司 用于利用管芯上的传感器进行热控制的系统和方法
CN108469861A (zh) * 2013-09-27 2018-08-31 凯为公司 基于所监测的芯片温度动态调整电源电压
CN104516384A (zh) * 2013-09-27 2015-04-15 凯为公司 基于所监测的芯片温度动态调整电源电压
US10804248B2 (en) 2015-04-08 2020-10-13 Samsung Electronics Co., Ltd. Method and device for controlling operation using temperature deviation in multi-chip package
CN110010174A (zh) * 2015-04-08 2019-07-12 三星电子株式会社 在多芯片封装中使用温度偏差来控制操作的方法和器件
CN106057233A (zh) * 2015-04-08 2016-10-26 三星电子株式会社 在多芯片封装中使用温度偏差来控制操作的方法和器件
CN106057233B (zh) * 2015-04-08 2021-03-16 三星电子株式会社 在多芯片封装中使用温度偏差来控制操作的方法和器件
CN110010174B (zh) * 2015-04-08 2023-08-08 三星电子株式会社 在多芯片封装中使用温度偏差来控制操作的方法和器件
US11640955B2 (en) 2015-04-08 2023-05-02 Samsung Electronics Co., Ltd. Method and device for controlling operation using temperature deviation in multi-chip
US11289457B2 (en) 2015-04-08 2022-03-29 Samsung Electronics Co., Ltd. Method and device for controlling operation using temperature deviation in multi-chip package
CN110447102A (zh) * 2017-03-15 2019-11-12 东芝存储器株式会社 半导体存储装置
CN110447102B (zh) * 2017-03-15 2024-03-05 铠侠股份有限公司 半导体存储装置
CN110349946A (zh) * 2019-07-30 2019-10-18 北京北方高业科技有限公司 一种温度图像传感器及其制备方法
CN111446232B (zh) * 2020-04-10 2022-03-01 中国科学院微电子研究所 一种芯片封装件
CN111446232A (zh) * 2020-04-10 2020-07-24 中国科学院微电子研究所 一种芯片封装件
CN113945293A (zh) * 2020-06-30 2022-01-18 长鑫存储技术有限公司 半导体装置
WO2022000926A1 (zh) * 2020-06-30 2022-01-06 长鑫存储技术有限公司 半导体装置
WO2022000927A1 (zh) * 2020-06-30 2022-01-06 长鑫存储技术有限公司 半导体装置

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