TW202306038A - 半導體裝置 - Google Patents

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李瑌眞
李全一
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Abstract

一種半導體裝置包括：基板，包括彼此相對的第一側與第二側；第一穿透結構，穿透基板；以及第二穿透結構，穿透基板，所述第二穿透結構與第一穿透結構間隔開，且當自基板的第一側觀察時，第一穿透結構的面積大於第二穿透結構的面積的兩倍。

Description

半導體裝置
本揭露是有關於一種半導體裝置。 [相關申請案的交叉參考]
本申請案主張優先於在2021年7月28日提出申請的韓國專利申請案第10-2021-0099301號以及由此產生的所有權益，所述韓國專利申請案的揭露內容全文併入本案供參考。
隨著三維（three-dimensional，3D）封裝（其中多個半導體晶片安裝於單個半導體封裝內部）的發展加大，形成穿透基板或晶粒且在垂直方向上形成電性連接的矽穿孔（Through Silicon Via，TSV）結構的技術變得非常重要。需要穩定的TSV結構的形成技術來改善3D封裝的效能及可靠性。
根據本揭露的一個態樣，提供一種半導體裝置，所述半導體裝置包括：基板，包括彼此相對的第一側與第二側；第一穿透結構，穿透所述基板；以及第二穿透結構，與所述第一穿透結構間隔開且穿透所述基板，其中在所述基板的所述第一側上，所述第一穿透結構的面積大於所述第二穿透結構的面積的兩倍。
根據本揭露的另一態樣，提供一種半導體裝置，所述半導體裝置包括：基板，包括彼此相對的第一側與第二側；第一貫穿通孔結構，包括第一-1穿透部、第一-2穿透部及第一連接部，所述第一-1穿透部穿透所述基板，所述第一-2穿透部在第一方向上與所述第一-1穿透部間隔開且穿透所述基板，所述第一連接部自所述基板的所述第一側穿透所述基板的一部分且對所述第一-1穿透部與所述第一-2穿透部進行連接；層間絕緣膜，設置於所述基板的所述第一側上且包括半導體元件；配線結構，設置於所述層間絕緣膜上；以及連接端子，電性連接至所述配線結構。
根據本揭露的再一態樣，提供一種半導體裝置，所述半導體裝置包括：基板；第一貫穿通孔結構，穿透基板且在第一方向上具有第一最大寬度；以及第二貫穿通孔結構，穿透所述基板且在所述第一方向上具有第二最大寬度，其中所述第一貫穿通孔結構與所述第二貫穿通孔結構間隔開，所述第一最大寬度大於所述第二最大寬度，所述第一貫穿通孔結構及所述第二貫穿通孔結構中的每一者包括：單芯塞（core plug），穿透所述基板；障壁膜，環繞所述單芯塞；以及通孔絕緣膜，夾置於所述障壁膜與所述基板之間。
圖1是根據一些實施例的用於闡釋半導體裝置的示意性佈局圖。
參照圖1，根據一些實施例的半導體裝置可包括基板100及多個貫穿通孔結構，例如第一貫穿通孔結構10至第六貫穿通孔結構60。
基板100可為半導體晶圓。在至少一個實施例中，基板100包含Si。在一些其他實施例中，基板100可包含半導體元素（例如鍺（Ge））或化合物半導體（例如碳化矽（SiC）、砷化鎵（GaAs）、砷化銦（InAs）及磷化銦（InP））。在至少一個實施例中，基板100可具有絕緣體上矽（silicon on insulator，SOI）結構。舉例而言，基板100可包括隱埋氧化物（buried oxide，BOX）層（BOX層）。
在一些實施例中，基板100可包括導電區，例如經雜質摻雜的阱或經雜質摻雜的結構。此外，基板100可具有各種元件分隔結構，例如淺溝渠隔離（shallow trench isolation，STI）結構。
所述多個貫穿通孔結構10至60可穿透基板100。所述多個貫穿通孔結構10至60中的至少一者可包括穿透部11及連接部12，所述穿透部11在第一方向DR1及第二方向DR2上被排列成例如彼此間隔開，所述連接部12對穿透部11中的例如彼此相鄰的一些穿透部11進行連接。舉例而言，如圖1中所示，連接部12可直接地（例如，成一體地）連接至穿透部11（例如，圖1中面對的虛線之間的區域）以在穿透部11之間進行連接。第一方向DR1與第二方向DR2可為相交的方向（例如，彼此垂直或正交）。
舉例而言，穿透部11可排列於第一方向DR1及/或第二方向DR2上，例如穿透部11可以矩陣圖案在第一方向DR1及/或第二方向DR2上彼此間隔開。舉例而言，當在平面圖中觀察時，在基板100的第一側100a上，每一穿透部11可具有例如圓形形狀。穿透部11在第一方向DR1上的最大寬度（例如，單個穿透部11在第一方向DR1上的直徑）可等於穿透部11在第二方向DR2上的最大寬度（即，單個穿透部11在第二方向DR2上的直徑）。
舉例而言，第一貫穿通孔結構10及第五貫穿通孔結構50可包括排列於第一方向DR1上的穿透部11以及對彼此相鄰的穿透部11進行連接的連接部12。舉例而言，如圖1中所示，第一貫穿通孔結構10及第五貫穿通孔結構50中的每一者可包括在第一方向DR1上彼此相鄰的兩個穿透部11以及將相鄰的所述兩個穿透部11連接至彼此的連接部12。第一貫穿通孔結構10在第一方向DR1上的最大寬度W11（即，整個第一貫穿通孔結構10的面對的側壁之間在第一方向DR1上的寬度）可大於第一貫穿通孔結構10在第二方向DR2上的最大寬度W12（即，整個第一貫穿通孔結構10的面對的側壁之間在第二方向DR2上的寬度）。第五貫穿通孔結構50在第一方向DR1上的最大寬度亦可大於第五貫穿通孔結構50在第二方向DR2上的最大寬度。舉例而言，如圖1中所示，第一貫穿通孔結構10與第五貫穿通孔結構50可具有相同數目的穿透部以及相同的尺寸。在下文中，將參照圖1詳細闡述穿透部11及連接部12。
第二貫穿通孔結構20及第三貫穿通孔結構30可包括在第二方向DR2上被排列成例如彼此間隔開的穿透部11以及對彼此相鄰的穿透部11進行連接的連接部12。第二貫穿通孔結構20及第三貫穿通孔結構30在第一方向DR1上的最大寬度W21及W31中的每一者可小於第二貫穿通孔結構20及第三貫穿通孔結構30在第二方向DR2上的最大寬度W22及W32中的每一者。舉例而言，如圖1中所示，第二貫穿通孔結構20的最大寬度W22可大於第三貫穿通孔結構30的最大寬度W32，例如第二貫穿通孔結構20及第三貫穿通孔結構30可分別包括四個穿透部及三個穿透部。
第四貫穿通孔結構40可包括排列於第一方向DR1及第二方向DR2上的多個穿透部11以及在彼此相鄰的穿透部11之間進行連接的連接部12。連接部12可對排列成兩列及兩行的穿透部11之間的空間進行填充。第四貫穿通孔結構40在第一方向DR1上的最大寬度W41可等於在第二方向DR2上的最大寬度W42。本揭露並非僅限於此，且連接部12可對排列成N列及M行（N及M是自然數）的穿透部11進行連接且可對穿透部11之間的空間進行填充。
第六貫穿通孔結構60可包括單個穿透部。第六貫穿通孔結構60的單個穿透部可具有與第一貫穿通孔結構10至第五貫穿通孔結構50的穿透部11相同的直徑。如本文中所使用的用語「相同」意指同一領域中的工程師可接受的實質上相同的水平且包括同一領域中的工程師可接受的微小誤差。
因此，在基板100的第一側100a上（即，當在俯視圖中（自第一側100a）觀察時），所述多個貫穿通孔結構10至60可包括在第一方向DR1上具有彼此不同的寬度的貫穿通孔結構以及具有彼此相同的寬度的貫穿通孔結構。所述多個貫穿通孔結構10至60中的任一者的最大寬度可大於所述多個貫穿通孔結構10至60中的另一者的最大寬度的兩倍。
舉例而言，第二貫穿通孔結構20在第一方向DR1上的最大寬度W21可小於第一貫穿通孔結構10的最大寬度W11且可與第三貫穿通孔結構30的最大寬度W31相同。第三貫穿通孔結構30在第二方向DR2上的最大寬度W32可大於第一貫穿通孔結構10的最大寬度W11且小於第二貫穿通孔結構20的最大寬度W22。在第一方向DR1上，第一貫穿通孔結構10的最大寬度W11可大於第二貫穿通孔結構20的最大寬度W21的兩倍。
此外，在基板100的第一側100a上（即，當在平面圖中觀察（例如，在俯視圖中自第一側100a觀察）時），所述多個貫穿通孔結構10至60可包括具有彼此不同的面積的貫穿通孔結構以及具有相同的面積的貫穿通孔結構。在本說明書中，面積意指包括第一方向DR1及第二方向DR2的平面中的水平橫截面面積，例如貫穿通孔結構的面積是指穿過包括第一方向DR1及第二方向DR2的平面的水平橫截面面積（當在圖1中觀察時）。
舉例而言，如圖1中所示，第一貫穿通孔結構10在基板100的第一側100a上的面積S1可不同於第二貫穿通孔結構20的面積S2、第三貫穿通孔結構30的面積S3、第四貫穿通孔結構40的面積S4及第六貫穿通孔結構60的面積S6中的每一者（當在俯視圖中自第一側100a觀察時）。如圖1中進一步所示，第一貫穿通孔結構10在基板100的第一側100a上的面積S1可與第五貫穿通孔結構50的面積S5相同（當在俯視圖中自第一側100a觀察時）。第一貫穿通孔結構10在基板100的第一側100a上的面積S1可小於第二貫穿通孔結構20的面積S2或者可大於第六貫穿通孔結構60的面積S6（當在俯視圖中自第一側100a觀察時）。
由於第一貫穿通孔結構10至第六貫穿通孔結構60包括穿透部11以及對彼此相鄰的穿透部11進行連接的連接部12，因此所述多個貫穿通孔結構10至60中的一者在基板100的第一側100a上的面積可大於所述多個貫穿通孔結構10至60中的另一者的面積的兩倍。舉例而言，第一貫穿通孔結構10至第六貫穿通孔結構60中的至少一者可具有較第一貫穿通孔結構10至第六貫穿通孔結構60中的另一者的面積的兩倍大的面積。舉例而言，由於貫穿通孔結構10至50中的每一者包括多個穿透部11及位於所述多個穿透部11之間的空間，因此所述多個貫穿通孔結構10至60中的一者在基板100的第一側100a上的面積可大於所述多個貫穿通孔結構10至60中的另一者的面積的兩倍。舉例而言，第二貫穿通孔結構20（例如，包括四個穿透部11及位於所述四個穿透部11之間的連接部12）的面積S2可大於第六貫穿通孔結構60（例如，包括單個穿透部11）的面積S6的兩倍且可大於第一貫穿通孔結構10（例如，包括兩個穿透部11及位於所述兩個穿透部11之間的連接部12）的面積S1的兩倍。
圖2是沿著圖1所示線A-A’截取的剖視圖。
參照圖1及圖2，根據一些實施例的半導體裝置可包括基板100、第一鈍化膜110、層間絕緣膜120、貫穿通孔結構150、配線間絕緣膜160、第二鈍化膜170及連接端子180。
基板100可包括彼此相對的第一側100a與第二側100b。以第三方向DR3為基準，第一側100a與第二側100b在第三方向DR3上彼此相對，第一側100a可為基板100的上側，且第二側100b可為基板100的下側。
第一鈍化膜110可設置於基板100的第二側100b上。在第一鈍化膜110上可設置有第一連接墊190。第一鈍化膜110可包括例如氧化矽膜、氮化矽膜、聚合物或其組合。
層間絕緣膜120可設置於基板100的第一側100a上，例如基板100可在第三方向DR3上位於層間絕緣膜120與第一鈍化膜110之間。層間絕緣膜120可環繞形成於基板100的第一側100a上的多個半導體元件122及連接結構124。
層間絕緣膜120可包含例如氧化矽、氮化矽、氮氧化矽或具有較氧化矽的介電常數低的介電常數的低介電材料。層間絕緣膜120中所包含的低介電材料是具有較氧化矽的介電常數低的介電常數的材料，且可因改善的絕緣能力而有利於達成半導體裝置的高整合度及高速度。
所述多個半導體元件122可電性連接至連接結構124且可藉由層間絕緣膜120而電性分隔開。層間絕緣膜120、所述多個半導體元件122及連接結構124可藉由前端（front end of line，FEOL）製程形成。
所述多個半導體元件122可為記憶體元件或邏輯元件。記憶體元件可包括揮發性記憶體元件或非揮發性記憶體元件。舉例而言，揮發性記憶體元件可包括現有的揮發性記憶體元件（例如，動態隨機存取記憶體（random access memory，RAM）、靜態RAM（static RAM，SRAM）或閘流體RAM（thyristor RAM，TRAM））以及當前正在開發的揮發性記憶體元件。舉例而言，非揮發性記憶體元件可包括現有的非揮發性記憶體元件（例如，快閃記憶體、磁性RAM（magnetic RAM，MRAM）、自旋轉移扭矩MRAM（spin-transfer torque MRAM，STT-MRAM）、鐵電式RAM（ferroelectric RAM，FRAM）、相變RAM（phase change RAM，PRAM）或電阻式RAM（resistive RAM，RRAM））以及當前正在開發的非揮發性記憶體元件。邏輯元件可被實施為例如微處理器、圖形處理器、訊號處理器、網路處理器、晶片組（chipset）、音訊編碼解碼器（audio codec）、視訊編碼解碼器（video codec）、應用處理器、系統晶片等。
所述多個貫穿通孔結構10至60可穿透基板100及第一鈍化膜110。所述多個貫穿通孔結構10至60可穿透第一鈍化膜110且可電性連接至第一連接墊190。
參照圖1及圖2，圖2右側上所示的第二貫穿通孔結構20及第三貫穿通孔結構30對應於圖1右側上的第二貫穿通孔結構20及第三貫穿通孔結構30的穿透部11。對第二貫穿通孔結構20至第六貫穿通孔結構60的穿透部11及第二貫穿通孔結構20至第六貫穿通孔結構60的連接部12的說明與對第一貫穿通孔結構10的穿透部11及連接部12的說明相同。因此，以下將主要闡述第一貫穿通孔結構10。
如圖2中所示，第一貫穿通孔結構10可包括第一穿透部11_1及第二穿透部11_2，第一穿透部11_1與第二穿透部11_2穿透基板100且在第一方向DR1上彼此間隔開。第一貫穿通孔結構10的連接部12穿透基板100的一部分且對第一穿透部11_1與第二穿透部11_2進行連接。圖2所示第一穿透部11_1及第二穿透部11_2對應於圖1所示第一貫穿通孔結構10中的兩個圓。
詳言之，如圖2中所示，第一穿透部11_1及第二穿透部11_2可完全穿透基板100（例如，基板100在第三方向DR3上的整個厚度）。第一穿透部11_1及第二穿透部11_2可自基板100的第一側100a延伸至基板100的第二側100b。此外，第一穿透部11_1及第二穿透部11_2穿透第一鈍化膜110且可電性連接至第一連接墊190，例如第一穿透部11_1及第二穿透部11_2可直接接觸第一連接墊190。
如圖2中進一步所示，連接部12可藉由基板100而與第一連接墊190間隔開（例如，沿著第三方向DR3）且可不與第一連接墊190接觸。亦即，連接部12可例如僅穿透基板100的一部分。連接部12可自基板100的第一側100a穿透基板100的一部分。連接部12的底側12bs可設置於基板100內部。連接部12的底側12bs可由基板100進行界定。作為另外一種選擇，以第三方向DR3為基準，第一穿透部11_1的上部與第二穿透部11_2的上部可由連接部12進行連接，且第一穿透部11_1的下部與第二穿透部11_2的下部可藉由基板100而彼此間隔開。
在一些實施例中，所述多個貫穿通孔結構10至60可穿透層間絕緣膜120。穿透部11及連接部12可穿透層間絕緣膜120。亦即，所述多個貫穿通孔結構10至60可包括被基板100環繞的第一部分以及被層間絕緣膜120環繞的第二部分，例如在平面圖（例如，俯視圖）中，基板100及層間絕緣膜120中的每一者可完全環繞所述多個貫穿通孔結構10至60中的每一者的周邊。
所述多個貫穿通孔結構10至60中的每一者可包括通孔絕緣膜152、障壁膜154及芯塞156。在下文中將主要闡述第一貫穿通孔結構10。
如圖2中所示，芯塞156可包括在第一方向DR1上彼此間隔開且完全穿透第一鈍化膜110、基板100及層間絕緣膜120的一些部分以及完全穿透層間絕緣膜120且自基板100的第一側100a局部地穿透基板100以對穿透部進行連接的一部分。芯塞156可在內部不具有邊界膜的情況下成一體地形成，例如圖2中所示的第一貫穿通孔結構10的具有Π形狀橫截面的芯塞可為包括對兩個穿透部11進行連接的連接部12的無縫的一體式結構。
障壁膜154可環繞芯塞156。通孔絕緣膜152可環繞障壁膜154。通孔絕緣膜152可設置於障壁膜154、第一鈍化膜110、基板100及層間絕緣膜120之間。
在一些實施例中，芯塞156的寬度在第一方向DR1及第二方向DR2上可為恆定的。在一些實施例中，芯塞156在第一方向DR1及第二方向DR2上的寬度可朝向基板100的第二側100b減小。芯塞156可包含例如Cu、CuSn、CuMg、CuNi、CuZn、CuPd、CuAu、CuRe、CuW、W、W合金、Ti、TiN、Ta及TaN中的至少一者。
障壁膜154可環繞芯塞156。障壁膜154可包含例如W、WN、WC、Ti、TiN、Ta、TaN、Ru、Co、Mn、WN、Ni及NiB中的至少一者。
通孔絕緣膜152可夾置於障壁膜154、第一鈍化膜110、基板100及層間絕緣膜120之間。舉例而言，通孔絕緣膜152可包含絕緣材料，例如氧化物膜、氮化物膜、碳化膜、聚合物或其組合。
配線間絕緣膜160可設置於層間絕緣膜120上。配線間絕緣膜160可環繞配線結構162。配線結構162可藉由配線間絕緣膜160而電性分隔開。配線間絕緣膜160可包含例如氧化矽、氮化矽或其組合。
配線結構162可包括多個配線層164及多個配線通孔166。配線結構162可電性連接至所述多個貫穿通孔結構10至60中的每一者。所述多個貫穿通孔結構10至60的穿透部11及連接部12可與配線結構162接觸。
所述多個配線層164及所述多個配線通孔166中的每一者可包括配線填充膜167及配線障壁膜168。配線障壁膜168可沿著配線填充膜167的底側及側壁延伸。在一些實施例中，在配線間絕緣膜160上可進一步形成有保護半導體裝置免受外部衝擊或濕氣的保護層。
第二鈍化膜170可設置於配線間絕緣膜160上。第二鈍化膜170可包括暴露出與配線結構162連接的第二連接墊174的孔洞170H。第二鈍化膜170可包括例如氧化矽膜、氮化矽膜、聚合物或其組合。
連接端子180可設置於第二連接墊174上。連接端子180可電性連接至第二連接墊174。連接端子180可經由第二連接墊174及配線結構162電性連接至第一貫穿通孔結構10至第三貫穿通孔結構30。連接端子180可包括例如具有球形形狀（spherical shape）或球形狀（ball shape）的焊料層。連接端子180可包含例如錫（Sn）、銦（In）、鉍（Bi）、銻（Sb）、銅（Cu）、銀（Ag）、鋅（Zn）、鉛（Pb）及/或其合金。
連接端子180可更包括支柱結構。支柱結構可包含例如鎳（Ni）、鎳合金、銅（Cu）、銅合金、鈀（Pd）、鉑（Pt）、金（Au）、鈷（Co）及其組合。此外，連接端子180可更包括設置於支柱結構與第二連接墊174之間的下金屬層。下金屬層可為用於形成支柱結構的晶種層、黏合層或障壁層。舉例而言，下金屬層可包含鉻（Cr）、鎢（W）、鈦（Ti）、銅（Cu）、鎳（Ni）、鋁（Al）、鈀（Pd）、金（Au）或其組合。下金屬層可為單個金屬層，但亦可為包括多個金屬層的堆疊結構。
可使用貫穿通孔結構將半導體晶片連接至另一半導體晶片或連接至封裝基板。相較於例如使用配線結合的連接類型，使用貫穿通孔結構的連接類型在半導體晶片之間或者在半導體晶片與封裝基板之間具有較小的實體連接距離，且因此在通訊速度、功耗及/或小型化方面可為有利的。
貫穿通孔結構以規則的間隔排列於基板上。隨著半導體裝置變得更小，貫穿通孔結構的大小亦變得更小。因此，使用貫穿通孔結構的連接類型的有利特性（例如，通訊速度）可能會潛在地降低。
相比之下，根據示例性實施例，所述多個貫穿通孔結構10至60中的至少一者可包括在基板100內部以規則的間隔排列的穿透部11以及根據例如所需貫穿通孔結構大小的需要而對相鄰的穿透部11進行連接的連接部12。由於根據一些實施例的半導體裝置根據需要對彼此相鄰的穿透部11進行連接，因此可改善及/或增強半導體裝置的設計自由度。
舉例而言，可經由在基板100的第一側100a上具有相對大的面積的貫穿通孔結構對傳輸訊號或資料訊號進行傳輸，且可經由在基板100的第一側100a上具有相對小的面積的貫穿通孔結構對位址訊號或命令訊號進行傳輸。此使得特定的訊號能夠以較低的電阻快速傳輸。
此外，連接部12可對在基板100內部彼此相鄰的穿透部11進行連接。據以，由於穿透部11可在不具有附加配線的情況下經由連接部12直接連接，因此可改善及/或增強連接效率且可改善及/或降低半導體裝置的功耗。另外，半導體裝置的大小亦可減小。
圖3至圖6是沿著圖1所示線A-A’截取的剖視圖。為便於闡釋，將僅主要闡述相對於圖1及圖2的不同之處。
參照圖1及圖3，在根據一些實施例的半導體裝置中，多個貫穿通孔結構10至50可完全穿透基板100。所述多個貫穿通孔結構10至50的連接部12可完全穿透基板100。連接部12可自基板100的第一側100a延伸至第二側100b。連接部12可穿透第一鈍化膜110且可電性連接至第一連接墊190。穿透部11及連接部12可與第一連接墊190接觸。
參照圖1及圖4，在根據一些實施例的半導體裝置中，所述多個貫穿通孔結構10至50的連接部12的底側12bs可設置於層間絕緣膜120內部。連接部12的底側12bs可由層間絕緣膜120進行界定。亦即，以第三方向DR3為基準，第一穿透部11_1的上部與第二穿透部11_2的上部可由連接部12進行連接，且第一穿透部11_1的下部與第二穿透部11_2的下部可藉由層間絕緣膜120及基板100而彼此間隔開。在此種情形中，圖1所示連接部12對應於圖4所示連接部12與基板100的第一側100a交疊的部分。
芯塞156可完全穿透第一鈍化膜110、基板100及層間絕緣膜120。芯塞156可在內部成一體地形成為不具有邊界膜的單個結構。障壁膜154可環繞芯塞156。通孔絕緣膜152可環繞障壁膜154。通孔絕緣膜152可設置於障壁膜154、第一鈍化膜110、基板100及層間絕緣膜120之間。
參照圖1及圖5，在根據一些實施例的半導體裝置中，可在形成覆蓋所述多個半導體元件122及連接結構124的層間絕緣膜120以及環繞配線結構162的配線間絕緣膜160之後形成所述多個貫穿通孔結構10至60。據以，所述多個貫穿通孔結構10至60可進一步穿透配線間絕緣膜160。穿透部11及連接部12可穿透配線間絕緣膜160。亦即，所述多個貫穿通孔結構10至60可包括被基板100環繞的部分、被層間絕緣膜120環繞的部分以及被配線間絕緣膜160環繞的部分。
在一些實施例中，連接部12的底側12bs可設置於基板100內部。作為另外一種選擇，在一些實施例中，連接部12的底側12bs可設置於層間絕緣膜120或配線間絕緣膜160內部。作為另外一種選擇，在一些實施例中，連接部12的底側12bs可設置於基板100的第一側100a上或者設置於層間絕緣膜120與配線間絕緣膜160的彼此接觸的側上。
在第二鈍化膜170上可進一步形成有上配線184。上配線184可設置於例如所述多個貫穿通孔結構10至60中的每一者與連接端子180之間。所述多個貫穿通孔結構10至60穿透第二鈍化膜170且可電性連接至上配線184，並且可經由上配線184電性連接至連接端子180。穿透部11及連接部12可與上配線184接觸。
參照圖1及圖6，在根據一些實施例的半導體裝置中，多個貫穿通孔結構10至60可穿透基板100。穿透部11可自基板100的第一側100a延伸至第二側100b。連接部12可自基板100的第一側100a穿透基板100的一部分，以對彼此相鄰的穿透部11進行連接。
在形成所述多個貫穿通孔結構10至60之後，可在基板100及所述多個貫穿通孔結構10至60上形成覆蓋所述多個半導體元件122及連接結構124的層間絕緣膜120以及環繞配線結構162的配線間絕緣膜160。所述多個貫穿通孔結構10至60可經由連接配線層134及136電性連接至配線結構162。穿透部11及連接部12可與連接配線層134及136接觸。
圖7是根據一些實施例的半導體裝置的示意性佈局圖。為便於闡釋，將僅主要闡述相對於圖1及圖2的不同之處。作為參照，沿著圖7所示線A-A’截取的剖視圖可為圖2至圖6中的任一者。
參照圖7，在根據一些實施例的半導體裝置中，連接部12可對在第一方向DR1、第二方向DR2或第四方向DR4上彼此相鄰的穿透部11進行連接。舉例而言，所述貫穿通孔結構中的至少一者可在第一方向DR1及第二方向DR2二者上延伸，且所述貫穿通孔結構中的至少一者可在第四方向DR4上延伸，例如第四方向DR4可相對於第一方向DR1及第二方向DR2成對角地延伸。
舉例而言，第一貫穿通孔結構10可包括在第一方向DR1上延伸的第一延伸部10_1及在第二方向DR2上自第一延伸部10_1延伸的第二延伸部10_2。第一延伸部10_1可包括排列於第一方向DR1上的穿透部11以及在第一方向DR1上對穿透部11進行連接的連接部12。第二延伸部10_2可包括排列於第二方向DR2上的穿透部11以及在第二方向DR2上對穿透部11進行連接的連接部12。第二延伸部10_2可在第二方向DR2上自第一延伸部10_1的穿透部11延伸，例如同一穿透部11可位於第一貫穿通孔結構10的隅角中以成為第一延伸部10_1及第二延伸部10_2中的每一者的一部分。舉例而言，儘管第二延伸部10_2可在第二方向DR2上自設置於第一延伸部10_1的端部處的穿透部11延伸，然而實施例並非僅限於此。舉例而言，第一延伸部10_1在第一方向DR1上的最大寬度W11’可小於第二延伸部10_2在第二方向DR2上的最大寬度W12’。
第二貫穿通孔結構20可包括在第一方向DR1上延伸的第一延伸部20_1以及在第二方向DR2上自第一延伸部20_1延伸的第二延伸部20_2。舉例而言，第一延伸部20_1在第一方向DR1上的最大寬度W21’可與第二延伸部20_2在第二方向DR2上的最大寬度W22’相同。
第四貫穿通孔結構40可包括在第一方向DR1上延伸的第一延伸部40_1、在第二方向DR2上自第一延伸部40_1延伸的第二延伸部40_2以及在第一方向DR1上自第二延伸部40_2延伸的第三延伸部40_3。舉例而言，第二延伸部40_2可在第二方向DR2上自第一延伸部40_1的端部延伸，且第三延伸部40_3可在第一方向DR1上自第二延伸部40_2的未連接至第一延伸部40_1的端部延伸。舉例而言，第一延伸部40_1在第一方向DR1上的最大寬度W41’可與第二延伸部40_2在第二方向DR2上的最大寬度W42’及第三延伸部40_3在第一方向DR1上的最大寬度W43’相同。
第六貫穿通孔結構60可在第四方向DR4上延伸。第四方向DR4可為第一方向DR1與第二方向DR2之間的對角線方向。第六貫穿通孔結構60可包括排列於第四方向DR4上的穿透部11以及對穿透部11進行連接的連接部12。半導體裝置可更包括如下的貫穿通孔結構：所述貫穿通孔結構在第四方向DR4上的寬度大於第六貫穿通孔結構60在第四方向DR4上的最大寬度W64’。
在根據一些實施例的半導體裝置中，在必要的情況下，連接部12可對排列於第一方向DR1及第二方向DR2上的穿透部11之中在第一方向DR1、第二方向DR2或第四方向DR4上鄰接的穿透部11進行連接。因此，在基板100的第一側100a上，貫穿通孔結構10至60的形式可有所不同且面積S1至S6亦可相同或不同。
圖8至圖19是根據一些實施例的製造方法中的階段。
參照圖8，在基板100上形成覆蓋所述多個半導體元件122及連接結構124的層間絕緣膜120之後，可在層間絕緣膜120上形成蝕刻停止膜130及第一罩幕圖案141。第一罩幕圖案141可包括暴露出蝕刻停止膜130的上側的一部分的第一開口141_O。第一開口141_O可形成於與稍後形成的貫穿通孔結構（圖2所示150）的穿透部11對應的位置處。
蝕刻停止膜130可由例如氮化矽膜或氮氧化矽膜形成。第一罩幕圖案141可由例如光阻膜形成。
參照圖9，可藉由利用第一罩幕圖案（圖8所示141）作為蝕刻罩幕來對蝕刻停止膜130、層間絕緣膜120及基板100進行蝕刻，以形成第一通孔孔洞t1。隨後，可移除第一罩幕圖案（圖8所示141）以暴露出蝕刻停止膜130的上側（即，上表面）。
參照圖10，可形成對第一通孔孔洞t1進行填充且覆蓋蝕刻停止膜130的第二罩幕圖案142。第二罩幕圖案142可包括暴露出蝕刻停止膜130的上側的至少一部分的第二開口142_O。第二開口142_O可暴露出設置於第一通孔孔洞t1之間的蝕刻停止膜130的上側。第二開口142_O可形成於與稍後形成的貫穿通孔結構（圖2所示150）的連接部12對應的位置處。第二罩幕圖案142可由例如光阻膜形成。
參照圖11，可藉由利用第二罩幕圖案（圖10所示142）作為蝕刻罩幕來對蝕刻停止膜130、層間絕緣膜120及基板100進行蝕刻，以形成第二通孔孔洞t2。在一些實施例中，第二通孔孔洞t2的底側可設置於與第一通孔孔洞（圖10所示t1）的底側相同的平面上。
因此，在第一方向DR1上，第一通孔孔洞t1的最大寬度W21可大於第二通孔孔洞t2的最大寬度W11。隨後，可移除第二罩幕圖案（圖10所示142）以暴露出蝕刻停止膜130的上側。
參照圖12，可在蝕刻停止膜130的上側上以及第一通孔孔洞t1及第二通孔孔洞t2上形成預通孔絕緣膜152p。預通孔絕緣膜152p可沿著第一通孔孔洞t1及第二通孔孔洞t2的側壁及底側延伸。可藉由例如化學氣相沉積（chemical vapor deposition，CVD）製程形成預通孔絕緣膜152p。
參照圖13，可在預通孔絕緣膜152p上形成預障壁膜154p。預障壁膜154p可沿著預通孔絕緣膜152p延伸。可例如藉由物理氣相沉積（physical vapor deposition，PVD）製程或CVD製程形成預障壁膜154p。
參照圖14，可在預障壁膜154p上形成預芯塞156p。預芯塞156p可對第一通孔孔洞t1及第二通孔孔洞t2進行填充且覆蓋預障壁膜154p。
舉例而言，在預障壁膜154p上形成金屬晶種層之後，可藉由電鍍製程自金屬晶種層生長預芯塞156p。晶種層可由例如Cu、Cu合金、Co、Ni、Ru、Co/Cu或Ru/Cu形成。儘管可使用PVD製程來形成晶種層，然而實施例並非僅限於此。
參照圖15，可使用蝕刻停止膜130對預芯塞156p、預障壁膜154p及預通孔絕緣膜152p執行化學機械研磨（chemical mechanical polishing，CMP）製程。可暴露出蝕刻停止膜130。
因此，可移除形成於蝕刻停止膜130上的預芯塞156p、預障壁膜154p及預通孔絕緣膜152p，以暴露出蝕刻停止膜130。預芯塞156p、預障壁膜154p及預通孔絕緣膜152p可對第一通孔孔洞t1及第二通孔孔洞t2進行填充。
接下來，參照圖16，可在層間絕緣膜120上形成配線結構162及環繞配線結構162的配線間絕緣膜160。可在配線間絕緣膜160上形成第二鈍化膜170及連接端子180。可在基板100的第二側100b（即，下表面）上形成第一鈍化膜110及第一連接墊190。據以，可形成貫穿通孔結構150。
圖17至圖19是根據一些實施例的製造方法中的階段。為便於闡釋，將僅主要闡述相對於圖8至圖16的不同之處。圖17至圖19是圖10之後的階段。
參照圖17，可藉由利用第二罩幕圖案（圖10所示142）作為蝕刻罩幕來對蝕刻停止膜130、層間絕緣膜120及基板100進行蝕刻，以形成第三孔洞t3。第三孔洞t3設置於第一通孔孔洞t1之間且可與第一通孔孔洞t1連通。在一些實施例中，第三孔洞t3的底側可形成於基板100內部的第一通孔孔洞t1的底側下方。此後，可執行圖12至圖16所示階段。
參照圖18，第三孔洞t3設置於第一通孔孔洞t1之間且可與第一通孔孔洞t1連通。在一些實施例中，第三孔洞t3的底側可形成於基板100內部的第一通孔孔洞t1的底側上方。此後，可執行圖12至圖16所示階段。
參照圖19，在一些實施例中，可藉由利用第二罩幕圖案（圖10所示142）作為蝕刻罩幕來對蝕刻停止膜130及層間絕緣膜120進行蝕刻，以形成第三孔洞t3。第三孔洞t3設置於第一通孔孔洞t1之間且可與第一通孔孔洞t1連通。在一些實施例中，第三孔洞t3的底側可形成於層間絕緣膜120內部的第一通孔孔洞t1的底側上方。此後，可執行圖12至圖16所示階段。
圖20是根據一些實施例的包括半導體裝置的半導體封裝的剖視圖。
參照圖20，根據一些實施例的半導體封裝可包括緩衝半導體晶片1050、第一晶片連接端子1058、第一半導體晶片1100至第四半導體晶片1400以及模製層1070。
緩衝半導體晶片1050可包括彼此相對的第一側1050a與第二側1050b。在緩衝半導體晶片1050內部亦可形成有根據一些實施例的貫穿通孔結構。
第一半導體晶片1100至第四半導體晶片1400可依序堆疊於緩衝半導體晶片1050的第一側1050a上。儘管圖20示出堆疊有四個半導體晶片1100至1400，然而實施例並非僅限於此。堆疊於緩衝半導體晶片1050上的半導體晶片1100至1400的數目並非僅限於此。
第一半導體晶片1100至第四半導體晶片1400中的至少一者可包括圖1至圖7中所示的半導體裝置中的一者。第一半導體晶片1100至第四半導體晶片1400可經由第一半導體晶片1100至第三半導體晶片1300中的每一者中所包括的貫穿通孔結構電性連接。第四半導體晶片1400可不具有形成於內部的貫穿通孔結構。
模製層1070可形成於緩衝半導體晶片1050的第一側1050a上。模製層1070可覆蓋第一半導體晶片1100至第四半導體晶片1400。在一些實施例中，模製層1070可暴露出第四半導體晶片1400的上側，但並非僅限於此。模製層1070可覆蓋第四半導體晶片1400的上側。模製層1070可由例如環氧模製化合物（epoxy molding compound，EMC）形成。
第一晶片連接端子1058可設置於緩衝半導體晶片1050的第二側1050b上。第一半導體晶片1100至第四半導體晶片1400可經由緩衝半導體晶片1050及第一晶片連接端子1058連接至外部。第一晶片連接端子1058可在大小、形狀或結構上不同於連接端子（圖2至圖6所示180）。舉例而言，第一晶片連接端子1058可大於連接端子180，例如第一晶片連接端子1058可為凸塊、焊料球或導電填充物。
圖21是根據一些實施例的包括半導體裝置的半導體封裝的示意性佈局圖。圖22是沿著圖21所示線B-B’截取的剖視圖。為便於闡釋，將僅主要闡述相對於圖20的不同之處。
參照圖21及圖22，根據一些實施例的半導體封裝可包括多個堆疊晶片結構1000、第五半導體晶片1500、第二晶片連接端子1558、中介層基板1600、第一外部連接端子1650、安裝板1700及第二外部連接端子1750。中介層基板1600可包括彼此相對的第一側1600a與第二側1600b。堆疊晶片結構1000及第五半導體晶片1500可設置於中介層基板1600的第一側1600a上。堆疊晶片結構1000可被設置成與第五半導體晶片1500間隔開。堆疊晶片結構1000可設置於第五半導體晶片1500的兩側上。亦即，第五半導體晶片1500可設置於彼此間隔開的堆疊晶片結構1000之間。儘管根據一些實施例的半導體封裝可包括兩個堆疊晶片結構1000，然而本揭露並非僅限於此。
中介層基板1600可在內部包括晶片間連接配線1652。堆疊晶片結構1000與第五半導體晶片1500可經由中介層基板1600電性連接至彼此。
堆疊晶片結構1000可為圖20所示半導體封裝。堆疊晶片結構1000可經由第一晶片連接端子1058電性連接至中介層基板1600。
第五半導體晶片1500可經由第二晶片連接端子1558電性連接至中介層基板1600。第五半導體晶片1500可為例如執行邏輯功能的半導體晶片。第五半導體晶片1500可為例如處理單元。第五半導體晶片1500可為例如中央處理單元（Central Processing Unit，CPU）、微處理器單元（Micro Processor Unit，MPU）或圖形處理單元（Graphic Processing Unit，GPU）。
安裝板1700可包括彼此相對的第一側1700a與第二側1700b。中介層基板1600可設置於安裝板1700的第一側1700a上。中介層基板1600可經由第一外部連接端子1650連接至安裝板1700。第二外部連接端子1750可形成於安裝板1700的第二側1700b上。安裝板1700可經由第二外部連接端子1750連接至外部。安裝板1700可為封裝板，例如印刷電路板（printed circuit board，PCB）、陶瓷板等。
圖23是根據一些實施例的包括半導體裝置的半導體封裝的示意性佈局圖。為便於闡釋，將僅主要闡述相對於圖21及圖22的不同之處。
參照圖23，根據一些實施例的包括半導體裝置的半導體封裝可包括多個堆疊晶片結構1000。兩個堆疊晶片結構1000可各自設置於第五半導體晶片1500的兩側上。設置於第五半導體晶片1500的一個側上的兩個堆疊晶片結構1000可被設置成彼此間隔開。
作為另外一種選擇，在根據一些實施例的包括半導體裝置的半導體封裝中，三個堆疊晶片結構1000可各自設置於第五半導體晶片1500的兩側上。作為另外一種選擇，根據一些實施例的包括半導體裝置的半導體封裝可包括多個第五半導體晶片1500。至少一個堆疊晶片結構1000可設置於每一第五半導體晶片1500的兩側上。
圖24是根據一些實施例的包括半導體裝置的半導體封裝的剖視圖。為便於闡釋，將僅主要闡述相對於圖21及圖22的不同之處。
參照圖24，根據一些實施例的包括半導體裝置的半導體封裝可包括堆疊晶片結構1000、第一晶片連接端子1058、第五半導體晶片1500、第二晶片連接端子1558及安裝板1700。堆疊晶片結構1000可設置於第五半導體晶片1500上。堆疊晶片結構1000可經由第一晶片連接端子1058電性連接至第五半導體晶片1500。
第五半導體晶片1500可設置於安裝板1700上。第五半導體晶片1500可設置於安裝板1700的第一側1700a上。第五半導體晶片1500可經由第二晶片連接端子1558連接至安裝板1700。
圖25是根據一些實施例的包括半導體裝置的半導體模組的圖。
參照圖25，半導體模組2000可包括模組基板2010、控制晶片2020及多個半導體晶片2030。在模組基板2010的一個側上設置有可裝配至母板的插座中的多個輸入/輸出端子2050。所述多個半導體晶片2030中的至少一者可包括圖1至圖7中所示的半導體裝置中的一者。
綜上所述，本揭露的態樣提供一種具有改善的產品可靠性的半導體裝置。亦即，根據實施例，可使用連接部將多個穿透部連接至在俯視圖中具有不同形狀及大小的貫穿通孔結構中，進而增強半導體裝置的設計及可靠性。
本文中已揭露示例性實施例，且儘管採用特定用語，然而該些用語僅用於並被解釋為具有通常意義及闡述性意義，而並非用於限制目的。在一些情況下，除非另外明確地指明，否則在本申請案提出申請之前對於此項技術中具有通常知識者將顯而易見的是，結合具體實施例闡述的特徵、特性及/或元件可單獨使用或與結合其他實施例闡述的特徵、特性及/或元件組合使用。據以，熟習此項技術者應理解，可在不背離以下申請專利範圍中所述的本發明的精神及範圍的條件下進行形式及細節上的各種改變。
10:第一貫穿通孔結構/貫穿通孔結構 10_1、20_1、40_1:第一延伸部 10_2、20_2、40_2:第二延伸部 11:穿透部 11_1:第一穿透部 11_2:第二穿透部 12:連接部 12bs:底側 20:第二貫穿通孔結構/貫穿通孔結構 30:第三貫穿通孔結構/貫穿通孔結構 40:第四貫穿通孔結構/貫穿通孔結構 40_3:第三延伸部 50:第五貫穿通孔結構/貫穿通孔結構 60:第六貫穿通孔結構/貫穿通孔結構 100:基板 100a、1050a、1600a、1700a:第一側 100b、1050b、1600b、1700b:第二側 110:第一鈍化膜 120:層間絕緣膜 122:半導體元件 124:連接結構 130:蝕刻停止膜 134、136:連接配線層 141:第一罩幕圖案 141_O:第一開口 142:第二罩幕圖案 142_O:第二開口 150:貫穿通孔結構 152:通孔絕緣膜 152p:預通孔絕緣膜 154:障壁膜 154p:預障壁膜 156:芯塞 156p:預芯塞 160:配線間絕緣膜 162:配線結構 164:配線層 166:配線通孔 167:配線填充膜 168:配線障壁膜 170:第二鈍化膜 170H:孔洞 174:第二連接墊 180:連接端子 184:上配線 190:第一連接墊 1000:堆疊晶片結構 1050:緩衝半導體晶片 1058:第一晶片連接端子 1070:模製層 1100:第一半導體晶片/半導體晶片 1200:第二半導體晶片/半導體晶片 1300:第三半導體晶片/半導體晶片 1400:第四半導體晶片/半導體晶片 1500:第五半導體晶片 1558:第二晶片連接端子 1600:中介層基板 1650:第一外部連接端子 1652:晶片間連接配線 1700:安裝板 1750:第二外部連接端子 2000:半導體模組 2010:模組基板 2020:控制晶片 2030:半導體晶片 2050:輸入/輸出端子 A-A’、B-B’:線 DR1:第一方向 DR2:第二方向 DR3:第三方向 DR4:第四方向 S1、S2、S3、S4、S5、S6:面積 t1:第一通孔孔洞 t2:第二通孔孔洞 t3:第三孔洞 W11、W11’、W12、W12’、W21、W21’、W22、W22’、W31、W32、W41、W41’、W42、W42’、W43’、W64’:最大寬度
藉由參照附圖詳細闡述示例性實施例，各特徵對於熟習此項技術者而言將變得顯而易見，在所附圖式中： 圖1是根據一些實施例的半導體裝置的示意性佈局圖。 圖2是沿著圖1所示線A-A’截取的剖視圖。 圖3至圖6是沿著圖1所示線A-A’截取的剖視圖。 圖7是根據一些實施例的半導體裝置的示意性佈局圖。 圖8至圖19是根據一些實施例的用於製造半導體裝置的方法中的階段。 圖20是根據一些實施例的包括半導體裝置的半導體封裝的剖視圖。 圖21是根據一些實施例的包括半導體裝置的半導體封裝的示意性佈局圖。 圖22是沿著圖21所示線B-B’截取的剖視圖。 圖23是根據一些實施例的包括半導體裝置的半導體封裝的示意性佈局圖。 圖24是根據一些實施例的包括半導體裝置的半導體封裝的剖視圖。 圖25是根據一些實施例的包括半導體裝置的半導體模組的圖。
10:第一貫穿通孔結構/貫穿通孔結構
11:穿透部
12:連接部
20:第二貫穿通孔結構/貫穿通孔結構
30:第三貫穿通孔結構/貫穿通孔結構
40:第四貫穿通孔結構/貫穿通孔結構
50:第五貫穿通孔結構/貫穿通孔結構
60:第六貫穿通孔結構/貫穿通孔結構
100:基板
100a:第一側
A-A’:線
DR1:第一方向
DR2:第二方向
S1、S2、S3、S4、S5、S6:面積
W11、W12、W21、W22、W31、W32、W41、W42:最大寬度

Claims (10)

  1. 一種半導體裝置，包括： 基板，包括彼此相對的第一側與第二側； 第一穿透結構，穿過所述基板；以及 第二穿透結構，穿過所述基板，所述第二穿透結構與所述第一穿透結構間隔開，且當自所述基板的所述第一側觀察時，所述第一穿透結構的面積大於所述第二穿透結構的面積的兩倍。
  2. 如請求項1所述的半導體裝置，其中所述第一穿透結構包括： 第一延伸部，當自所述基板的所述第一側觀察時，所述第一延伸部在第一方向上延伸；以及 第二延伸部，在與所述第一方向相交的第二方向上自所述第一延伸部延伸。
  3. 如請求項2所述的半導體裝置，其中所述第二延伸部在所述第二方向上自所述第一延伸部在所述第一方向上的端部延伸。
  4. 如請求項3所述的半導體裝置，其中所述第一穿透結構更包括第三延伸部，當自所述基板的所述第一側觀察時，所述第三延伸部在所述第一方向上自所述第二延伸部的端部延伸。
  5. 如請求項1所述的半導體裝置，其中當自所述基板的所述第一側觀察時，所述第一穿透結構在第一方向上的最大寬度不同於所述第一穿透結構在與所述第一方向相交的第二方向上的最大寬度。
  6. 如請求項1所述的半導體裝置，其中當自所述基板的所述第一側觀察時，所述第一穿透結構在第一方向上延伸，且所述第二穿透結構在與所述第一方向不同的第二方向上延伸。
  7. 如請求項6所述的半導體裝置，其中所述第二方向是所述第一方向與和所述第一方向正交的第三方向之間的方向。
  8. 一種半導體裝置，包括： 基板，包括彼此相對的第一側與第二側； 第一貫穿通孔結構，包括： 第一穿透部，穿過所述基板； 第二穿透部，穿過所述基板且在第一方向上與所述第一穿透部間隔開；以及 第一連接部，自所述基板的所述第一側穿過所述基板的一部分且連接所述第一穿透部與所述第二穿透部； 層間絕緣膜，在所述基板的所述第一側上，所述層間絕緣膜包括半導體元件； 配線結構，在所述層間絕緣膜上；以及 連接端子，電性連接至所述配線結構。
  9. 如請求項8所述的半導體裝置，其中所述第一貫穿通孔結構更包括第三穿透部，所述第三穿透部穿過所述基板且在所述第一方向上與所述第二穿透部間隔開，所述第一連接部連接所述第二穿透部與所述第三穿透部。
  10. 一種半導體裝置，包括： 基板； 第一貫穿通孔結構，穿過所述基板且在第一方向上具有第一最大寬度；以及 第二貫穿通孔結構，穿過所述基板且在所述第一方向上具有第二最大寬度，所述第二貫穿通孔結構與所述第一貫穿通孔結構間隔開，且所述第二最大寬度小於所述第一最大寬度， 其中所述第一貫穿通孔結構及所述第二貫穿通孔結構中的每一者包括： 單芯塞，穿過所述基板； 障壁膜，環繞所述單芯塞；以及 通孔絕緣膜，在所述障壁膜與所述基板之間。
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