KR100336481B1 - 재생가능한 멀티 칩 패키지와 그를 이용한 메모리 카드 - Google Patents
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Abstract
본 발명은 재생가능한 멀티 칩 패키지와 그를 이용한 메모리 카드에 관한 것으로서, 멀티 칩 패키지에서 일부 칩이 불량으로 판명날 경우 패키지 전체를 사용할 수 없는 문제점을 해결하기 위한 것이다. 본 발명은 몰딩층이 2개 이상으로 분할되어 있고 분할된 몰딩층 외부로 회로 기판의 본딩 팁들이 노출되어 있는 멀티 칩 패키지를 제공한다. 분할된 몰딩층 안에는 각각 표준 칩과 미러 칩이 봉입되며, 각각의 메모리 칩은 본딩 팁과 전기적으로 연결된다. 몰딩층 사이로 노출된 본딩 팁에 표준 칩과 미러 칩의 데이터 입출력 패드가 공통으로 연결된다. 본딩 팁 중의 일부를 액상의 도전성 물질로 재연결하고, 다른 일부를 절단수단으로 절단함으로써, 일부 칩이 불량인 경우에도 패키지를 재생하여 사용할 수 있다. 본 발명의 멀티 칩 패키지는 접착제에 의하여 베이스 카드와 결합하여 메모리 카드를 구성한다.
Description
본 발명은 멀티 칩 패키지와 메모리 카드에 관한 것으로서, 보다 구체적으로는 일부 칩이 불량인 경우 양호한 칩만을 사용하여 활용할 수 있는 재생가능한 멀티 칩 패키지와 그를 이용한 메모리 카드에 관한 것이다.
MP3 폰(phone), MP3 플레이어(player), 디지털 카메라 등과 같이 최근 개발되어 그 사용이 점차 확산되고 있는 각종 디지털 기기들은 데이터 저장과 재생용으로 메모리 카드를 사용한다. 이 메모리 카드는 플래쉬 메모리 칩(flash memory chip) 등의 비휘발성(non-volatile) 메모리 칩을 기억매체로 내장하고 있는 것이 특징이다.
최근 메모리 카드의 집적도 향상 및 고기능화의 추세에 따라 고용량(high density)을 구현할 수 있는 새로운 패키징(packaging) 기술들이 도입되고 있다. 특히, 고용량 메모리 카드에 대한 시장의 요구가 메모리 칩 기술의 발전 속도보다 앞서면서, 멀티 칩 실장 기술(multi chip mounting technology)에 의한 새로운 해결책이 제안되고 있다.
종래기술에 따른 멀티 칩 패키지의 한 예가 도 1a, 도 1b에 도시되어 있다. 도시된 바와 같이, 멀티 칩 패키지(10)는 하나의 회로 기판(11)에 여러 개의 메모리 칩들(13a,13b)들이 부착되는 구조이다. 각각의 칩(13a,13b)과 회로 기판(11)의 전기적 연결은 본딩 와이어(15; bonding wire)에 의하여 구현되며, 각각의 본딩 와이어(15)는 칩 상부면에 형성된 칩 패드(14; chip pad)와 회로 기판(11) 한쪽 면에 형성된 본딩 팁(12a,12b; bonding tip)에 연결된다. 회로 기판(11)의 반대쪽 면에는 외부 접촉 패드(17; external contact pad)들이 형성되며, 본딩 팁(12a,12b)은 회로 기판(11) 내부의 관통 구멍(도시되지 않음) 등을 통하여 외부 접촉 패드(17)와 연결된다. 메모리 칩(13a,13b), 본딩 와이어(15), 본딩 팁(12a,12b) 등은 모두 몰딩층(16) 안에 봉입된다.
이와 같은 구성의 멀티 칩 패키지(10)는 여러 개의 메모리 칩(13a,13b)을 사용하기 때문에, 그 만큼 메모리 카드의 용량을 증가시킬 수 있는 장점이 있다. 반면에, 여러 개의 메모리 칩이 하나의 몰딩층 안에 봉입되어 있기 때문에, 일부 칩이 불량으로 판명날 경우 패키지 전체를 사용할 수 없다는 단점이 있다. 잘 알려져 있다시피, 제조 완료된 패키지는 여러 가지 신뢰성 테스트를 거치게 되며, 이 과정에서 양호한 칩과 불량인 칩을 가려내게 된다. 멀티 칩 패키지의 경우, 칩 한 개라도 테스트 불량이 발생하게 되면 패키지 전체가 불량으로 처리되기 때문에 수율 손실(yield loss)이 매우 큰 것이 문제점이다.
따라서, 본 발명의 목적은 여러 개의 메모리 칩을 탑재한 멀티 칩 패키지에 있어서 일부 칩이 불량인 경우라도 나머지 양호한 칩만으로 동작할 수 있도록 패키지를 재생하여 사용하고자 하는 것이다.
본 발명의 다른 목적은 멀티 칩 패키지의 수율을 향상시키고 제품 경쟁력을 키우고자 하는 것이다.
본 발명의 또 다른 목적은 재생가능한 멀티 칩 패키지를 사용하여 고용량의 메모리 카드를 제공하고자 하는 것이다.
도 1a와 도 1b는 종래기술에 따른 멀티 칩 패키지의 한 예를 도시한 평면도 및 단면도이다.
도 2a와 도 2b는 본 발명의 실시예에 따른 재생가능한 멀티 칩 패키지를 나타내는 평면도 및 단면도이다.
도 3은 도 2a와 도 2b에 도시된 멀티 칩 패키지를 재생하기 위한 과정을 설명하기 위한 사시도이다.
도 4는 본 발명의 다른 실시예에 따른 메모리 카드를 나타내는 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
10, 20: 멀티 칩 패키지 11, 21: 회로 기판
12a, 12b, 22a, 22b: 본딩 팁 13a, 13b, 23a, 23b: 메모리 칩
14, 24: 칩 패드 15, 25: 본딩 와이어
16, 26: 몰딩층 17, 27: 외부 접촉 패드
30: 절단수단 31: 연결수단
40: 메모리 카드 41: 베이스 카드
42: 접착제
이러한 목적을 달성하기 위하여, 본 발명은 몰딩층이 2개 이상으로 분할되어 있고 분할된 몰딩층 외부로 회로 기판의 본딩 팁들이 노출되어 있는 멀티 칩 패키지를 제공한다. 본 발명에 따른 멀티 칩 패키지는, 제 1 면에 다수개의 본딩 팁들이 형성되고 제 2 면에 본딩 팁들과 연결된 외부 접촉 패드들이 형성되는 회로 기판과, 회로 기판의 제 1 면에 부착되고 상부면에 다수개의 칩 패드들이 형성되는 복수개의 메모리 칩들과, 회로 기판의 본딩 팁들과 메모리 칩의 칩 패드들을 각각 전기적으로 연결시키는 전기적 연결수단, 및 메모리 칩들과 전기적 연결수단을 봉입하는 몰딩층을 포함한다. 특히, 본 발명의 멀티 칩 패키지는 분할된 몰딩층 외부로 노출되는 본딩 팁의 절단과 재연결을 통하여 재생이 가능한 것이 특징이다.
본 발명의 바람직한 실시예에 따르면, 메모리 칩은 칩 패드들이 서로 대칭으로 배치된 표준 칩과 미러 칩을 포함하며, 표준 칩과 미러 칩이 각각의 몰딩층에 봉입되고, 몰딩층 사이로 노출된 본딩 팁에 표준 칩과 미러 칩의 데이터 입출력 패드가 공통으로 연결된다. 또한, 본딩 팁 중의 일부는 액상의 도전성 물질에 의하여 재연결되며, 다른 일부는 절단수단에 의하여 절단된다.
본 발명의 멀티 칩 패키지는 접착제에 의하여 베이스 카드와 결합하여 메모리 카드를 구성한다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자한다.
도 2a와 도 2b는 본 발명의 실시예에 따른 재생가능한 멀티 칩 패키지를 나타내는 평면도 및 단면도이다. 도시된 바와 같이, 본 발명의 패키지(20)는 하나의 회로 기판(21)에 여러 개의 메모리 칩들(23a,23b)이 실장되는 멀티 칩 패키지(multi chip package)이자 칩 온 보드(chip on board) 패키지이다. 도면에 도시되지는 않았지만, 메모리 칩들이 적층된 형태의 소위 DDP(double density package) 또는 TSOP(thin small outline package)도 본 발명에 적용될 수 있다. 이와 같은 패키지 유형들은 본 발명이 속하는 기술분야에 잘 알려져 있으므로 별도의 설명을 생략한다.
다시 도 2를 참조하면, 메모리 칩(23a,23b)의 상부면에는 다수개의 칩 패드들(24)이 형성되며, 칩(23a,23b)이 부착되는 회로 기판(21)의 한쪽 면에는 칩 패드들(24)과 대응하여 다수개의 본딩 팁들(22a,22b; bonding tip)이 형성된다. 회로 기판(21)의 반대쪽 면에는 관통구멍(28)을 통하여 본딩 팁(22a,22b)과 각각 연결되는 외부 접촉 패드들(27; external contact pad)이 형성된다. 메모리 칩(23a,23b)은 본딩 와이어(25; bonding wire)에 의하여 회로 기판(21)에 전기적으로 연결된다. 즉, 본딩 와이어(25)의 한쪽 끝은 칩 패드(24)에, 다른쪽 끝은 본딩 팁(22a,22b)에 각각 접합된다.
메모리 칩은 칩 패드(24)의 배치가 서로 대칭인 표준 칩(23a; normal chip)과 미러 칩(23b; mirror chip)을 사용한다. 따라서, 공통 기능을 갖는 데이터 입출력 패드(I/O data pad)들이 회로 기판(21) 중앙의 본딩 팁(22b)에 공통으로 연결될수 있으며, 이러한 구성을 통하여 회로 기판(21)의 배선 패턴을 줄일 수 있다. 메모리 칩(23a,23b)은 NAND형 플래쉬(NAND-type flash) 또는 NOR형 플래쉬 등의 비휘발성 메모리(non-volatile memory) 칩을 사용한다. 예를 들어, 256Mb(mega bit) NAND 칩을 4개 사용하는 경우, 멀티 칩 패키지의 용량은 128MB(mega byte)가 된다.
본 발명에 따른 멀티 칩 패키지(20)의 특징 중 하나는 몰딩층(26; molding layer)이 분할되어 있다는 점이다. 몰딩층(26)은 메모리 칩(23a,23b)과 본딩 와이어(25) 등을 봉입하여 보호하는 역할을 하며, 종래의 경우와 달리, 각각의 칩마다 또는 몇 개의 칩마다 별개의 몰딩층이 형성된다. 몰딩층(26)은 에폭시(epoxy) 계열의 화합물(molding compound)을 이용하여 트랜스퍼 몰딩(transfer molding) 방법으로 형성된다. 이 때 캐버티(cavity)가 분할되고 각각의 캐버티마다 게이트(gate)가 형성된 다중 캐버티 금형(multi cavity mold die)을 사용함으로써 분할된 몰딩층을 형성할 수 있다.
본 발명에 따른 멀티 칩 패키지(20)의 또 다른 특징은 본딩 팁(22a,22b)이 몰딩층(26)의 외부로 노출되어 있는 점이다. 몰딩층(26)이 분할되어 있기 때문에 회로 기판(21) 중앙부에 형성된 본딩 팁(22b)도 몰딩층(26) 외부로 노출된다. 이와 같은 구성상의 특징들로 인하여, 멀티 칩 패키지(20)의 일부 칩이 불량인 경우에도 패키지를 재생하여 사용하는 것이 가능해진다. 이 점에 대해서는 후술한다.
이상 설명한 실시예에서는 본딩 와이어에 의한 전기적 연결 방식, 트랜스퍼 몰딩 방식 등이 설명되었지만, 본 발명이 반드시 이에 한정되는 것은 아니다. 예를 들어, 칩(23a,23b)과 회로 기판(21)의 전기적 연결 방식으로서 잘 알려진 탭(TAB;tape automated bonding) 방법이나 이방성 전도막(ACF; anisotropic conductive film)을 이용한 접속 방법 등이 가능하며, 플립 칩 본딩(flip chip bonding) 방법 또한 적용가능하다. 아울러, 이러한 전기적 연결 방식에서는 트랜스퍼 몰딩 방식 대신에 액상 봉입재(encapsulant)를 직접 포팅(potting)하는 방식을 사용할 수도 있다.
다음은 본 발명의 재생가능한 멀티 칩 패키지(20)에서 일부 칩이 불량인 경우 패키지를 재생하는 방법에 대하여 설명하겠다. 패키지 제조가 완료되면 각종 전기적, 열적 신뢰성 검사 및 동작 특성 검사들이 진행됨은 잘 알려진 사실이다. 이러한 검사들을 통하여 불량인 칩들이 선별되는데, 멀티 칩 패키지에서는 일부 칩이 불량으로 판별되면 패키지 전체를 사용할 수 없게 된다. 그러나, 본 발명에서는 일부 칩이 불량이더라도 양호한 칩만을 사용하여 패키지를 재생하는 것이 가능해진다.
도 3을 참조하면, 본 발명의 멀티 칩 패키지(20)는 전술한 바와 같이 몰딩층(26)이 분할되어 있고, 몰딩층(26) 사이로 본딩 팁(22a,22b)들이 노출되어 있다. 따라서, 불량 칩에 연결된 본딩 팁(22b)을 절단하여 고립시키고, 양호한 칩에 연결된 본딩 팁(22a)을 재연결시키는 등의 방법으로 배선 패턴을 재구성할 수 있다. 본딩 팁(22b)의 연결을 끊는 절단수단(30)으로 레이저 또는 절단날 등을 사용할 수 있으며, 본딩 팁(22a)을 재연결시키는 연결수단(31)으로 은-에폭시(Ag-epoxy)와 같은 도전성 물질을 사용할 수 있다. 본딩 팁(22a,22b)은 대략 30~40㎛의 두께로 형성되므로, 레이저 또는 절단날을 사용하여 쉽게 연결을 끊을 수 있다. 본딩 팁의 재연결을 위한 도전성 물질은 액상의 형태로 공급하여 경화시키는 것이 바람직하다.
본딩 팁의 절단/재연결을 통한 재생 방법에 대하여 예를 들어 설명하면 다음과 같다. 256Mb NAND 칩이 4개 실장된 멀티 칩 패키지에서, i) 2개의 칩이 불량인 경우, 불량인 두 개 칩의 nCE 패드를 Vdd 패드와 연결시키는 반면, 양호한 칩 중에서 한 개 칩의 FCSADD0 패드를 Vdd 패드로 연결시키고 FCSADD1 패드의 연결을 끊는다. 그리고 양호한 칩 중에서 나머지 칩의 FCSADD0 패드와 FCSADD1 패드 및 양호한 두 개 칩의 F4CSM 패드의 연결을 모두 끊는다. 이와 같은 방식으로 배선 패턴을 재구성하여 64MB의 패키지로 재생사용할 수 있다. 한편, ii) 3개의 칩이 불량인 경우, 불량인 세 개의 칩의 nEW 패드를 Vdd 패드에 연결시키고, 양호한 칩의 FMULT1, FCSADD0, FCSADD1, F4CSM 패드들의 연결을 끊는다. 이렇게 하여 32MB의 패키지로 재생된다.
이상 설명한 멀티 칩 패키지는 메모리 카드에 사용된다. 도 4를 참조하면, 멀티 칩 패키지(20)를 베이스 카드(41; base card) 안에 접착제(42)로 결합하여 메모리 카드(40)를 구성한다. 패키지(20)와 베이스 카드(41)를 물리적으로 결합시키기 위한 접착제(42)로는 액상 접착제 또는 접착 테이프 등이 사용될 수 있다. 메모리 카드(40)의 외부로 노출되는 외부 접촉 패드(27)는 MP3 플레이어, 디지털 카메라 등의 외부 시스템(도시되지 않음)에 메모리 카드(40)를 삽입하여 사용할 때, 외부 시스템과 기계적으로 접촉하여 전기 접속 경로를 제공한다.
이상 설명한 바와 같이, 본 발명은 분할된 몰딩층 밖으로 노출된 회로 기판의 본딩 팁을 절단하거나 재연결하여, 일부 칩이 불량인 경우에도 나머지 양호한 칩만을 활용하여 멀티 칩 패키지를 재생, 사용할 수 있다. 이렇게 하여 멀티 칩 패키지의 수율을 향상시키고, 메모리 카드의 제품 경쟁력을 향상시킬 수 있다.
본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 독자의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게는 자명한 것이다.
Claims (7)
- 제 1 면에 다수개의 본딩 팁들이 형성되고 제 2 면에 상기 본딩 팁들과 연결된 외부 접촉 패드들이 형성되는 회로 기판과; 상기 회로 기판의 제 1 면에 부착되고 상부면에 다수개의 칩 패드들이 형성되는 복수개의 메모리 칩들과; 상기 회로 기판의 본딩 팁들과 상기 메모리 칩의 칩 패드들을 각각 전기적으로 연결시키는 전기적 연결수단; 및 상기 메모리 칩들과 상기 전기적 연결수단을 봉입하는 몰딩층을 포함하는 멀티 칩 패키지에 있어서,상기 몰딩층은 2개 이상으로 분할되어 있고, 상기 분할된 몰딩층 외부로 상기 본딩 팁들이 노출되어 있어서, 상기 노출된 본딩 팁의 절단과 재연결을 통하여 재생이 가능한 것을 특징으로 하는 재생가능한 멀티 칩 패키지.
- 제 1 항에 있어서, 상기 메모리 칩은 상기 칩 패드들이 서로 대칭으로 배치된 표준 칩과 미러 칩을 포함하는 것을 특징으로 하는 재생가능한 멀티 칩 패키지.
- 제 2 항에 있어서, 상기 몰딩층은 상기 표준 칩과 상기 미러 칩을 각각 봉입하는 것을 특징으로 하는 재생가능한 멀티 칩 패키지.
- 제 3 항에 있어서, 상기 본딩 팁은 상기 몰딩층 사이로 노출되며, 상기 표준 칩과 상기 미러 칩의 데이터 입출력 패드가 공통으로 연결되는 것을 특징으로 하는재생가능한 멀티 칩 패키지.
- 제 1 항 내지 제 4 항 중의 어느 한 항에 있어서, 상기 본딩 팁은 액상의 도전성 물질에 의하여 재연결된 본딩 팁을 포함하는 것을 특징으로 하는 재생가능한 멀티 칩 패키지.
- 제 5 항에 있어서, 상기 본딩 팁은 절단수단에 의하여 절단된 본딩 팁을 포함하는 것을 특징으로 하는 재생가능한 멀티 칩 패키지.
- 제 1 면에 다수개의 본딩 팁들이 형성되고 제 2 면에 상기 본딩 팁들과 연결된 외부 접촉 패드들이 형성되는 회로 기판과, 상기 회로 기판의 제 1 면에 부착되고 상부면에 다수개의 칩 패드들이 형성되는 복수개의 메모리 칩들과, 상기 회로 기판의 본딩 팁들과 상기 메모리 칩의 칩 패드들을 각각 전기적으로 연결시키는 전기적 연결수단, 및 상기 메모리 칩들과 상기 전기적 연결수단을 봉입하는 몰딩층을 포함하며, 상기 몰딩층이 2개 이상으로 분할되고, 상기 분할된 몰딩층 외부로 상기 본딩 팁들이 노출되며, 상기 노출된 본딩 팁 중의 일부가 절단되어 있고, 상기 노출된 본딩 팁 중의 또 다른 일부가 재연결되어 있는 멀티 칩 패키지와;상기 외부 접촉 패드가 외부로 향하도록 상기 멀티 칩 패키지와 물리적으로 결합되는 베이스 카드; 및상기 베이스 카드와 상기 멀티 칩 패키지를 결합하는 접착제를 포함하는 메모리 카드.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020000046572A KR100336481B1 (ko) | 2000-08-11 | 2000-08-11 | 재생가능한 멀티 칩 패키지와 그를 이용한 메모리 카드 |
JP2001224533A JP2002118225A (ja) | 2000-08-11 | 2001-07-25 | マルチチップパッケージ及びそれを用いた高密度メモリカード |
US09/923,669 US6617700B2 (en) | 2000-08-11 | 2001-08-06 | Repairable multi-chip package and high-density memory card having the package |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020000046572A KR100336481B1 (ko) | 2000-08-11 | 2000-08-11 | 재생가능한 멀티 칩 패키지와 그를 이용한 메모리 카드 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20020013128A KR20020013128A (ko) | 2002-02-20 |
KR100336481B1 true KR100336481B1 (ko) | 2002-05-15 |
Family
ID=19682801
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020000046572A KR100336481B1 (ko) | 2000-08-11 | 2000-08-11 | 재생가능한 멀티 칩 패키지와 그를 이용한 메모리 카드 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6617700B2 (ko) |
JP (1) | JP2002118225A (ko) |
KR (1) | KR100336481B1 (ko) |
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US9899075B2 (en) | 2014-07-09 | 2018-02-20 | Samsung Electronics Co., Ltd. | Multi channel semiconductor device having multi dies and operation method thereof |
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- 2000-08-11 KR KR1020000046572A patent/KR100336481B1/ko not_active IP Right Cessation
-
2001
- 2001-07-25 JP JP2001224533A patent/JP2002118225A/ja active Pending
- 2001-08-06 US US09/923,669 patent/US6617700B2/en not_active Expired - Fee Related
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US11328760B2 (en) | 2014-07-09 | 2022-05-10 | Samsung Electronics Co., Ltd. | Semiconductor device having interconnection in package and method for manufacturing the same |
US11417386B2 (en) | 2014-07-09 | 2022-08-16 | Samsung Electronics Co., Ltd. | Semiconductor device having interconnection in package and method for manufacturing the same |
US11443794B2 (en) | 2014-07-09 | 2022-09-13 | Samsung Electronics Co., Ltd. | Multi channel semiconductor device having multi dies and operation method thereof |
US11721391B2 (en) | 2014-07-09 | 2023-08-08 | Samsung Electronics Co., Ltd. | Multi channel semiconductor device having multi dies and operation method thereof |
US11837273B2 (en) | 2014-07-09 | 2023-12-05 | Samsung Electronics Co., Ltd. | Semiconductor device having interconnection in package and method for manufacturing the same |
Also Published As
Publication number | Publication date |
---|---|
US20020031856A1 (en) | 2002-03-14 |
KR20020013128A (ko) | 2002-02-20 |
JP2002118225A (ja) | 2002-04-19 |
US6617700B2 (en) | 2003-09-09 |
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