KR20060136155A

KR20060136155A - 칩 스택 패키지

Info

Publication number: KR20060136155A
Application number: KR1020050055717A
Authority: KR
Inventors: 박환필
Original assignee: 주식회사 하이닉스반도체
Filing date: 2005-06-27
Publication date: 2007-01-02

Abstract

본 발명은 도전성 물질이 삽입된 스페이서 테이프를 사용하여 반도체 칩을 스택하는 칩 스택 패키지에 관한 것이다. 이 패키지는, 이 패키지는, 사각 홈이 형성되어 단차를 가지고, 상기 사각 홈의 저면 양측 가장자리에 제 1 패턴을 노출시키며, 상기 사각 홈이 형성되지 않은 상부면 가장자리에 상기 제 1 패턴과 내부적으로 연결된 제 2 패턴이 형성되어 있는 기판; 상기 기판의 사각 홈에 페이스 업 타입으로 이격해서 적층 배치되는 센터 패드형의 둘이상의 반도체 칩; 내부에 도전성 물질이 삽입되어 있으며, 상기 각각의 반도체 칩 측면을 포함한 상부면에 부착되어, 각각의 본딩 패드와 상기 기판의 제 1 패턴을 전기적으로 연결하는 스페이서 테이프; 상기 기판의 상부면 및 상기 스페이서 테이프의 상부면을 포함하는 영역을 밀봉하는 봉지제; 및 상기 기판 하부면에 부착되는 솔더 볼;을 포함한다.

Description

칩 스택 패키지{Chip stack package}

도 1 및 도 2는 종래 기술에 따른 칩 스택 패키지의 단면도.

도 3은 본 발명의 실시예에 따른 칩 스택 패키지를 도시한다.

도 4a 및 도 4b는 본 발명에 따른 스페이서 테이프의 구조를 설명하기 위한 도면.

도 5a 및 도 5b는 본 발명에 따른 스페이서 테이프의 압착공정을 설명하기 위한 도면.

도 6a 내지 도 6c는 적층되는 반도체 칩의 개수에 따른 스페이서 테이프의 구조 설명을 위한 도면.

도 7 및 도 8은 본 발명의 다른 실시예에 따른 칩 스택 패키지의 단면도.

* 도면의 주요 부분에 대한 부호의 설명 *

110: 기판 111: 제 1 패드

112: 제 2 패드 120: 제 1 반도체 칩

121: 본딩 패드 130: 제 2 반도체 칩

131: 본딩 패드 140: 스페이서 테이프

150: 봉지제 160: 솔더 볼

본 발명은 반도체 패키지에 관한 것으로서, 보다 상세하게는, 도전성 물질이 삽입된 스페이서 테이프를 사용하여, 반도체 칩을 스택하는 칩 스택 패키지에 관한 것이다.

최근, 전기.전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라, 고용량의 반도체 모듈을 제공하기 위한 다양한 기술들이 연구 개발되고 있다. 고용량의 반도체 모듈을 제공하기 위한 방법으로서는 메모리 칩의 용량 증대, 다시 말해, 메모리 칩의 고집적화를 들 수 있으며, 이러한 고접적화는 한정된 반도체 칩의 공간 내에 보다 많은 수의 셀을 집적해 넣는 것에 의해 실현될 수 있다. 그러나, 이와 같은 메모리 칩의 고집적화는 정밀한 미세 선 폭을 요구하는 등, 고난도의 기술과 많은 개발 시간을 필요로 하다.

이에 따라, 고용량의 반도체 모듈을 제공하기 위한 다른 방법으로서, 스택(stack) 기술이 제안되었으며, 이러한 스택 패키지의 일례로 하나의 패키지에 두 개 이상의 반도체 칩을 적층하는 칩 스택 패키지 방식을 통해 제작되고 있다.

이러한 칩 스택 패키지는 크게 동일한 사이즈의 반도체 칩을 스택하는 방법과 사이즈가 점점 작아지는 반도체 칩을 피라미드 형태로 스택하는 방법으로 나눌 수 있다.

이와 관련하여, 도 1 및 도 2에는 종래의 칩 스택 패키지를 도시한다. 참고적으로, 도 1에는 피라미드 형태의 칩 스택 패키지를 도시하며, 도 2에는 동일한 사이즈의 반도체 칩을 스택하는 방식의 칩 스택 패키지를 도시한다.

먼저, 도 1에 도시한 피라미드 형태의 칩 스택 패키지는, 회로패턴이 구비된 기판(10) 상에 사이즈가 점점 작아지는 다수의 에지 패드형 반도체 칩(20)이 페이스 업 타입으로 스택되고, 각각의 칩의 본딩 패드(도시안됨)와 기판의 본드 핑거(도시안됨)는 금속 와이어(30)로 와이어 본딩된 구조를 갖는다.

그러나, 이와 같은 피라미드 형태의 칩 스택 패키지는, 금속 와이어(22)의 루프(loop)에 대한 관리가 용이하다는 장점이 있으나, 동일 사이즈의 반도체 칩을 스택할 경우, 반도체 칩의 스택이 어려운 단점이 있다.

다음, 도 2 에 도시한 칩 스택 패키지는, 회로패턴이 구비된 기판(40) 상에 동일 사이즈를 갖는 에지 패드형 반도체 칩(50)이 소정간격 이격되어 페이스 업 타입으로 스택되고, 각각의 칩의 본딩 패드(도시안됨)와 기판의 본드 핑거(도시안됨)는 상기 이격된 공간을 통해 금속 와이어(60)로 와이어 본딩된 구조를 갖는다.

그러나, 이러한 종래의 칩 스택 패키지는 최근 디바이스의 고집적화에 따라 스택되는 반도체 칩의 개수가 증가하게 됨으로, 와이어 본딩을 위한 반도체 칩사이의 공간확보가 어려워진다. 또한, 패키지의 두께가 얇아지면서 몰딩공정시 봉지제와 반도체 칩간의 눌림현상으로 인해 반도체 칩과 금속 와이어간에 쇼트가 발생하는 현상이 발생할 수 있다.

따라서, 본 발명은 상기한 바와 같은 선행기술에 내재되었던 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 도전성 물질이 삽입된 스페이서 테이프를 이용하여, 반도체 칩간의 본딩 마진을 확보하는 칩 스택 패키지를 제공함에 있다.

상기 목적을 달성하기 위해, 본 발명의 일면에 따라, 칩 스택 패키지가 제공되며: 이 패키지는, 사각 홈이 형성되어 단차를 가지고, 상기 사각 홈의 저면 양측 가장자리에 제 1 패턴을 노출시키며, 상기 사각 홈이 형성되지 않은 상부면 가장자리에 상기 제 1 패턴과 내부적으로 연결된 제 2 패턴이 형성되어 있는 기판; 상기 기판의 사각 홈에 페이스 업 타입으로 이격해서 적층 배치되는 센터 패드형의 둘이상의 반도체 칩; 내부에 도전성 물질이 삽입되어 있으며, 상기 각각의 반도체 칩 측면을 포함한 상부면에 부착되어, 각각의 본딩 패드와 상기 기판의 제 1 패턴을 전기적으로 연결하는 스페이서 테이프; 상기 기판의 상부면 및 상기 스페이서 테이프의 상부면을 포함하는 영역을 밀봉하는 봉지제; 및 상기 기판 하부면에 부착되는 솔더 볼;을 포함하는 것을 특징으로 한다.

상기 구성에서, 상기 스페이서 테이프는 상기 제 1 패턴 및 본딩 패드와의 접속면에서 내부에 삽입된 도전성 물질을 노출시킨다.

본 발명의 다른 일면에 따라, 칩 스택 패키지가 제공되며, 이 패키지는 사각 홈이 형성되어 단차를 가지고, 상기 사각 홈의 저면 양측 가장자리에 제 1 패턴을 노출시키며, 상기 사각 홈이 형성되지 않은 상부면 가장자리에 상기 제 1 패턴과 내부적으로 연결된 제 2 패턴이 형성되어 있는 기판; 상기 기판의 사각 홈에 페이스 업 타입으로 이격해서 적층 배치되는 센터 패드형의 제 1 및 제 2 반도체 칩; 내부에 도전성 물질이 삽입되어 있으며, 상기 제 1 및 제 2 반도체 칩의 측면을 포함한 상부면에 부착되어, 각각의 본딩패드와 상기 기판의 제 1 패턴을 전기적으로 연결하는 스페이서 테이프; 상기 제 2 반도체 칩 상부에 상기 스페이서 테이프를 개재하여 부착되는 에지 패드형의 제 3 반도체 칩; 상기 제 3 반도체 칩의 본딩 패드와 상기 기판의 제 2 패턴을 전기적으로 연결하는 금속 와이어; 상기 기판의 상부면 및 상기 제 3 반도체 칩의 상부면을 포함하는 영역을 밀봉하는 봉지제; 및 상기 기판 하부면에 부착되는 솔더 볼;을 포함하는 것을 특징으로 한다.

본 발명의 또 다른 일면에 따라, 칩 스택 패키지가 제공되며: 이 패키지는, 사각 홈이 형성되어 단차를 가지고, 상기 사각 홈의 저면 양측 가장자리에 제 1 패턴을 노출시키며, 상기 사각 홈이 형성되지 않은 상부면 가장자리에 상기 제 1 패턴과 내부적으로 연결된 제 2 패턴이 형성되어 있는 기판; 상기 기판의 사각 홈에 각각 페이스 업 및 페이스 다운 타입으로 이격되어 적층 배치되는 센터 패드형의 제 1 및 제 2 반도체 칩; 내부에 도전성 물질이 삽입되어 있으며, 상기 제 1 반도체 칩의 측면을 포함한 상부면에 부착되어, 상기 제 1 및 제 2 반도체 칩의 본딩패드와 상기 기판의 제 1 패턴을 전기적으로 연결하는 스페이서 테이프; 상기 기판의 상부면 및 상기 스페이서 테이프의 상부면을 포함하는 영역을 밀봉하는 봉지제; 및 상기 기판 하부면에 부착되는 솔더 볼;을 포함하는 것을 특징으로 한다.

(실시예)

이하, 첨부한 도면을 참고하여 본 발명의 바람직한 실시예를 상술하기로 한다.

도 3에는 본 발명의 실시예에 따른 칩 스택 패키지를 도시한다.

도시한 바와 같이, 본 발명에 따른 칩 스택 패키지는, 단차가 형성된 기판(110)에 센터 패드형의 제 1 및 제 2 반도체 칩(120,130)이 페이스 업 타입으로 이격되어 적층 배치된다. 여기서, 기판(110)은 단차를 형성하기 위한 사각 홈이 형성되어 있으며, 적층 배치된 상기 제 1 및 제 2 반도체 칩(120,130)은 접착제(170)를 매개로 상기 사각 홈에 적층 배치된다. 이 때, 기판(110)의 사각 홈 저면 양측 가장자리에는 제 1 및 제 2 반도체 칩(120,130)과의 전기적 연결을 위한 제 1 패턴(111)이 노출되어 있으며, 상기 사각 홈이 형성되지 않은 상부면 가장자리에 상기 제 1 패턴과 내부적으로 연결된 제 2 패턴(112)이 형성되어 있다. 그리고, 이격되어 적층 배치된 제 1 및 제 2 반도체 칩(120,130)의 측면을 포함한 상부면에는 도전성 물질(141)이 삽입된 스페이서 테이프(140)가 부착되며, 상기 스페이서 테이프(140)를 통해 제 1 및 제 2 반도체 칩(120,130)의 본딩 패드(121,131) 및 기판의 제 1 패드(111)는 전기적으로 연결된다. 이를 위해, 스페이서 테이프(140)는 본딩 패드(121,131)와 제 1 패턴(111)의 접합면에서 도전성 물질(141)을 노출시킨다. 또한, 상기 기판(110)의 상부면 및 상기 스페이서 테이프(140)의 상부면을 포함하는 영역은 봉지제(150)에 의해 밀봉되며, 기판(110)의 하부면에는 솔더 볼(160)이 형성된다.

이하에서는, 도 4a 및 도 4b를 참조하여, 제 1 및 제 2 반도체 칩(120,130) 상에 부착되는 스페이서 테이프(140)의 구조를 설명하기로 한다. 참고적으로, 도 4a에는 스페이서 테이프의 평면도를 도시하며, 도 4b에는 단면도를 도시한다.

먼저, 도 4a를 참조하면, 스페이서 테이프(140)에 삽입된 도전성 물질(141)은 반도체 칩의 본딩 패드(121,131)와의 접합면(a) 및 제 1 패드(111)와의 접합면(b)에서 다른 부분보다 큰 단면적을 가진다. 또한, 도전성 물질(141)은 반도체 칩과의 접합시 반도체 칩의 모서리 부분과의 접합면(b) 다른 부분보다 큰 단면적을 가짐으로써, 반도체 칩의 모서리에서 발생할 수 있는 단선 등의 파손을 방지한다.

다음, 도 4b를 참조하면, 스페이서 테이프(140)는 내부에 삽입된 도전성 물질(141)을 경계로 상부 및 하부 스페이서 테이프(142,143)로 구분되며, 상부 및 하부 스페이서 테이프(142,143) 각각은 10um의 두께를 가진다. 아울러, 스페이서 테이프(140)는 제 1 패드(111)의 접합면(b)에서 전도성 물질(141)을 노출시키며, 또한, 본딩 패드(121,131)와의 접합면(a)에서 하부 스페이서 테이프(143)의 두께를 얇게하여, 본딩 패드(121,131)와의 압착에 의해 상호 연결되게 한다. 상기 압착공정은 도 5a에 도시한 바와 같이, 기판(110) 상에 접착제(170)를 매개로 제 1 반도체 칩(120)이 부착된 상태에서 스페이서 테이프(140)의 일단이 부착되고, 그 상부에 제 2 반도체 칩(130)을 부착된다. 이 후, 제 2 반도체 칩(130) 측면을 포함한 상부면에 스페이서 테이프(140)의 나머지 부분이 부착된다. 이와 같이, 스페이서 테이프(140)가 적층된 제 1 및 제 2 반도체 칩(120,130) 상면에 부착이 완료되면, 도 5b에 도시한 바와 같이, 마운팅 툴(190)을 통해 소정의 열과 압력을 스페이서 테이프(140) 상부에 인가함으로써, 압착 공정이 완료된다.

참고적으로, 도 6a 내지 도 6c에는 적층되는 반도체 칩의 개수에 따른 스페이서 테이프의 구조 설명을 위한 도면을 도시한다. 여기서, 도 6a에는 단일 반도체 칩에 적용되는 구조를 도시하고, 도 6b에는 두개의 반도체 칩이 스택되는 구조를 도시하며, 그리고, 도 6c에는 네개의 반도체 칩이 스택될 때의 구조를 도시한다.

도 7 및 도 8에는 본 발명의 다른 실시예에 따른 칩 스택 패키지를 도시한다. 여기서, 도 7은 두개의 센터패드형 반도체 칩과 한개의 에지패드형 반도체 칩이 적층된 구조이며, 도 8은 두개의 센터 패드형의 반도체 칩의 본딩패드가 서로 마주보도록 적층된 구조의 칩 스택 패키지이다.

먼저, 도 7에 도시한 칩 스택 패키지는, 단차가 형성된 기판(110)에 센터 패드형의 제 1 및 제 2 반도체 칩(120,130)이 페이스 업 타입으로 이격되어 적층 배치된다. 여기서, 기판(110)은 단차를 형성하기 위한 사각 홈이 형성되어 있으며, 적층 배치된 상기 제 1 및 제 2 반도체 칩(120,130)은 접착제(170)를 매개로 상기 사각 홈에 적층 배치된다. 이 때, 기판(110)의 사각 홈 저면 양측 가장자리에는 제 1 및 제 2 반도체 칩(120,130)과의 전기적 연결을 위한 제 1 패턴(111)이 노출되어 있으며, 상기 사각 홈이 형성되지 않은 상부면 가장자리에 상기 제 1 패턴 (111)과 내부적으로 연결된 제 2 패턴(112)이 형성되어 있다. 그리고, 이격되어 적층 배치된 제 1 및 제 2 반도체 칩(120,130)의 측면을 포함한 상부면에는 도전성 물질(141)이 삽입된 스페이서 테이프(140)가 부착되며, 상기 스페이서 테이프(140)를 통해 제 1 및 제 2 반도체 칩(120,130)의 본딩 패드(121,131) 및 기판의 제 1 패드(111)는 전기적으로 연결된다. 이 후, 스페이서 테이프(140)를 포함한 제 2 반도체 칩(130) 상부에는 에지 패드형의 제 3 반도체 칩(180)이 부착되며, 제 3 반도체 칩(180)의 본딩 패드(181)와 기판의(110) 제 2 패드(112)는 금속 와이어(182)를 통해 전기적으로 연결된다. 또한, 상기 기판(110)의 상부면 및 제 3 반도체 반도체 칩(180)의 상부면을 포함하는 영역은 봉지제(150)에 의해 밀봉되며, 기판(110)의 하부면에는 솔더 볼(160)이 형성된다.

다음, 도 8에 도시한 칩 스택 패키지는, 단차가 형성된 기판(110)에 센터 패드형의 제 1 및 제 2 반도체 칩(120,130)이 각각 페이스 업 및 페이스 다운 타입으로 서로의 본딩 패드(121,131)가 마주보도록 이격되어 적층 배치된다. 여기서, 기판(110)은 단차를 형성하기 위한 사각 홈이 형성되어 있으며, 적층 배치된 상기 제 1 및 제 2 반도체 칩(120,130)은 접착제(170)를 매개로 상기 사각 홈에 적층 배치된다. 이 때, 기판(110)의 사각 홈 저면 양측 가장자리에는 제 1 및 제 2 반도체 칩(120,130)과의 전기적 연결을 위한 제 1 패턴(111)이 노출되어 있으며, 상기 사각 홈이 형성되지 않은 상부면 가장자리에 상기 제 1 패턴(111)과 내부적으로 연결된 제 2 패턴(112)이 형성되어 있다. 그리고, 제 1 반도체 칩(120)의 측면을 포함한 상부면에는 도전성 물질(141)이 삽입된 스페이서 테이프(140)가 부착되며, 상기 스페이서 테이프(140)를 통해 제 1 및 제 2 반도체 칩(120,130)의 본딩 패드(121,131)는 전기적으로 연결되며, 동시에 기판의 제 1 패드(111)와 전기적으로 연결된다. 또한, 상기 기판(110)의 상부면 및 제 2 반도체 반도체 칩(130)의 상부면을 포함하는 영역은 봉지제(150)에 의해 밀봉되며, 기판(110)의 하부면에는 솔더 볼(160)이 형성된다.

이상에서 살펴본 바와 같이, 본 발명에 따른 칩 스택 패키지는, 도전성 물질이 삽입된 스페이서 테이프를 이용하여, 반도체 칩 및 기판을 전기적으로 연결함으로써, 와이어 본딩시 금속 와의어의 루프(loop)에 따른 반도체 칩 간의 공간확보가 필요없다. 그에 따라, 본 발명에 따른 칩 스택 패키지는 패키지의 박형화를 구현할 수 있으며, 더욱이, 센터 패드형의 반도체 칩의 적층시, 긴 금속 와이어가 필요하지 않으므로, 전기적 특성이 향상된다.

상기한 바와 같은 본 발명의 구성에 따라, 패키지 자체의 높이가 낮아져 패키지의 박형화를 구현할 수 있으며, 아울러 본드 핑거와 솔더 볼 간의 전기적 연결 패스가 짧아져 패키지의 전기적 특성을 향상시킬 수 있다.

본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.

Claims

사각 홈이 형성되어 단차를 가지고, 상기 사각 홈의 저면 양측 가장자리에 제 1 패턴을 노출시키며, 상기 사각 홈이 형성되지 않은 상부면 가장자리에 상기 제 1 패턴과 내부적으로 연결된 제 2 패턴이 형성되어 있는 기판;

상기 기판의 사각 홈에 페이스 업 타입으로 이격해서 적층 배치되는 센터 패드형의 둘이상의 반도체 칩;

내부에 도전성 물질이 삽입되어 있으며, 상기 각각의 반도체 칩 측면을 포함한 상부면에 부착되어, 각각의 본딩 패드와 상기 기판의 제 1 패턴을 전기적으로 연결하는 스페이서 테이프;

상기 기판의 상부면 및 상기 스페이서 테이프의 상부면을 포함하는 영역을 밀봉하는 봉지제; 및

상기 기판 하부면에 부착되는 솔더 볼;을 포함하는 것을 특징으로 하는 칩 스택 패키지.
제 1 항에 있어서,

상기 스페이서 테이프는 상기 제 1 패턴 및 본딩 패드와의 접속면에서 내부에 삽입된 도전성 물질을 노출시키는 것을 특징으로 하는 칩 스택 패키지.
사각 홈이 형성되어 단차를 가지고, 상기 사각 홈의 저면 양측 가장자리에 제 1 패턴을 노출시키며, 상기 사각 홈이 형성되지 않은 상부면 가장자리에 상기 제 1 패턴과 내부적으로 연결된 제 2 패턴이 형성되어 있는 기판;

상기 기판의 사각 홈에 페이스 업 타입으로 이격해서 적층 배치되는 센터 패드형의 제 1 및 제 2 반도체 칩;

내부에 도전성 물질이 삽입되어 있으며, 상기 제 1 및 제 2 반도체 칩의 측면을 포함한 상부면에 부착되어, 각각의 본딩패드와 상기 기판의 제 1 패턴을 전기적으로 연결하는 스페이서 테이프;

상기 제 2 반도체 칩 상부에 상기 스페이서 테이프를 개재하여 부착되는 에지 패드형의 제 3 반도체 칩;

상기 제 3 반도체 칩의 본딩 패드와 상기 기판의 제 2 패턴을 전기적으로 연결하는 금속 와이어;

상기 기판의 상부면 및 상기 제 3 반도체 칩의 상부면을 포함하는 영역을 밀봉하는 봉지제; 및

상기 기판 하부면에 부착되는 솔더 볼;을 포함하는 것을 특징으로 하는 칩 스택 패키지.
제 3 항에 있어서,

상기 스페이서 테이프는 상기 제 1 패턴 및 본딩 패드와의 접속면에서 내부에 삽입된 도전성 물질을 노출시키는 것을 특징으로 하는 칩 스택 패키지.
사각 홈이 형성되어 단차를 가지고, 상기 사각 홈의 저면 양측 가장자리에 제 1 패턴을 노출시키며, 상기 사각 홈이 형성되지 않은 상부면 가장자리에 상기 제 1 패턴과 내부적으로 연결된 제 2 패턴이 형성되어 있는 기판;

상기 기판의 사각 홈에 각각 페이스 업 및 페이스 다운 타입으로 이격되어 적층 배치되는 센터 패드형의 제 1 및 제 2 반도체 칩;

내부에 도전성 물질이 삽입되어 있으며, 상기 제 1 반도체 칩의 측면을 포함한 상부면에 부착되어, 상기 제 1 및 제 2 반도체 칩의 본딩패드와 상기 기판의 제 1 패턴을 전기적으로 연결하는 스페이서 테이프;

상기 기판의 상부면 및 상기 스페이서 테이프의 상부면을 포함하는 영역을 밀봉하는 봉지제; 및

상기 기판 하부면에 부착되는 솔더 볼;을 포함하는 것을 특징으로 하는 칩 스택 패키지.
제 5 항에 있어서,

상기 스페이서 테이프는 상기 제 1 패턴 및 상기 본딩 패드와의 접속면에서 내부에 삽입된 도전성 물질을 노출시키는 것을 특징으로 하는 칩 스택 패키지.