JPH07182867A - アドレス遷移検出回路 - Google Patents
アドレス遷移検出回路Info
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- JPH07182867A JPH07182867A JP6269888A JP26988894A JPH07182867A JP H07182867 A JPH07182867 A JP H07182867A JP 6269888 A JP6269888 A JP 6269888A JP 26988894 A JP26988894 A JP 26988894A JP H07182867 A JPH07182867 A JP H07182867A
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- transition detection
- address transition
- power supply
- signal
- supply voltage
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
- H03K5/1534—Transition or edge detectors
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 アドレス信号の遷移部、ライジングエッジ及
びポーリングエッジで電圧の変化と係わりなく安定した
幅のパルスを有するアドレス遷移検出信号を発生するこ
とができるアドレス遷移検出回路を提供する。 【構成】 比較的低い電源電圧で一定で安定したパルス
幅を有するアドレス遷移検出信号を発生する第１アドレ
ス遷移検出部３１と、比較的高い電源電圧で第１アドレ
ス遷移検出信号と同様なパルス幅を有する第２アドレス
遷移検出信号を発生する第２アドレス遷移検出部３２
と、第１及び第２アドレス遷移検出部からの第１及び第
２アドレス遷移検出信号を出力端子側に選択的に切換え
るための切換え部３４と、電源電圧の電圧レベルを検出
してその結果により切換え部３４を制御するための電源
電圧検出部３３を備える。
びポーリングエッジで電圧の変化と係わりなく安定した
幅のパルスを有するアドレス遷移検出信号を発生するこ
とができるアドレス遷移検出回路を提供する。 【構成】 比較的低い電源電圧で一定で安定したパルス
幅を有するアドレス遷移検出信号を発生する第１アドレ
ス遷移検出部３１と、比較的高い電源電圧で第１アドレ
ス遷移検出信号と同様なパルス幅を有する第２アドレス
遷移検出信号を発生する第２アドレス遷移検出部３２
と、第１及び第２アドレス遷移検出部からの第１及び第
２アドレス遷移検出信号を出力端子側に選択的に切換え
るための切換え部３４と、電源電圧の電圧レベルを検出
してその結果により切換え部３４を制御するための電源
電圧検出部３３を備える。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶素子に関し、
特に低い電源電圧領域から高い電源電圧領域まで安定し
たパルス幅を有する信号を出力するアドレス遷移検出回
路 (addresstransition detecting circuit)に関する
ものである。
特に低い電源電圧領域から高い電源電圧領域まで安定し
たパルス幅を有する信号を出力するアドレス遷移検出回
路 (addresstransition detecting circuit)に関する
ものである。
【０００２】
【従来の技術】本発明はディーラム (DRAM:Dynamic Ra
ndom Access Memory) 、エス ラム(SRAM:Static Rando
m Access Memory)、マスクローム (Mask ROM:Read Onl
y Memory) 等の半導体記憶素子に適用することができ
る。
ndom Access Memory) 、エス ラム(SRAM:Static Rando
m Access Memory)、マスクローム (Mask ROM:Read Onl
y Memory) 等の半導体記憶素子に適用することができ
る。
【０００３】一般にアドレス遷移検出回路は、外部から
入力するアドレスが遷移する時に一定の幅を有する信号
を出力する回路であり、一定幅を有するパルス信号を用
いてパルス信号がイネーブルした時間の間にのみ動作さ
せ不必要な電力消費を軽減する役割を果たす。
入力するアドレスが遷移する時に一定の幅を有する信号
を出力する回路であり、一定幅を有するパルス信号を用
いてパルス信号がイネーブルした時間の間にのみ動作さ
せ不必要な電力消費を軽減する役割を果たす。
【０００４】しかし、最近の半導体記憶素子は低い電源
電圧から高い電源電圧領域まで動作する製品が要求され
ているので、このような観点から見た場合従来のインバ
ータチェーン (inverter chain)で構成したアドレス遷
移検出回路は、高い電源電圧状態では総てのモス トラ
ンジスタ (MOS transistor)の遷移速度が速くなるた
め、低い電源電圧状態と比較して出力信号のパルス幅が
減少する。そのため、素子が動作する時に動作マージン
(margin)幅が減少することにより高い電源電圧状態で
素子が円滑に動作することができない問題点を有する。
電圧から高い電源電圧領域まで動作する製品が要求され
ているので、このような観点から見た場合従来のインバ
ータチェーン (inverter chain)で構成したアドレス遷
移検出回路は、高い電源電圧状態では総てのモス トラ
ンジスタ (MOS transistor)の遷移速度が速くなるた
め、低い電源電圧状態と比較して出力信号のパルス幅が
減少する。そのため、素子が動作する時に動作マージン
(margin)幅が減少することにより高い電源電圧状態で
素子が円滑に動作することができない問題点を有する。
【０００５】このようなインバータ チェーンで構成し
たアドレス遷移検出回路の問題点の解消のため、抵抗及
びキャパシターで構成した遅延回路のチェーンを用いた
回路が提案されている。遅延回路のチェーンはモス ト
ランジスタよりは電源電圧の変化にあまり敏感でなく高
い電源電圧状態でも安定したパルス幅を有する信号を出
力する。しかし、低い電源電圧領域ではむしろ周辺のモ
ス トランジスタの変化の幅よりも出力信号のパルス幅
が少なく動作マージンが減少することにより動作が不安
定となる問題点がある。このようなインバータ チェー
ンを有するアドレス遷移検出回路及び、前記抵抗及びキ
ャパシターの遅延回路チェーンを有するアドレス遷移検
出回路の問題点を図１及び図２を参照して説明する。
たアドレス遷移検出回路の問題点の解消のため、抵抗及
びキャパシターで構成した遅延回路のチェーンを用いた
回路が提案されている。遅延回路のチェーンはモス ト
ランジスタよりは電源電圧の変化にあまり敏感でなく高
い電源電圧状態でも安定したパルス幅を有する信号を出
力する。しかし、低い電源電圧領域ではむしろ周辺のモ
ス トランジスタの変化の幅よりも出力信号のパルス幅
が少なく動作マージンが減少することにより動作が不安
定となる問題点がある。このようなインバータ チェー
ンを有するアドレス遷移検出回路及び、前記抵抗及びキ
ャパシターの遅延回路チェーンを有するアドレス遷移検
出回路の問題点を図１及び図２を参照して説明する。
【０００６】図１はインバータ チェーンを用いた従来
のアドレス遷移検出回路を示す。
のアドレス遷移検出回路を示す。
【０００７】図１において、アドレス遷移検出回路は入
力ライン（１０）からのアドレス信号（ＡＦＩ）を各々
入力する第１遅延回路（１１）、第１ＮＯＲゲート（Ｎ
Ｒ１）及び第２ＮＯＲゲート（ＮＲ２）を備える。第１
遅延回路（１１）はアドレス信号（ＡＦＩ）を一定時間
遅延させ、遅延したアドレス信号を第１ＮＯＲゲート
（ＮＲ１）に供給する。このために、第１遅延回路（１
１）は入力ライン（１０）及び第１ＮＯＲゲート（ＮＲ
１）の間に直列接続した二つのインバータ（Ｉ２、Ｉ
３）を備える。第１遅延回路（１１）の遅延時間は二つ
のインバータ（Ｉ２、Ｉ３）の伝播遅延時間の和に該当
する期間程アドレス信号（ＡＦＩ）を遅延させる。第１
ＮＯＲゲート（ＮＲ１）は入力ライン（１０）からのア
ドレス信号（ＡＦＩ）及び、第１遅延回路（１１）から
の遅延したアドレス信号をＮＯＲ演算してその結果を第
２遅延回路（１２）に供給する。
力ライン（１０）からのアドレス信号（ＡＦＩ）を各々
入力する第１遅延回路（１１）、第１ＮＯＲゲート（Ｎ
Ｒ１）及び第２ＮＯＲゲート（ＮＲ２）を備える。第１
遅延回路（１１）はアドレス信号（ＡＦＩ）を一定時間
遅延させ、遅延したアドレス信号を第１ＮＯＲゲート
（ＮＲ１）に供給する。このために、第１遅延回路（１
１）は入力ライン（１０）及び第１ＮＯＲゲート（ＮＲ
１）の間に直列接続した二つのインバータ（Ｉ２、Ｉ
３）を備える。第１遅延回路（１１）の遅延時間は二つ
のインバータ（Ｉ２、Ｉ３）の伝播遅延時間の和に該当
する期間程アドレス信号（ＡＦＩ）を遅延させる。第１
ＮＯＲゲート（ＮＲ１）は入力ライン（１０）からのア
ドレス信号（ＡＦＩ）及び、第１遅延回路（１１）から
の遅延したアドレス信号をＮＯＲ演算してその結果を第
２遅延回路（１２）に供給する。
【０００８】第２遅延回路（１２）は、第１ＮＯＲゲー
ト（ＮＲ１）の出力を第１遅延回路（１１）の遅延時間
に該当する遅延時間程遅延させる。このために、第２遅
延回路（１２）は第１ＮＯＲゲート（ＮＲ１）の出力端
子及び、第２ＮＯＲゲート（ＮＲ２）の間に直列接続し
た二つのインバータ（Ｉ４、Ｉ５）を備える。また第２
ＮＯＲゲート（ＮＲ２）は、入力ライン（１０）からの
アドレス信号（ＡＦＩ）及び第２遅延回路（１２）の出
力信号をＮＯＲ演算して第１遷移検出信号を発生する。
第１遷移検出信号はアドレス信号（ＡＦＩ）のポーリン
グエッジから第１及び第２遅延回路（１１、１２）の遅
延時間の和に該当する幅を有するハイ論理のパルスを有
する。
ト（ＮＲ１）の出力を第１遅延回路（１１）の遅延時間
に該当する遅延時間程遅延させる。このために、第２遅
延回路（１２）は第１ＮＯＲゲート（ＮＲ１）の出力端
子及び、第２ＮＯＲゲート（ＮＲ２）の間に直列接続し
た二つのインバータ（Ｉ４、Ｉ５）を備える。また第２
ＮＯＲゲート（ＮＲ２）は、入力ライン（１０）からの
アドレス信号（ＡＦＩ）及び第２遅延回路（１２）の出
力信号をＮＯＲ演算して第１遷移検出信号を発生する。
第１遷移検出信号はアドレス信号（ＡＦＩ）のポーリン
グエッジから第１及び第２遅延回路（１１、１２）の遅
延時間の和に該当する幅を有するハイ論理のパルスを有
する。
【０００９】また、このアドレス遷移検出回路は入力ラ
イン（１０）からのアドレス信号（ＡＦＩ）を反転さ
せ、反転したアドレス信号を第３遅延回路（１３）、第
３ＮＯＲゲート（ＮＲ３）、第４ＮＯＲゲート（ＮＲ
４）に共通的に供給するインバータ（Ｉ１）を備える。
第３遅延回路（１３）はインバータ（Ｉ１）からの反転
したアドレス信号を第１遅延回路（１１）の遅延時間程
遅延させる。このために、第３遅延回路（１３）はイン
バータ（Ｉ１）及び第３ＮＯＲゲート（ＮＲ３）の間に
直列接続した二つのインバータ（Ｉ６、Ｉ７）を備え
る。第３ＮＯＲゲート（ＮＲ３）はインバータ（Ｉ１）
からの反転したアドレス信号及び、第３遅延回路（１
３）の出力信号をＮＯＲ演算してその結果を第４遅延回
路（１４）に供給する。
イン（１０）からのアドレス信号（ＡＦＩ）を反転さ
せ、反転したアドレス信号を第３遅延回路（１３）、第
３ＮＯＲゲート（ＮＲ３）、第４ＮＯＲゲート（ＮＲ
４）に共通的に供給するインバータ（Ｉ１）を備える。
第３遅延回路（１３）はインバータ（Ｉ１）からの反転
したアドレス信号を第１遅延回路（１１）の遅延時間程
遅延させる。このために、第３遅延回路（１３）はイン
バータ（Ｉ１）及び第３ＮＯＲゲート（ＮＲ３）の間に
直列接続した二つのインバータ（Ｉ６、Ｉ７）を備え
る。第３ＮＯＲゲート（ＮＲ３）はインバータ（Ｉ１）
からの反転したアドレス信号及び、第３遅延回路（１
３）の出力信号をＮＯＲ演算してその結果を第４遅延回
路（１４）に供給する。
【００１０】第４遅延回路（１４）は第３ＮＯＲゲート
（ＮＲ３）の出力を第１遅延回路（１１）の遅延時間に
該当する遅延時間程遅延させる。このために、第４遅延
回路（１４）は第３ＮＯＲゲート（ＮＲ３）の出力端子
及び、第４ＮＯＲゲート（ＮＲ４）の入力端子の間に直
列接続した二つのインバータ（Ｉ８、Ｉ９）を備える。
また第４ＮＯＲゲート（ＮＲ４）はインバータ（Ｉ１）
からの反転したアドレス信号及び、第４遅延回路（１
４）の出力信号をＮＯＲ演算して第２遷移検出信号を発
生する。第２遷移検出信号はアドレス信号（ＡＦＩ）の
ライジング エッジ (Rising Edge) から、第３及び第
４遅延回路（１３、１４）の遅延時間の和に該当する幅
を有するハイ論理のパルスを有する。
（ＮＲ３）の出力を第１遅延回路（１１）の遅延時間に
該当する遅延時間程遅延させる。このために、第４遅延
回路（１４）は第３ＮＯＲゲート（ＮＲ３）の出力端子
及び、第４ＮＯＲゲート（ＮＲ４）の入力端子の間に直
列接続した二つのインバータ（Ｉ８、Ｉ９）を備える。
また第４ＮＯＲゲート（ＮＲ４）はインバータ（Ｉ１）
からの反転したアドレス信号及び、第４遅延回路（１
４）の出力信号をＮＯＲ演算して第２遷移検出信号を発
生する。第２遷移検出信号はアドレス信号（ＡＦＩ）の
ライジング エッジ (Rising Edge) から、第３及び第
４遅延回路（１３、１４）の遅延時間の和に該当する幅
を有するハイ論理のパルスを有する。
【００１１】このアドレス遷移検出回路は、第２及び第
４ＮＯＲゲート（ＮＯ２，ＮＲ４）からの第１及び第２
遷移検出信号を入力する第５ＮＯＲゲート（ＮＲ５）を
追加して備える。第５ＮＯＲゲート（ＮＲ５）は第１及
び第２遷移検出信号をＮＯＲ演算してメイン遷移検出信
号（ＰＡＴ１Ｂ）を発生し、メイン遷移検出信号（ＰＡ
Ｔ１Ｂ）を出力ライン（１５）を経て送り出す。メイン
遷移検出信号（ＰＡＴ１Ｂ）はアドレス信号（ＡＦＩ）
のライジングエッジ及びポーリングエッジから一定の幅
のロー論理パルスを有する。
４ＮＯＲゲート（ＮＯ２，ＮＲ４）からの第１及び第２
遷移検出信号を入力する第５ＮＯＲゲート（ＮＲ５）を
追加して備える。第５ＮＯＲゲート（ＮＲ５）は第１及
び第２遷移検出信号をＮＯＲ演算してメイン遷移検出信
号（ＰＡＴ１Ｂ）を発生し、メイン遷移検出信号（ＰＡ
Ｔ１Ｂ）を出力ライン（１５）を経て送り出す。メイン
遷移検出信号（ＰＡＴ１Ｂ）はアドレス信号（ＡＦＩ）
のライジングエッジ及びポーリングエッジから一定の幅
のロー論理パルスを有する。
【００１２】図２は、抵抗及びキャパシターで成る遅延
回路チェーンを備えた従来のアドレス遷移検出回路を示
す。アドレス遷移検出回路は入力ライン（２０）からの
アドレス信号（ＡＦＩ）を各々入力する第１遅延部（２
１）、第１ＮＯＲゲート（ＮＲ６）、及び第２ＮＯＲゲ
ート（ＮＲ７）を備える。第１遅延部（２１）はアドレ
ス信号（ＡＦＩ）を一定時間遅延させ、遅延したアドレ
ス信号を第１ＮＯＲゲート（ＮＲ６）に供給する。この
ために、第１遅延部（２１）は入力ライン（２０）及び
第１ＮＯＲゲート（ＮＲ６）の間に直列接続した三つの
遅延回路を備える。この三つの遅延回路は各々一つの抵
抗（Ｒ１〜Ｒ３）及び一つのキャパシター（Ｃ１〜Ｃ
３）により構成し、また遅延回路の遅延量は抵抗（Ｒ１
〜Ｒ３）の抵抗値及びキャパシター（Ｃ１〜Ｃ３）の容
量値の乗により算出する時定数に相応する。
回路チェーンを備えた従来のアドレス遷移検出回路を示
す。アドレス遷移検出回路は入力ライン（２０）からの
アドレス信号（ＡＦＩ）を各々入力する第１遅延部（２
１）、第１ＮＯＲゲート（ＮＲ６）、及び第２ＮＯＲゲ
ート（ＮＲ７）を備える。第１遅延部（２１）はアドレ
ス信号（ＡＦＩ）を一定時間遅延させ、遅延したアドレ
ス信号を第１ＮＯＲゲート（ＮＲ６）に供給する。この
ために、第１遅延部（２１）は入力ライン（２０）及び
第１ＮＯＲゲート（ＮＲ６）の間に直列接続した三つの
遅延回路を備える。この三つの遅延回路は各々一つの抵
抗（Ｒ１〜Ｒ３）及び一つのキャパシター（Ｃ１〜Ｃ
３）により構成し、また遅延回路の遅延量は抵抗（Ｒ１
〜Ｒ３）の抵抗値及びキャパシター（Ｃ１〜Ｃ３）の容
量値の乗により算出する時定数に相応する。
【００１３】また、第１遅延部（２１）の遅延時間は、
三つの遅延回路（Ｒ１〜Ｒ３、Ｃ１〜Ｃ３）の遅延時間
の和に該当する期間程アドレス信号（ＡＦＩ）を遅延さ
せる。第１ＮＯＲゲート（ＮＲ６）は入力ライン（２
０）からのアドレス信号（ＡＦＩ）及び、第１遅延部
（２１）からの遅延したアドレス信号をＮＯＲ演算し、
その結果を第２遅延部（２２）に供給する。第２遅延部
（２２）は第１ＮＯＲゲート（ＮＲ６）の出力を第１遅
延部（２１）の遅延時間に該当する遅延時間程遅延させ
る。このために、第２遅延部（２２）は第１ＮＯＲゲー
ト（ＮＲ６）の出力端子及び、第２ＮＯＲゲート（ＮＲ
７）の間に直列接続した三つの遅延回路を備える。この
三つの遅延回路は各々一つの抵抗（Ｒ４〜Ｒ６）及び一
つのキャパシター（Ｃ４〜Ｃ６）により形成される。さ
らに第２ＮＯＲゲート（ＮＲ７）は入力ライン（２０）
からのアドレス信号（ＡＦＩ）及び、第２遅延部（２
２）の出力信号をＮＯＲ演算して第１アドレス遷移検出
信号を発生する。この第１アドレス遷移検出信号はアド
レス信号（ＡＦＩ）のポーリングエッジから第１及び第
２遅延部（２１、２２）の遅延時間の和に該当する幅を
有するハイ論理のパルスを有する。
三つの遅延回路（Ｒ１〜Ｒ３、Ｃ１〜Ｃ３）の遅延時間
の和に該当する期間程アドレス信号（ＡＦＩ）を遅延さ
せる。第１ＮＯＲゲート（ＮＲ６）は入力ライン（２
０）からのアドレス信号（ＡＦＩ）及び、第１遅延部
（２１）からの遅延したアドレス信号をＮＯＲ演算し、
その結果を第２遅延部（２２）に供給する。第２遅延部
（２２）は第１ＮＯＲゲート（ＮＲ６）の出力を第１遅
延部（２１）の遅延時間に該当する遅延時間程遅延させ
る。このために、第２遅延部（２２）は第１ＮＯＲゲー
ト（ＮＲ６）の出力端子及び、第２ＮＯＲゲート（ＮＲ
７）の間に直列接続した三つの遅延回路を備える。この
三つの遅延回路は各々一つの抵抗（Ｒ４〜Ｒ６）及び一
つのキャパシター（Ｃ４〜Ｃ６）により形成される。さ
らに第２ＮＯＲゲート（ＮＲ７）は入力ライン（２０）
からのアドレス信号（ＡＦＩ）及び、第２遅延部（２
２）の出力信号をＮＯＲ演算して第１アドレス遷移検出
信号を発生する。この第１アドレス遷移検出信号はアド
レス信号（ＡＦＩ）のポーリングエッジから第１及び第
２遅延部（２１、２２）の遅延時間の和に該当する幅を
有するハイ論理のパルスを有する。
【００１４】また、このアドレス遷移検出回路は入力ラ
イン（２０）からのアドレス信号（ＡＦＩ）を反転さ
せ、反転したアドレス信号を第３遅延部（２３）、第３
ＮＯＲゲート（ＮＲ８）、及び第４ＮＯＲゲート（ＮＲ
９）に共通的に供給するインバータ（Ｉ１０）を備え
る。第３遅延部（２３）はインバータ（Ｉ１０）からの
反転したアドレス信号を第１遅延部（２１）の遅延時間
程遅延させる。このために、第２遅延部（２３）はイン
バータ（Ｉ１０）の出力端子及び第３ＮＯＲゲート（Ｎ
Ｒ８）の間に直列接続した三つの遅延回路を備える。こ
の三つの遅延回路は各々一つの抵抗（Ｒ７〜Ｒ９）及び
一つのキャパシター（Ｃ７〜Ｃ９）により形成される。
第３ＮＯＲゲート（ＮＲ８）はインバータ（Ｉ１０）か
らの反転したアドレス信号及び、第３遅延部（２３）の
出力信号をＮＯＲ演算しその結果を第４遅延部（２４）
に供給する。
イン（２０）からのアドレス信号（ＡＦＩ）を反転さ
せ、反転したアドレス信号を第３遅延部（２３）、第３
ＮＯＲゲート（ＮＲ８）、及び第４ＮＯＲゲート（ＮＲ
９）に共通的に供給するインバータ（Ｉ１０）を備え
る。第３遅延部（２３）はインバータ（Ｉ１０）からの
反転したアドレス信号を第１遅延部（２１）の遅延時間
程遅延させる。このために、第２遅延部（２３）はイン
バータ（Ｉ１０）の出力端子及び第３ＮＯＲゲート（Ｎ
Ｒ８）の間に直列接続した三つの遅延回路を備える。こ
の三つの遅延回路は各々一つの抵抗（Ｒ７〜Ｒ９）及び
一つのキャパシター（Ｃ７〜Ｃ９）により形成される。
第３ＮＯＲゲート（ＮＲ８）はインバータ（Ｉ１０）か
らの反転したアドレス信号及び、第３遅延部（２３）の
出力信号をＮＯＲ演算しその結果を第４遅延部（２４）
に供給する。
【００１５】第４遅延部（２４）は第３ＮＯＲゲート
（ＮＲ８）の出力信号を第１遅延部（２１）の遅延時間
に該当する遅延時間程遅延させる。このために、第４遅
延部（２４）は第３ＮＯＲゲート（ＮＲ８）の出力端子
及び、第４ＮＯＲゲート（ＮＲ９）の入力端子の間に直
列接続した三つ遅延回路を備える。この三つの遅延回路
は各々一つの抵抗（Ｒ１０〜Ｒ１２）及び一つのキャパ
シター（Ｃ１０〜Ｃ１２）により形成される。そして、
第４ＮＯＲゲート（ＮＲ９）はインバータ（Ｉ１０）か
らの反転したアドレス信号及び、第４遅延部（２４）の
出力信号をＮＯＲ演算して第１遷移検出信号を発生す
る。第２遷移検出信号はアドレス信号（ＡＦＩ）のライ
ジングエッジ(Rising Edge) から第３及び第４遅延部
（２３、２４）の遅延時間の和に該当する幅を有するハ
イ論理のパルスを有する。
（ＮＲ８）の出力信号を第１遅延部（２１）の遅延時間
に該当する遅延時間程遅延させる。このために、第４遅
延部（２４）は第３ＮＯＲゲート（ＮＲ８）の出力端子
及び、第４ＮＯＲゲート（ＮＲ９）の入力端子の間に直
列接続した三つ遅延回路を備える。この三つの遅延回路
は各々一つの抵抗（Ｒ１０〜Ｒ１２）及び一つのキャパ
シター（Ｃ１０〜Ｃ１２）により形成される。そして、
第４ＮＯＲゲート（ＮＲ９）はインバータ（Ｉ１０）か
らの反転したアドレス信号及び、第４遅延部（２４）の
出力信号をＮＯＲ演算して第１遷移検出信号を発生す
る。第２遷移検出信号はアドレス信号（ＡＦＩ）のライ
ジングエッジ(Rising Edge) から第３及び第４遅延部
（２３、２４）の遅延時間の和に該当する幅を有するハ
イ論理のパルスを有する。
【００１６】このアドレス遷移検出回路は、第２及び第
４ＮＯＲゲート（ＮＯ７，ＮＲ９）からの第１及び第２
遷移検出信号を入力する第５ＮＯＲゲート（ＮＲ１０）
を追加して備える。第５ＮＯＲゲート（ＮＲ１０）は第
１及び第２遷移検出信号をＮＯＲ演算してメイン遷移検
出信号（ＰＡＴ２Ｂ）を発生し、メイン遷移検出信号
（ＰＡＴ２Ｂ）を出力ライン（２５）を経て送り出す。
メイン遷移検出信号（ＰＡＴ２Ｂ）はアドレス信号（Ａ
ＦＩ）のライジングエッジ及びポーリングエッジから一
定の幅のロー論理パルスを有する。
４ＮＯＲゲート（ＮＯ７，ＮＲ９）からの第１及び第２
遷移検出信号を入力する第５ＮＯＲゲート（ＮＲ１０）
を追加して備える。第５ＮＯＲゲート（ＮＲ１０）は第
１及び第２遷移検出信号をＮＯＲ演算してメイン遷移検
出信号（ＰＡＴ２Ｂ）を発生し、メイン遷移検出信号
（ＰＡＴ２Ｂ）を出力ライン（２５）を経て送り出す。
メイン遷移検出信号（ＰＡＴ２Ｂ）はアドレス信号（Ａ
ＦＩ）のライジングエッジ及びポーリングエッジから一
定の幅のロー論理パルスを有する。
【００１７】
【発明が解決しようとする課題】しかし、前述した第１
乃至第４遅延回路（１１〜１４）に含まれたインバータ
（Ｉ２〜Ｉ９）は、全て電源電圧が増加することにより
速い動作速度を有するＭＯＳトランジスターにより形成
されるため、比較的高い電源電圧で小さい伝播遅延時間
を有することになる。このため、第１乃至第４遅延回路
（１１〜１４）の遅延量は比較的高い電源電圧で非常に
小さくなり、またメイン遷移検出信号（ＰＡＴ１Ｂ）の
ロー論理のパルス幅も非常に小さくなる。メイン遷移検
出信号（ＰＡＴ１Ｂ）のパルスの幅が高い電源電圧で減
少することにより、メモリ装置の動作マージンが減少
し、またメモリ装置が誤動作する問題点が発生する。
乃至第４遅延回路（１１〜１４）に含まれたインバータ
（Ｉ２〜Ｉ９）は、全て電源電圧が増加することにより
速い動作速度を有するＭＯＳトランジスターにより形成
されるため、比較的高い電源電圧で小さい伝播遅延時間
を有することになる。このため、第１乃至第４遅延回路
（１１〜１４）の遅延量は比較的高い電源電圧で非常に
小さくなり、またメイン遷移検出信号（ＰＡＴ１Ｂ）の
ロー論理のパルス幅も非常に小さくなる。メイン遷移検
出信号（ＰＡＴ１Ｂ）のパルスの幅が高い電源電圧で減
少することにより、メモリ装置の動作マージンが減少
し、またメモリ装置が誤動作する問題点が発生する。
【００１８】さらに、図２での第１乃至第４遅延部（２
１〜２４）に含まれた遅延回路は、比較的高い電源電圧
で一定な時定数を有する抵抗及びキャパシターで構成す
ることにより比較的低い電源電圧で小さい伝播遅延時間
を有することになる。このために、第１乃至第４遅延部
（１１〜１４）の遅延量は比較的低い電源電圧で非常に
小さくなり、またメイン遷移検出信号（ＰＡＴ１Ｂ）の
ロー論理のパルス幅も非常に小さくなる。メイン遷移検
出信号（ＰＡＴ１Ｂ）のパルス幅が高い電源電圧で減少
することにより、メモリ装置の動作マージンが減少さ
れ、さらにメモリ装置が誤動作をする問題点が発生す
る。
１〜２４）に含まれた遅延回路は、比較的高い電源電圧
で一定な時定数を有する抵抗及びキャパシターで構成す
ることにより比較的低い電源電圧で小さい伝播遅延時間
を有することになる。このために、第１乃至第４遅延部
（１１〜１４）の遅延量は比較的低い電源電圧で非常に
小さくなり、またメイン遷移検出信号（ＰＡＴ１Ｂ）の
ロー論理のパルス幅も非常に小さくなる。メイン遷移検
出信号（ＰＡＴ１Ｂ）のパルス幅が高い電源電圧で減少
することにより、メモリ装置の動作マージンが減少さ
れ、さらにメモリ装置が誤動作をする問題点が発生す
る。
【００１９】よって、本発明の目的は、低い電源電圧か
ら高い電源電圧まで一定で安定したパルス幅を有するア
ドレス遷移検出信号を発生することができるアドレス遷
移検出回路を提供することにある。
ら高い電源電圧まで一定で安定したパルス幅を有するア
ドレス遷移検出信号を発生することができるアドレス遷
移検出回路を提供することにある。
【００２０】
【課題を解決するための手段】この目的の達成のため、
本発明のアドレス遷移検出回路は比較的低い電源電圧で
一定で安定したパルス幅を有するアドレス遷移検出信号
を発生する第１アドレス遷移検出手段と、比較的高い電
源電圧で第１アドレス遷移検出信号と同じパルス幅を有
する第２アドレス遷移検出信号を発生する第２アドレス
遷移検出手段と、第１及び第２アドレス遷移検出手段か
らの第１及び第２アドレス遷移検出信号を出力端子側に
選択的に切換えるための切換え手段と、電源電圧の電源
レベルを検出しその結果により切換え手段を制御するた
めの電源電圧検出手段を備えることを特徴とする。
本発明のアドレス遷移検出回路は比較的低い電源電圧で
一定で安定したパルス幅を有するアドレス遷移検出信号
を発生する第１アドレス遷移検出手段と、比較的高い電
源電圧で第１アドレス遷移検出信号と同じパルス幅を有
する第２アドレス遷移検出信号を発生する第２アドレス
遷移検出手段と、第１及び第２アドレス遷移検出手段か
らの第１及び第２アドレス遷移検出信号を出力端子側に
選択的に切換えるための切換え手段と、電源電圧の電源
レベルを検出しその結果により切換え手段を制御するた
めの電源電圧検出手段を備えることを特徴とする。
【００２１】
【作用】このような構成により、本発明は電源電圧の変
化と係わりなく一定で安定した幅のパルスを有するアド
レス遷移検出信号を発生することができる。この利点に
より、本発明はメモリ装置の動作マージンを安定的に維
持することができ、メモリ装置の誤動作を防止すること
ができる。
化と係わりなく一定で安定した幅のパルスを有するアド
レス遷移検出信号を発生することができる。この利点に
より、本発明はメモリ装置の動作マージンを安定的に維
持することができ、メモリ装置の誤動作を防止すること
ができる。
【００２２】
【実施例】図３は、本発明の実施例によるアドレス遷移
検出回路を示し、図４（Ａ）ないし図４（Ｈ）は、電源
電圧が比較的低い電源レベルを有する場合の、図１に示
した回路の各部分の出力波形を示す。また、図５（Ａ）
ないし図５（Ｈ）は、電源電圧が比較的高い電源電圧を
有する場合の、図３に示した回路の各部分の出力波形を
示す。
検出回路を示し、図４（Ａ）ないし図４（Ｈ）は、電源
電圧が比較的低い電源レベルを有する場合の、図１に示
した回路の各部分の出力波形を示す。また、図５（Ａ）
ないし図５（Ｈ）は、電源電圧が比較的高い電源電圧を
有する場合の、図３に示した回路の各部分の出力波形を
示す。
【００２３】図３を参照すると、本発明の実施例による
アドレス遷移検出回路は第１入力ライン（３０）からの
図４（Ｃ）及び図５（Ｃ）のようなアドレス信号（ＡＦ
Ｉ）を、各々入力する第１アドレス遷移検出部（３１）
及び第２アドレス遷移検出部（３２）を備える。第１ア
ドレス遷移検出部（３１）は、アドレス信号（ＡＦＩ）
のライジングエッジ及びポーリングエッジからロー論理
のパルスを有する第１アドレス遷移検出信号（ＰＡＴ１
Ｂ）を発生する。第１アドレス遷移検出部（３１）は図
１に示したアドレス遷移検出回路と同様に構成する。ま
た第１アドレス遷移検出部（３１）は、インバータチェ
ーンで成る遅延回路を備えるため比較的低い電源電圧
（Ｖｄｄ−Ｖｓｓ）で、一定で安定したパルス幅を有す
る第１アドレス遷移検出信号（ＰＡＴ１Ｂ）を発生す
る。第１アドレス遷移検出信号（ＰＡＴ１Ｂ）は、電源
電圧（Ｖｄｄ−Ｖｓｓ）のレベルが比較的高い６．０７
Ｖ程度の場合、図４（Ｄ）に示したように非常に小さい
５ｎｓの幅のパルスを有する。反面、電源電圧（Ｖｄｄ
−Ｖｓｓ）のレベルが比較的高い３．１７Ｖ程度の場
合、第１アドレス遷移検出信号（ＰＡＴ１Ｂ）は図５
（Ｄ）のように比較的大きい１４ｎｓの幅のパルスを有
する。
アドレス遷移検出回路は第１入力ライン（３０）からの
図４（Ｃ）及び図５（Ｃ）のようなアドレス信号（ＡＦ
Ｉ）を、各々入力する第１アドレス遷移検出部（３１）
及び第２アドレス遷移検出部（３２）を備える。第１ア
ドレス遷移検出部（３１）は、アドレス信号（ＡＦＩ）
のライジングエッジ及びポーリングエッジからロー論理
のパルスを有する第１アドレス遷移検出信号（ＰＡＴ１
Ｂ）を発生する。第１アドレス遷移検出部（３１）は図
１に示したアドレス遷移検出回路と同様に構成する。ま
た第１アドレス遷移検出部（３１）は、インバータチェ
ーンで成る遅延回路を備えるため比較的低い電源電圧
（Ｖｄｄ−Ｖｓｓ）で、一定で安定したパルス幅を有す
る第１アドレス遷移検出信号（ＰＡＴ１Ｂ）を発生す
る。第１アドレス遷移検出信号（ＰＡＴ１Ｂ）は、電源
電圧（Ｖｄｄ−Ｖｓｓ）のレベルが比較的高い６．０７
Ｖ程度の場合、図４（Ｄ）に示したように非常に小さい
５ｎｓの幅のパルスを有する。反面、電源電圧（Ｖｄｄ
−Ｖｓｓ）のレベルが比較的高い３．１７Ｖ程度の場
合、第１アドレス遷移検出信号（ＰＡＴ１Ｂ）は図５
（Ｄ）のように比較的大きい１４ｎｓの幅のパルスを有
する。
【００２４】一方、第２アドレス遷移検出部（３２）は
アドレス信号（ＡＦＩ）のライジングエッジ及びポーリ
ングエッジからロー論理のパルスを有する第２アドレス
遷移検出信号（ＰＡＴ１Ｂ）を発生する。第２アドレス
遷移検出部（３２）は図２に示したアドレス遷移検出回
路と同様に構成される。また第２アドレス遷移検出部
（３２）は抵抗及びキャパシターで成る遅延回路チェー
ンを備えるため比較的高い電源電圧（Ｖｄｄ−Ｖｓｓ）
で、一定で安定したパルス幅を有する第２アドレス遷移
検出信号（ＰＡＴ１Ｂ）を発生する。第２アドレス遷移
検出信号（ＰＡＴ２Ｂ）は、電源電圧（Ｖｄｄ−Ｖｓ
ｓ）のレベルが比較的高い６．０７Ｖ程度の場合、図４
（Ｅ）に示したように９ｎｓの非常に大きい幅のパルス
を有する。また、電源電圧（Ｖｄｄ−Ｖｓｓ）のレベル
が比較的低い３．１７Ｖ程度の場合、第２アドレス遷移
検出信号（ＰＡＴ２Ｂ）は図５（Ｅ）のように比較的大
きい１２ｎｓの幅のパルスを有する。
アドレス信号（ＡＦＩ）のライジングエッジ及びポーリ
ングエッジからロー論理のパルスを有する第２アドレス
遷移検出信号（ＰＡＴ１Ｂ）を発生する。第２アドレス
遷移検出部（３２）は図２に示したアドレス遷移検出回
路と同様に構成される。また第２アドレス遷移検出部
（３２）は抵抗及びキャパシターで成る遅延回路チェー
ンを備えるため比較的高い電源電圧（Ｖｄｄ−Ｖｓｓ）
で、一定で安定したパルス幅を有する第２アドレス遷移
検出信号（ＰＡＴ１Ｂ）を発生する。第２アドレス遷移
検出信号（ＰＡＴ２Ｂ）は、電源電圧（Ｖｄｄ−Ｖｓ
ｓ）のレベルが比較的高い６．０７Ｖ程度の場合、図４
（Ｅ）に示したように９ｎｓの非常に大きい幅のパルス
を有する。また、電源電圧（Ｖｄｄ−Ｖｓｓ）のレベル
が比較的低い３．１７Ｖ程度の場合、第２アドレス遷移
検出信号（ＰＡＴ２Ｂ）は図５（Ｅ）のように比較的大
きい１２ｎｓの幅のパルスを有する。
【００２５】結果的に、第１アドレス遷移検出部（３
１）は電源電圧（Ｖｄｄ−Ｖｓｓ）のレベルが高い場合
に、第２アドレス遷移検出部（３２）で出力する第２ア
ドレス遷移検出信号（ＰＡＴ２Ｂ）のパルスの幅より非
常に小さいパルスの幅を有する第１アドレス遷移検出信
号（ＰＡＴ１Ｂ）を発生する。逆に、電源電圧（Ｖｄｄ
−Ｖｓｓ）のレベルが小さい場合、第２アドレス遷移検
出部（３２）で出力する第２アドレス遷移検出信号（Ｐ
ＡＴ２Ｂ）のパルスの幅より大きいパルスの幅を有する
第１アドレス遷移検出信号（ＰＡＴ１Ｂ）を発生する。
１）は電源電圧（Ｖｄｄ−Ｖｓｓ）のレベルが高い場合
に、第２アドレス遷移検出部（３２）で出力する第２ア
ドレス遷移検出信号（ＰＡＴ２Ｂ）のパルスの幅より非
常に小さいパルスの幅を有する第１アドレス遷移検出信
号（ＰＡＴ１Ｂ）を発生する。逆に、電源電圧（Ｖｄｄ
−Ｖｓｓ）のレベルが小さい場合、第２アドレス遷移検
出部（３２）で出力する第２アドレス遷移検出信号（Ｐ
ＡＴ２Ｂ）のパルスの幅より大きいパルスの幅を有する
第１アドレス遷移検出信号（ＰＡＴ１Ｂ）を発生する。
【００２６】また、本発明の実施例によるアドレス遷移
検出回路は電源電圧（Ｖｄｄ−Ｖｓｓ）が一定電圧レベ
ル以上であるかを検出し、検出した電源電圧（Ｖｄｄ−
Ｖｓｓ）のレベルによる制御信号を発生する電源電圧検
出部（３３）を備える。電源電圧検出部（３３）は第１
電圧源（Ｖｄｄ）及び第２電圧源（Ｖｓｓ）の間に直列
接続した第１乃至第５ＰＭＯＳトランジスタ（Ｐ１〜Ｐ
５）を備える。第１ＰＭＯＳトランジスタ（Ｐ１）は第
２入力ライン（３５）から自らのゲート側に印加するチ
ップイネーブル (chip Enable) 信号（ＣＳＢ）の論理
状態により、第１電圧源（Ｖｄｄ）からの第１電源電圧
（Ｖｄｄ）を第２ＰＭＯＳトランジスタ（Ｐ２）側に伝
送する。第２乃至第５ＰＭＯＳトランジスタ（Ｐ２〜Ｐ
５）は各々自らのゲートを自らのドレインに接続して抵
抗の機能を果たす。
検出回路は電源電圧（Ｖｄｄ−Ｖｓｓ）が一定電圧レベ
ル以上であるかを検出し、検出した電源電圧（Ｖｄｄ−
Ｖｓｓ）のレベルによる制御信号を発生する電源電圧検
出部（３３）を備える。電源電圧検出部（３３）は第１
電圧源（Ｖｄｄ）及び第２電圧源（Ｖｓｓ）の間に直列
接続した第１乃至第５ＰＭＯＳトランジスタ（Ｐ１〜Ｐ
５）を備える。第１ＰＭＯＳトランジスタ（Ｐ１）は第
２入力ライン（３５）から自らのゲート側に印加するチ
ップイネーブル (chip Enable) 信号（ＣＳＢ）の論理
状態により、第１電圧源（Ｖｄｄ）からの第１電源電圧
（Ｖｄｄ）を第２ＰＭＯＳトランジスタ（Ｐ２）側に伝
送する。第２乃至第５ＰＭＯＳトランジスタ（Ｐ２〜Ｐ
５）は各々自らのゲートを自らのドレインに接続して抵
抗の機能を果たす。
【００２７】また、第２乃至第５ＰＭＯＳトランジスタ
（Ｐ２〜Ｐ５）は、第１ＰＭＯＳトランジスタ（Ｐ１）
と共に一つの電源電圧（Ｖｄｄ−Ｖｓｓ）を分圧する分
圧機能を果たす。第５ＰＭＯＳトランジスタ（Ｐ５）は
電源電圧（Ｖｄｄ−Ｖｓｓ）を分圧した電圧を、自らの
ドレインを経て第７ＰＭＯＳトランジスタ（Ｐ７）及び
第１ＮＭＯＳトランジスタ（Ｎ１）のゲートに共通的に
供給する。第５ＰＭＯＳトランジスタ（Ｐ５）のドレイ
ンから発生する分圧した電圧は、電源電圧（Ｖｄｄ−Ｖ
ｓｓ）が比較的高い電圧レベル（即ち、６．０７Ｖ程
度）を有する場合に０．７Ｖ以上の電圧レベルを有す
る。
（Ｐ２〜Ｐ５）は、第１ＰＭＯＳトランジスタ（Ｐ１）
と共に一つの電源電圧（Ｖｄｄ−Ｖｓｓ）を分圧する分
圧機能を果たす。第５ＰＭＯＳトランジスタ（Ｐ５）は
電源電圧（Ｖｄｄ−Ｖｓｓ）を分圧した電圧を、自らの
ドレインを経て第７ＰＭＯＳトランジスタ（Ｐ７）及び
第１ＮＭＯＳトランジスタ（Ｎ１）のゲートに共通的に
供給する。第５ＰＭＯＳトランジスタ（Ｐ５）のドレイ
ンから発生する分圧した電圧は、電源電圧（Ｖｄｄ−Ｖ
ｓｓ）が比較的高い電圧レベル（即ち、６．０７Ｖ程
度）を有する場合に０．７Ｖ以上の電圧レベルを有す
る。
【００２８】逆に、電源電圧（Ｖｄｄ−Ｖｓｓ）が比較
的低い電圧レベル（即ち、３．１７Ｖ以上６．０７Ｖ以
下）を有する場合、第１乃至第５ＰＭＯＳトランジスタ
（Ｐ１〜Ｐ５）により分圧した電圧は０．７Ｖ以下の電
圧を有するようになる。第１乃至第５ＰＭＯＳトランジ
スタ（Ｐ１〜Ｐ５）は、６．０７Ｖの電源電圧（Ｖｄｄ
−Ｖｓｓ）からの第５ＰＭＯＳトランジスタ（Ｐ５）の
ドレインから発生する分圧した電圧が０．７Ｖ以上を有
するよう適切な大きさのチャンネル幅を有し、又は追加
のＰＭＯＳトランジスタを接続することができる。
的低い電圧レベル（即ち、３．１７Ｖ以上６．０７Ｖ以
下）を有する場合、第１乃至第５ＰＭＯＳトランジスタ
（Ｐ１〜Ｐ５）により分圧した電圧は０．７Ｖ以下の電
圧を有するようになる。第１乃至第５ＰＭＯＳトランジ
スタ（Ｐ１〜Ｐ５）は、６．０７Ｖの電源電圧（Ｖｄｄ
−Ｖｓｓ）からの第５ＰＭＯＳトランジスタ（Ｐ５）の
ドレインから発生する分圧した電圧が０．７Ｖ以上を有
するよう適切な大きさのチャンネル幅を有し、又は追加
のＰＭＯＳトランジスタを接続することができる。
【００２９】また、電源電圧検出部（３３）は第２入力
ライン（３５）からの自らのゲート側にチップイネーブ
ル信号（ＣＢＳ）を入力する第６ＰＭＯＳトランジスタ
（Ｐ６）を備える。第６ＰＭＯＳトランジスタ（Ｐ６）
はチップイネーブル信号（ＣＢＳ）がロー論理を有する
場合に第１電圧源（Ｖｄｄ）からの第１供給電圧（Ｖｄ
ｄ）を第７ＰＭＯＳトランジスタ（Ｐ７）のドレイン側
に伝送する。結局、第６ＰＭＯＳトランジスタ（Ｐ６）
はチップイネーブル信号（ＣＢＳ）の論理状態により、
一つのインバータを構成する第７ＰＭＯＳトランジスタ
（Ｐ７）及び第１ＮＭＯＳトランジスタ（ＮＩ）の動作
電圧を切換える機能を果たす。
ライン（３５）からの自らのゲート側にチップイネーブ
ル信号（ＣＢＳ）を入力する第６ＰＭＯＳトランジスタ
（Ｐ６）を備える。第６ＰＭＯＳトランジスタ（Ｐ６）
はチップイネーブル信号（ＣＢＳ）がロー論理を有する
場合に第１電圧源（Ｖｄｄ）からの第１供給電圧（Ｖｄ
ｄ）を第７ＰＭＯＳトランジスタ（Ｐ７）のドレイン側
に伝送する。結局、第６ＰＭＯＳトランジスタ（Ｐ６）
はチップイネーブル信号（ＣＢＳ）の論理状態により、
一つのインバータを構成する第７ＰＭＯＳトランジスタ
（Ｐ７）及び第１ＮＭＯＳトランジスタ（ＮＩ）の動作
電圧を切換える機能を果たす。
【００３０】さらに、前記インバータを構成する第７Ｐ
ＭＯＳトランジスタ（Ｐ７）及び第１ＮＭＯＳトランジ
スタ（ＮＩ）は、第５ＰＭＯＳトランジスタ（Ｐ５）の
ドレインからの分圧した電源電圧のレベルによりハイ又
はロー論理を有する比較信号を発生する。分圧した電源
電圧が０．７Ｖより小さい場合、第７ＰＭＯＳトランジ
スタ（Ｐ７）は第６ＰＭＯＳトランジスタ（Ｐ６）から
の第１供給電圧（Ｖｄｄ）を第１インバータ（Ｉ１１）
側に伝送し、第１インバータ（Ｉ１１）にハイ論理の比
較信号を供給する。逆に、分圧した電源電圧に０．７Ｖ
より大きい場合、第１ＮＭＯＳトランジスタ（Ｎ１）は
第２電圧源（Ｖｓｓ）からの第２供給電圧を第１インバ
ータ（Ｉ１１）側に伝送し、第１インバータ（Ｉ１１）
にロー論理の比較信号を供給する。また、比較信号は電
源電圧（Ｖｄｄ−Ｖｓｓ）が６．０７Ｖ以下の場合にハ
イ論理を有し、逆に電源電圧（Ｖｄｄ−Ｖｓｓ）が６．
０７Ｖ以上の場合にはロー論理を有する。
ＭＯＳトランジスタ（Ｐ７）及び第１ＮＭＯＳトランジ
スタ（ＮＩ）は、第５ＰＭＯＳトランジスタ（Ｐ５）の
ドレインからの分圧した電源電圧のレベルによりハイ又
はロー論理を有する比較信号を発生する。分圧した電源
電圧が０．７Ｖより小さい場合、第７ＰＭＯＳトランジ
スタ（Ｐ７）は第６ＰＭＯＳトランジスタ（Ｐ６）から
の第１供給電圧（Ｖｄｄ）を第１インバータ（Ｉ１１）
側に伝送し、第１インバータ（Ｉ１１）にハイ論理の比
較信号を供給する。逆に、分圧した電源電圧に０．７Ｖ
より大きい場合、第１ＮＭＯＳトランジスタ（Ｎ１）は
第２電圧源（Ｖｓｓ）からの第２供給電圧を第１インバ
ータ（Ｉ１１）側に伝送し、第１インバータ（Ｉ１１）
にロー論理の比較信号を供給する。また、比較信号は電
源電圧（Ｖｄｄ−Ｖｓｓ）が６．０７Ｖ以下の場合にハ
イ論理を有し、逆に電源電圧（Ｖｄｄ−Ｖｓｓ）が６．
０７Ｖ以上の場合にはロー論理を有する。
【００３１】第１インバータ（Ｉ１１）は、比較信号を
反転させ第１制御信号を発生し第１制御信号を第２イン
バータ（Ｉ１２）に供給する。そして、第２インバータ
（Ｉ１２）は第１制御信号を反転させ第２制御信号を発
生する。第１制御信号は電源電圧（Ｖｄｄ−Ｖｓｓ）が
６．０７Ｖ以上である場合に図４（Ａ）に示した如くハ
イ論理を有し、逆に、電源電圧（Ｖｄｄ−Ｖｓｓ）が
６．０７Ｖ以下である場合には図５（Ａ）に示した如く
ロー論理を有する。一方、第２制御信号は電源電圧（Ｖ
ｄｄ−Ｖｓｓ）が６．０７Ｖの場合には図４（Ｂ）に示
したようにロー論理を有し、逆に、電源電圧（Ｖｄｄ−
Ｖｓｓ）が６．０７Ｖの場合には図５（Ｂ）に示したよ
うにハイ論理を有する。
反転させ第１制御信号を発生し第１制御信号を第２イン
バータ（Ｉ１２）に供給する。そして、第２インバータ
（Ｉ１２）は第１制御信号を反転させ第２制御信号を発
生する。第１制御信号は電源電圧（Ｖｄｄ−Ｖｓｓ）が
６．０７Ｖ以上である場合に図４（Ａ）に示した如くハ
イ論理を有し、逆に、電源電圧（Ｖｄｄ−Ｖｓｓ）が
６．０７Ｖ以下である場合には図５（Ａ）に示した如く
ロー論理を有する。一方、第２制御信号は電源電圧（Ｖ
ｄｄ−Ｖｓｓ）が６．０７Ｖの場合には図４（Ｂ）に示
したようにロー論理を有し、逆に、電源電圧（Ｖｄｄ−
Ｖｓｓ）が６．０７Ｖの場合には図５（Ｂ）に示したよ
うにハイ論理を有する。
【００３２】さらに進んで、本発明の実施例によるアド
レス遷移検出回路は第１及び第２制御信号により、第１
アドレス遷移検出部（３１）からの第１アドレス遷移検
出信号（ＰＡＴ１Ｂ）及び第２アドレス遷移検出部（３
２）からの、第２アドレス遷移検出信号（ＰＡＴ２Ｂ）
を選択的に出力ライン（３６）側に切換える切換え部
（３４）を追加して備える。切換え部（３４）は電源電
圧（Ｖｄｄ−Ｖｓｓ）が６．０７Ｖ以上の場合に、第２
アドレス遷移検出部（３２）からの第２アドレス遷移検
出信号（ＰＡＴ２Ｂ）を出力ライン（３６）を経て出力
させる。逆に、電源電圧（Ｖｄｄ−Ｖｓｓ）が６．０７
Ｖ以下の場合、切換え部（３４）は第１アドレス遷移検
出部（３１）からの第１アドレス遷移検出信号（ＰＡＴ
１Ｂ）を出力ライン（３６）を経て出力させる。このた
めに、切換え部（３４）は第１制御信号を自らのゲート
側に各々入力する第８ＰＭＯＳトランジスタ（Ｐ８）、
第３及び第４ＮＭＯＳトランジスタ（Ｎ３、Ｎ４）と、
第２制御信号を自分等のゲート側に各々入力する第９Ｎ
ＭＯＳトランジスタ（Ｎ９）、第２及び第５ＮＭＯＳト
ランジスタ（Ｐ９、Ｐ１１）を備える。
レス遷移検出回路は第１及び第２制御信号により、第１
アドレス遷移検出部（３１）からの第１アドレス遷移検
出信号（ＰＡＴ１Ｂ）及び第２アドレス遷移検出部（３
２）からの、第２アドレス遷移検出信号（ＰＡＴ２Ｂ）
を選択的に出力ライン（３６）側に切換える切換え部
（３４）を追加して備える。切換え部（３４）は電源電
圧（Ｖｄｄ−Ｖｓｓ）が６．０７Ｖ以上の場合に、第２
アドレス遷移検出部（３２）からの第２アドレス遷移検
出信号（ＰＡＴ２Ｂ）を出力ライン（３６）を経て出力
させる。逆に、電源電圧（Ｖｄｄ−Ｖｓｓ）が６．０７
Ｖ以下の場合、切換え部（３４）は第１アドレス遷移検
出部（３１）からの第１アドレス遷移検出信号（ＰＡＴ
１Ｂ）を出力ライン（３６）を経て出力させる。このた
めに、切換え部（３４）は第１制御信号を自らのゲート
側に各々入力する第８ＰＭＯＳトランジスタ（Ｐ８）、
第３及び第４ＮＭＯＳトランジスタ（Ｎ３、Ｎ４）と、
第２制御信号を自分等のゲート側に各々入力する第９Ｎ
ＭＯＳトランジスタ（Ｎ９）、第２及び第５ＮＭＯＳト
ランジスタ（Ｐ９、Ｐ１１）を備える。
【００３３】第８ＰＭＯＳトランジスタ（Ｐ８）は、図
５（Ａ）に示したようにロー論理の第１制御信号が自ら
のゲートに印加する際、第１アドレス遷移検出部（３
１）からの第１アドレス遷移検出信号（ＰＡＴ１Ｂ）を
ＮＡＮＤゲート（ＮＤ１）の第１入力端子（３７）側に
伝送する。また、第２ＮＭＯＳトランジスタ（Ｎ２）は
図５（Ｂ）に示したようにハイ論理の第２制御信号が自
らのゲート側に印加する場合、第１アドレス遷移検出部
（３１）からの第１アドレス遷移検出信号（ＰＡＴ１
Ｂ）をＮＡＮＤゲート（ＮＤ１）の第１入力ライン（３
７）側に伝送する。結果的に、第８ＰＭＯＳトランジス
タ（Ｐ８）及び第２ＮＭＯＳトランジスタ（Ｎ２）は、
電源電圧（Ｖｄｄ−Ｖｓｓ）が６．０７Ｖ以下の場合に
第１アドレス遷移検出部（３１）からの第１アドレス遷
移検出信号（ＰＡＴ１Ｂ）をＮＡＮＤゲート（ＮＤ１）
の第１入力ライン（３７）側に伝送する。
５（Ａ）に示したようにロー論理の第１制御信号が自ら
のゲートに印加する際、第１アドレス遷移検出部（３
１）からの第１アドレス遷移検出信号（ＰＡＴ１Ｂ）を
ＮＡＮＤゲート（ＮＤ１）の第１入力端子（３７）側に
伝送する。また、第２ＮＭＯＳトランジスタ（Ｎ２）は
図５（Ｂ）に示したようにハイ論理の第２制御信号が自
らのゲート側に印加する場合、第１アドレス遷移検出部
（３１）からの第１アドレス遷移検出信号（ＰＡＴ１
Ｂ）をＮＡＮＤゲート（ＮＤ１）の第１入力ライン（３
７）側に伝送する。結果的に、第８ＰＭＯＳトランジス
タ（Ｐ８）及び第２ＮＭＯＳトランジスタ（Ｎ２）は、
電源電圧（Ｖｄｄ−Ｖｓｓ）が６．０７Ｖ以下の場合に
第１アドレス遷移検出部（３１）からの第１アドレス遷
移検出信号（ＰＡＴ１Ｂ）をＮＡＮＤゲート（ＮＤ１）
の第１入力ライン（３７）側に伝送する。
【００３４】さらに、第９ＮＭＯＳトランジスタ（Ｐ
９）は、図４（Ｂ）に示したようなロー論理の第２制御
信号が自らのゲートに印加する際、第２アドレス遷移検
出部（３２）からの第２アドレス遷移検出信号（ＰＡＴ
２Ｂ）をＮＡＮＤゲート（ＮＤ１）の第２入力端子（３
８）側に伝送する。また、第３ＮＭＯＳトランジスタ
（Ｎ３）は、図４（Ａ）に示したようなハイ論理の第１
制御信号が自らのゲート側に印加する場合、第２アドレ
ス遷移検出部（３２）からの第２アドレス遷移検出信号
（ＰＡＴ２Ｂ）をＮＡＮＤゲート（ＮＤ１）の第２入力
ライン（３８）側に伝送する。結果的に、第９ＰＭＯＳ
トランジスタ（Ｐ９）及び第３ＮＭＯＳトランジスター
（Ｎ３）は、電源電圧（Ｖｄｄ−Ｖｓｓ）が６．０７Ｖ
以下の場合に第２アドレス遷移検出部（３２）からの第
１アドレス遷移検出信号（ＰＡＴ２Ｂ）をＮＡＮＤゲー
ト（ＮＤ１）の第２入力ライン（３８）側に伝送する。
９）は、図４（Ｂ）に示したようなロー論理の第２制御
信号が自らのゲートに印加する際、第２アドレス遷移検
出部（３２）からの第２アドレス遷移検出信号（ＰＡＴ
２Ｂ）をＮＡＮＤゲート（ＮＤ１）の第２入力端子（３
８）側に伝送する。また、第３ＮＭＯＳトランジスタ
（Ｎ３）は、図４（Ａ）に示したようなハイ論理の第１
制御信号が自らのゲート側に印加する場合、第２アドレ
ス遷移検出部（３２）からの第２アドレス遷移検出信号
（ＰＡＴ２Ｂ）をＮＡＮＤゲート（ＮＤ１）の第２入力
ライン（３８）側に伝送する。結果的に、第９ＰＭＯＳ
トランジスタ（Ｐ９）及び第３ＮＭＯＳトランジスター
（Ｎ３）は、電源電圧（Ｖｄｄ−Ｖｓｓ）が６．０７Ｖ
以下の場合に第２アドレス遷移検出部（３２）からの第
１アドレス遷移検出信号（ＰＡＴ２Ｂ）をＮＡＮＤゲー
ト（ＮＤ１）の第２入力ライン（３８）側に伝送する。
【００３５】一方、第４ＮＭＯＳトランジスター（Ｎ
４）は、図４（Ａ）に示したようなハイ論理の第１制御
信号が自らのゲート側に印加する場合（即ち、電源電圧
（Ｖｄｄ−Ｖｓｓ）が６．０７Ｖ以上の場合）、第１電
圧源（Ｖｄｄ）からの第１供給電圧（Ｖｄｄ）をＮＡＮ
Ｄゲート（ＮＤ１）の第１入力ライン（３７）側に伝送
し、ＮＡＮＤゲート（ＮＤ１）の第１入力ライン（３
７）側にハイ論理の論理信号を供給する。反面、第５Ｎ
ＭＯＳトランジスタ（Ｎ５）は、図５（Ｂ）に示したよ
うなハイ論理の第２制御信号が自らのゲート側に印加す
る場合（即ち、電源電圧（Ｖｄｄ−Ｖｓｓ）が６．０７
Ｖ以下の場合）、第１電圧源（Ｖｄｄ）からの第１供給
電圧（Ｖｄｄ）をＮＡＮＤゲート（ＮＤ１）の第２入力
ライン（３８）側に伝送し、ＮＡＮＤゲート（ＮＤ１）
の第２入力ライン（３８）側にハイ論理の論理信号を供
給する。
４）は、図４（Ａ）に示したようなハイ論理の第１制御
信号が自らのゲート側に印加する場合（即ち、電源電圧
（Ｖｄｄ−Ｖｓｓ）が６．０７Ｖ以上の場合）、第１電
圧源（Ｖｄｄ）からの第１供給電圧（Ｖｄｄ）をＮＡＮ
Ｄゲート（ＮＤ１）の第１入力ライン（３７）側に伝送
し、ＮＡＮＤゲート（ＮＤ１）の第１入力ライン（３
７）側にハイ論理の論理信号を供給する。反面、第５Ｎ
ＭＯＳトランジスタ（Ｎ５）は、図５（Ｂ）に示したよ
うなハイ論理の第２制御信号が自らのゲート側に印加す
る場合（即ち、電源電圧（Ｖｄｄ−Ｖｓｓ）が６．０７
Ｖ以下の場合）、第１電圧源（Ｖｄｄ）からの第１供給
電圧（Ｖｄｄ）をＮＡＮＤゲート（ＮＤ１）の第２入力
ライン（３８）側に伝送し、ＮＡＮＤゲート（ＮＤ１）
の第２入力ライン（３８）側にハイ論理の論理信号を供
給する。
【００３６】結果的に、ＮＡＮＤゲート（ＮＤ１）の第
１入力ライン（３７）は電源電圧（Ｖｄｄ−Ｖｓｓ）が
６．０７Ｖ以上の場合に図４（Ｆ）のようなハイ論理の
論理信号を入力し、その反面、電源電圧（Ｖｄｄ−Ｖｓ
ｓ）が６．０７Ｖ以下の場合には図５（Ｆ）のように第
１アドレス遷移検出信号（ＰＡＴ１Ｂ）を入力する。ま
た、ＮＡＮＤゲート（ＮＤ１）の第２入力ライン（３
８）には、電源電圧（Ｖｄｄ−Ｖｓｓ）が６．０７Ｖ以
下の場合に図５（Ｇ）のようなハイ論理の論理信号が供
給され、逆に、電源電圧（Ｖｄｄ−Ｖｓｓ）が６．０７
Ｖ以上の場合には図４（Ｇ）のように第２アドレス遷移
検出信号（ＰＡＴ２Ｂ）が供給される。
１入力ライン（３７）は電源電圧（Ｖｄｄ−Ｖｓｓ）が
６．０７Ｖ以上の場合に図４（Ｆ）のようなハイ論理の
論理信号を入力し、その反面、電源電圧（Ｖｄｄ−Ｖｓ
ｓ）が６．０７Ｖ以下の場合には図５（Ｆ）のように第
１アドレス遷移検出信号（ＰＡＴ１Ｂ）を入力する。ま
た、ＮＡＮＤゲート（ＮＤ１）の第２入力ライン（３
８）には、電源電圧（Ｖｄｄ−Ｖｓｓ）が６．０７Ｖ以
下の場合に図５（Ｇ）のようなハイ論理の論理信号が供
給され、逆に、電源電圧（Ｖｄｄ−Ｖｓｓ）が６．０７
Ｖ以上の場合には図４（Ｇ）のように第２アドレス遷移
検出信号（ＰＡＴ２Ｂ）が供給される。
【００３７】さらに、ＮＡＮＤゲート（ＮＤ１）は、自
らの第１及び第２入力ライン（３７、３８）に供給する
信号をＮＡＮＤ演算し、演算された信号を第３インバー
タ（Ｉ１３）に供給する。ＮＡＮＤゲート（ＮＤ１）の
出力信号は電源電圧（Ｖｄｄ−Ｖｓｓ）が６．０７Ｖ以
上の場合に反転した第２アドレス遷移検出信号になり、
逆に、電源電圧（Ｖｄｄ−Ｖｓｓ）が６．０７Ｖ以下の
場合に反転した第１アドレス遷移検出信号になる。第３
インバータ（Ｉ１３）はＮＡＮＤゲート（ＮＤ１）の出
力信号を反転させ第３アドレス遷移検出信号（ＰＡＴ
Ｂ）を発生する。第３アドレス遷移検出信号（ＰＡＴ
Ｂ）は、電源電圧（Ｖｄｄ−Ｖｓｓ）が６．０７Ｖ以上
の場合に図４（Ｈ）に示したような９ｎｓの幅のロー論
理パルスを有する。逆に、電源電圧（Ｖｄｄ−Ｖｓｓ）
が６．０７Ｖ以下の場合に、第３アドレス遷移検出信号
（ＰＡＴＢ）は図５（Ｈ）に示したような１４ｎｓの幅
のロー論理パルスを有する。
らの第１及び第２入力ライン（３７、３８）に供給する
信号をＮＡＮＤ演算し、演算された信号を第３インバー
タ（Ｉ１３）に供給する。ＮＡＮＤゲート（ＮＤ１）の
出力信号は電源電圧（Ｖｄｄ−Ｖｓｓ）が６．０７Ｖ以
上の場合に反転した第２アドレス遷移検出信号になり、
逆に、電源電圧（Ｖｄｄ−Ｖｓｓ）が６．０７Ｖ以下の
場合に反転した第１アドレス遷移検出信号になる。第３
インバータ（Ｉ１３）はＮＡＮＤゲート（ＮＤ１）の出
力信号を反転させ第３アドレス遷移検出信号（ＰＡＴ
Ｂ）を発生する。第３アドレス遷移検出信号（ＰＡＴ
Ｂ）は、電源電圧（Ｖｄｄ−Ｖｓｓ）が６．０７Ｖ以上
の場合に図４（Ｈ）に示したような９ｎｓの幅のロー論
理パルスを有する。逆に、電源電圧（Ｖｄｄ−Ｖｓｓ）
が６．０７Ｖ以下の場合に、第３アドレス遷移検出信号
（ＰＡＴＢ）は図５（Ｈ）に示したような１４ｎｓの幅
のロー論理パルスを有する。
【００３８】
【発明の効果】上述したように、本発明のアドレス遷移
検出回路は低い電源電圧領域で安定した幅のパルスを有
するアドレス遷移検出信号を発生する第１アドレス遷移
検出部と、高い電源電圧領域で安定した幅のパルスを有
するアドレス遷移検出信号を発生する第２アドレス遷移
検出部の出力によって切換え、電源電圧の変化と係わり
なく一定で安定した幅のパルスを有するアドレス遷移検
出信号を発生することができる。この利点により、本発
明はメモリ装置の動作マージンを安定的に維持すること
ができ、メモリ装置の誤動作を防止することができる。
検出回路は低い電源電圧領域で安定した幅のパルスを有
するアドレス遷移検出信号を発生する第１アドレス遷移
検出部と、高い電源電圧領域で安定した幅のパルスを有
するアドレス遷移検出信号を発生する第２アドレス遷移
検出部の出力によって切換え、電源電圧の変化と係わり
なく一定で安定した幅のパルスを有するアドレス遷移検
出信号を発生することができる。この利点により、本発
明はメモリ装置の動作マージンを安定的に維持すること
ができ、メモリ装置の誤動作を防止することができる。
【図１】インバータチェーンを使用した従来のアドレス
遷移検出回路の回路図である。
遷移検出回路の回路図である。
【図２】抵抗及びキャパシターの遅延回路チェーンを用
いた従来のアドレス遷移検出回路の回路図である。
いた従来のアドレス遷移検出回路の回路図である。
【図３】本発明の実施例によるアドレス遷移検出回路の
回路図である。
回路図である。
【図４】高い電源電圧での図３に示した各部分の出力波
形を示す出力波形図である。
形を示す出力波形図である。
【図５】低い電源電圧での図３に示した各部分の出力波
形を示す出力波形図である。
形を示す出力波形図である。
１１〜１４…第１乃至第４遅延回路、２１〜２４…第１
乃至第４遅延部、３１及び３２…第１及び第２アドレス
遷移検出部、３３…電源電圧検出部、３４…切換え部、
Ｉ１〜Ｉ１３…インバータ、ＮＤ１…ＮＡＮＤゲート、
ＮＲ１〜ＮＲ１０…ＮＯＲゲート、Ｎ１〜Ｎ５…第１乃
至第５ＮＯＭＳトランジスタ、Ｐ１〜Ｐ９…第１乃至第
９ＰＭＯＳトランジスタ、Ｒ１〜Ｒ１２…抵抗、Ｃ１〜
Ｃ１２…キャパシター。
乃至第４遅延部、３１及び３２…第１及び第２アドレス
遷移検出部、３３…電源電圧検出部、３４…切換え部、
Ｉ１〜Ｉ１３…インバータ、ＮＤ１…ＮＡＮＤゲート、
ＮＲ１〜ＮＲ１０…ＮＯＲゲート、Ｎ１〜Ｎ５…第１乃
至第５ＮＯＭＳトランジスタ、Ｐ１〜Ｐ９…第１乃至第
９ＰＭＯＳトランジスタ、Ｒ１〜Ｒ１２…抵抗、Ｃ１〜
Ｃ１２…キャパシター。
Claims (8)
- 【請求項１】 比較的低い電源電圧で、一定で安定した
パルス幅を有するアドレス遷移検出信号を発生する第１
アドレス遷移検出手段と、 比較的高い電源電圧で、前記第１アドレス遷移検出信号
と同じパルス幅を有する第２アドレス遷移検出信号を発
生する第２アドレス遷移検出手段と、 前記第１及び第２アドレス遷移検出手段からの第１及び
第２アドレス遷移検出信号を出力端子側に選択的に切換
えるための切換え手段と、 電源電圧の電源レベル検出し、その結果により前記切換
え手段を制御するための電源電圧検出手段とを備えるこ
とを特徴とするアドレス遷移検出回路。 - 【請求項２】 前記電源電圧検出手段が、電源電圧を所
定の分圧比で分圧するための分圧手段と、 前記分圧手段からの前記分圧した電源電圧が、所定電圧
以上であるか否かを比較しその結果により前記切換え手
段を制御する比較手段を備えることを特徴とする請求項
１記載のアドレス遷移検出回路。 - 【請求項３】 前記分圧手段に第１電源電圧源及び第２
電源電圧源の間に直列接続した少なくとも二つ以上のＭ
０Ｓトランジスタを備えることを特徴とする請求項２記
載のアドレス遷移検出回路。 - 【請求項４】 前記電源電圧検出手段が、制御ラインか
らのチップ イネーブル信号により前記分圧手段を前記
電源電圧源に選択的に接続させる第１制御用スイッチ素
子を追加して備えることを特徴とする請求項２記載のア
ドレス遷移検出回路。 - 【請求項５】 前記電源電圧検出手段が、制御ラインか
らのチップ イネーブル信号により前記比較手段に供給
する動作電圧を切換え、第２制御用スイッチ素子を追加
して備えることを特徴とする請求項４記載のアドレス遷
移検出回路。 - 【請求項６】 前記比較手段が、閾電圧を有するインバ
ータを備えることを特徴とする請求項２記載のアドレス
遷移検出回路。 - 【請求項７】 前記切換え手段が、前記第１アドレス遷
移検出手段及び前記出力端子の間に接続され、前記比較
手段からの比較信号により前記第１アドレス遷移検出信
号を切換える第３制御用スイッチ素子と、 前記第２アドレス遷移検出手段及び前記出力端子の間に
接続し、前記比較手段からの比較信号により、前記第３
制御用スイッチ素子と相互補完的に動作し、前記第２ア
ドレス遷移検出信号を切換える第４制御用スイッチ素子
を備えることを特徴とする請求項２記載のアドレス遷移
検出回路。 - 【請求項８】 前記切換え手段が、論理信号源からの特
定論理信号を前記第３制御用スイッチ素子の出力端子側
に切換えるために、前記第３制御用スイッチ素子と相互
補完的に駆動する第５制御用スイッチ素子と、 前記論理信号源からの前記論理信号を、前記第４制御用
スイッチ素子の出力端子側に切換えるために、前記第４
制御用スイッチ素子と相互補完的に駆動する第６制御用
スイッチ素子と、 前記第３及び第５制御用スイッチ素子の出力信号と、前
記第４及び第６制御用スイッチ素子の出力信号を論理演
算し、論理演算した信号をアドレス遷移検出信号として
前記出力端子に供給する論理演算素子を追加して備える
ことを特徴とする請求項７記載のアドレス遷移検出回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930023066A KR960006376B1 (ko) | 1993-11-02 | 1993-11-02 | 어드레스 천이 검출회로 |
| KR93-23066 | 1993-11-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07182867A true JPH07182867A (ja) | 1995-07-21 |
| JP2618209B2 JP2618209B2 (ja) | 1997-06-11 |
Family
ID=19367161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6269888A Expired - Lifetime JP2618209B2 (ja) | 1993-11-02 | 1994-11-02 | アドレス遷移検出回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2618209B2 (ja) |
| KR (1) | KR960006376B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100503958B1 (ko) * | 1998-03-26 | 2005-09-30 | 주식회사 하이닉스반도체 | 어드레스 천이 검출 회로 |
| JP2007115362A (ja) * | 2005-10-21 | 2007-05-10 | Nec Electronics Corp | 半導体記憶装置 |
| CN112946723A (zh) * | 2021-02-05 | 2021-06-11 | 明峰医疗系统股份有限公司 | Pet探测器的能量测量和位置测量的方法及系统 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100313508B1 (ko) * | 1999-03-19 | 2001-11-07 | 김영환 | 어드레스 천이합 검출 회로 |
| KR100439044B1 (ko) * | 2001-06-29 | 2004-07-05 | 주식회사 하이닉스반도체 | 어드레스 천이 검출회로 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH065079A (ja) * | 1992-06-23 | 1994-01-14 | Nec Corp | アドレス変化検出回路 |
-
1993
- 1993-11-02 KR KR1019930023066A patent/KR960006376B1/ko not_active IP Right Cessation
-
1994
- 1994-11-02 JP JP6269888A patent/JP2618209B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH065079A (ja) * | 1992-06-23 | 1994-01-14 | Nec Corp | アドレス変化検出回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100503958B1 (ko) * | 1998-03-26 | 2005-09-30 | 주식회사 하이닉스반도체 | 어드레스 천이 검출 회로 |
| JP2007115362A (ja) * | 2005-10-21 | 2007-05-10 | Nec Electronics Corp | 半導体記憶装置 |
| CN112946723A (zh) * | 2021-02-05 | 2021-06-11 | 明峰医疗系统股份有限公司 | Pet探测器的能量测量和位置测量的方法及系统 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960006376B1 (ko) | 1996-05-15 |
| KR950015377A (ko) | 1995-06-16 |
| JP2618209B2 (ja) | 1997-06-11 |
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