KR100313508B1 - 어드레스 천이합 검출 회로 - Google Patents
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- 238000001514 detection method Methods 0.000 title claims abstract description 74
- 230000007704 transition Effects 0.000 title claims abstract description 42
- 230000005540 biological transmission Effects 0.000 claims description 4
- 238000000034 method Methods 0.000 claims description 3
- 230000001934 delay Effects 0.000 claims description 2
- 230000000694 effects Effects 0.000 abstract description 3
- 230000007257 malfunction Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 8
- 101150110971 CIN7 gene Proteins 0.000 description 7
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 7
- 101150110298 INV1 gene Proteins 0.000 description 7
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 7
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 7
- 230000003111 delayed effect Effects 0.000 description 4
- 230000003247 decreasing effect Effects 0.000 description 1
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Abstract
본 발명은 어드레스 천이합 검출 회로에 관한 것으로, 종래 메모리에서 제어신호의 타이밍을 제어하는 어드레스 천이합 신호를 검출하는 어드레스 천이합 검출 회로에 있어서 동작전압의 변동, 즉 저전원전압에서 고전원전압으로 동작시 풀업 트랜지스터 및 지연소자의 전원전압 보상만큼 전류의 증가로 인하여 상기 어드레스 천이합 신호의 펄스 폭이 감소됨으로써, 설계된 타이밍 마진의 영역을 벗어남에 따라 메모리가 오동작하는 문제점이 있었고, 또한, 저전원전압에서 상기 어드레스 천이합 신호의 펄스 폭이 넓어짐으로써, 속도의 지연으로 인하여 메모리의 속도가 저하되는 문제점이 있었다. 따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 전원전압의 레벨을 검출하는 전원전압 검출부의 출력신호에 의해 저전원전압일 경우 별도의 풀업 트랜지스터를 통해 상기 저전위의 어드레스 천이 감지 신호를 빠르게 전원전압으로 풀업시키며, 고전원전압일 경우 상기 별도의 풀업 트랜지스터를 플로팅시켜 상기 어드레스 천이합 신호의 펄스 폭 감소를 방지함으로써, 전원전압의 레벨 변동에 따른 어드레스 천이합 신호의 펄스폭의 변동을 보상하여 메모리의 오동작 및 속도의 지연을 방지하는 효과가 있다.
Description
본 발명은 어드레스 천이합 검출 회로에 관한 것으로, 특히 메모리에서 제어신호의 타이밍을 제어하는 어드레스 천이합 신호를 검출하는 어드레스 천이합 검출 회로에 있어서 별도의 풀업 트랜지스터를 통해 전원전압의 레벨 변동에 따른 상기 어드레스 천이합 신호의 출력 펄스폭을 보상하도록 한 어드레스 천이합 검출 회로에 관한 것이다.
도 1은 종래 어드레스 천이합 검출 회로의 구성을 보인 회로도로서, 이에 도시된 바와 같이 어드레스 천이 감지 신호(ATDN)를 입력받아 이를 반전하여 출력하는 제1 인버터(INV1)와; 상기 제1 인버터(INV1)의 출력신호를 반전하여 출력하는 제2 인버터(INV2)와; 상기 제2 인버터(INV2)의 출력 신호 및 어드레스 천이 감지 신호(ATDN)를 입력받아 이를 각각 복수의 지연소자(D1∼D4)를 통해 지연시켜 출력하는 지연부(10)와; 게이트에 인가되는 상기 지연부(10)의 출력신호(N1)에 의해 도통제어되어 소오스의 전원전압(VCC)을 상기 어드레스 천이 감지 신호(ATDN)로 출력하는 풀업 피모스 트랜지스터(PM1)와; 상기 지연부(10)내 제1 지연소자(D1)의 출력 신호를 입력받아 이를 반전하여 출력하는 제3 인버터(INV3)와; 상기 어드레스 천이 감지 신호(ATDN) 및 제3 인버터(INV3)의 출력 신호를 입력받아 이를 부정곱 연산하여 출력하는 부정곱게이트(NAND1)와; 상기 부정곱게이트(NAND1)의 출력 신호를 반전하여 출력하는 제4 인버터(INV4)로 구성되며, 이와 같이 구성된 종래 기술에 따른 일실시예의 동작과정을 첨부한 도 2의 전압 파형도를 참조하여 상세히 설명한다.
우선, 외부에서 어드레스(Address)가 도 2의 (a)와 같이 입력되면, 상기 어드레스(Address)의 천이를 감지한 어드레스 천이 감지 신호(ATDN)는 도 2의 (b)와 같이 입력단으로 입력된다.
따라서, 상기 어드레스 천이 감지 신호(ATDN)를 입력받은 제1 인버터(INV1)는 이를 반전하여 출력하고, 이를 다시 제2 인버터(INV2)에서 반전하여 출력하게 되며, 이를 입력받은 지연부(10)는 이를 복수의 지연소자(D1∼D4)를 통해 지연시켜 도 2의 (c)와 같이 출력하게 된다.
여기서, 상기 어드레스 천이 감지 신호(ATDN)가 고전위인 경우, 상기 지연부(10)는 고전위를 출력하게 된다.
그리고, 게이트로 인가되는 상기 지연부(10)에서 출력되는 신호(N1)에 의해 도통제어되는 풀업 피모스 트랜지스터(PM1)는 상기 지연부(10)의 출력신호(N1)가 고전위이므로 턴오프된다.
이때, 인버터(INV3)는 상기 지연부(10)내 제1 지연소자(D1)의 출력신호를 반전하여 고전위를 출력하게 되므로, 각각 고전위의 어드레스 천이 감지 신호(ATDN)와 인버터(INV3)의 출력신호를 입력받는 부정곱게이트(NAND1)는 이를 부정곱 연산하여 저전위를 출력하게 되며, 상기 부정곱게이트(NAND1)의 출력신호를 입력받은 제4 인버터(INV4)는 이를 반전하여 고전위의 어드레스 천이합 신호(ATDSB)를 출력하게 된다.
그리고, 상기 어드레스 천이 감지 신호(ATDN)가 저전위인 경우, 상기 지연부(10)는 저전위를 출력하게 되고, 게이트로 상기 지연부(10)의 저전위 출력신호(N1)를 인가받은 상기 풀업 피모스 트랜지스터(PM1)가 턴온되어 상기 어드레스 천이 감지 신호(ATDN)로 전원전압(VCC)을 출력하게 된다.
그리고, 상기 인버터(INV3)는 상기 지연부(10)내 제1 지연소자(D1)의 출력신호를 반전하여 저전위를 출력하게 되므로, 각각 고전위의 어드레스 천이 감지 신호(ATDN)와 인버터(INV3)의 저전위의 출력신호를 입력받는 부정곱게이트(NAND1)는 이를 부정곱 연산하여 고전위를 출력하게 되며, 상기 부정곱게이트(NAND1)의 출력신호를 입력받은 제4 인버터(INV4)는 이를 반전하여 저전위의 어드레스 천이합 신호(ATDSB)를 출력하게 된다.
따라서, 상기 부정곱게이트(NAND1)의 출력신호를 반전하여 출력하는 상기 제4 인버터(INV4)는 도 2의 (d)와 같이 어드레스 천이합 신호(ATDSB)를 출력하게 된다.
상기와 같이 종래 메모리에서 제어신호의 타이밍을 제어하는 어드레스 천이합 신호를 검출하는 어드레스 천이합 검출 회로에 있어서 동작전압의 변동, 즉 저전원전압에서 고전원전압으로 동작시 풀업 트랜지스터 및 지연소자의 전원전압 보상만큼 전류의 증가로 인하여 상기 어드레스 천이합 신호의 펄스 폭이 감소됨으로써, 설계된 타이밍 마진의 영역을 벗어남에 따라 메모리가 오동작하는 문제점이 있었고, 또한, 저전원전압에서 상기 어드레스 천이합 신호의 펄스 폭이 넓어짐으로써, 속도의 지연으로 인하여 메모리의 속도가 저하되는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 전원전압의 레벨을 검출하여 저전원전압의 경우 별도의 풀업 트랜지스터를 통해 전원전압의 레벨 변동에 따른 상기 어드레스 천이합 신호의 출력 펄스폭을 보상하도록 한 어드레스 천이합 검출 회로를 제공함에 그 목적이 있다.
도 1은 종래 어드레스 천이합 검출 회로의 구성을 보인 회로도.
도 2는 도 1의 입출력 전압 파형도.
도 3은 본 발명 어드레스 천이합 검출 회로의 구성을 보인 회로도.
도 4는 도 3의 입출력 전압 파형도.
***도면의 주요 부분에 대한 부호의 설명***
110 : 전원전압 검출부 T1 : 전송게이트
INV1∼INV5 : 인버터 PM1,PM2 : 풀업 피모스 트랜지스터
상기와 같은 목적을 달성하기 위한 본 발명 어드레스 천이합 검출 회로의 구성은 어드레스 천이 감지 신호를 입력받아 이를 순차적으로 반전하여 출력하는 제1,제2 인버터와; 상기 제2 인버터의 출력 신호 및 어드레스 천이 감지 신호를 입력받아 이를 각각 복수의 지연소자를 통해 지연시켜 출력하는 지연부와; 게이트로 인가되는 상기 지연부의 출력신호에 의해 도통제어되어 상기 어드레스 천이 감지 신호를 소오스의 전원전압으로 풀업시키는 제1 풀업 피모스 트랜지스터와; 상기 지연부내 제1 지연소자의 출력 신호를 반전하여 출력하는 제3 인버터와; 전원전압의 레벨을 검출하는 전원전압 검출부와; 상기 전원전압 검출부의 전압검출신호를 반전하여 출력하는 제4 인버터와; 비반전단자로 상기 제4 인버터의 출력신호를 입력받고 반전단자로 상기 전원전압 검출부의 전압검출신호를 입력받아 입력단의 상기 지연부의 출력신호를 전달하는 전송게이트와; 게이트에 인가되는 상기 전송게이트의 출력신호에 의해 도통제어되어 상기 어드레스 천이 감지 신호를 소오스의 전원전압으로 풀업시키는 제2 풀업 피모스 트랜지스터와; 상기 어드레스 천이 감지 신호 및 제3 인버터의 출력 신호를 입력받아 이를 부정곱 연산하여 출력하는 부정곱게이트와; 상기 부정곱게이트의 출력 신호를 반전하여 출력하는 제5 인버터로 구성하여 된 것을 특징으로 한다.
상기 전원전압 검출부는 전원전압의 전압레벨을 검출하여 저전원전압이면 전압검출신호를 저전위로 출력하고, 고전원전압이면 상기 전압검출신호를 고전위로 출력하도록 한 것을 특징으로 한다.
이하, 본 발명에 따른 일실시예에 대한 동작과 작용효과를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도 3은 본 발명 어드레스 천이합 검출 회로의 구성을 보인 회로도로서, 이에 도시한 바와 같이 어드레스 천이 감지 신호(ATDN)를 입력받아 이를 반전하여 출력하는 제1 인버터(INV1)와; 상기 제1 인버터(INV1)의 출력신호를 반전하여 출력하는 제2 인버터(INV2)와; 상기 제2 인버터(INV2)의 출력 신호 및 어드레스 천이 감지 신호(ATDN)를 입력받아 이를 각각 복수의 지연소자(D1∼D4)를 통해 지연시켜 출력하는 지연부(100)와; 게이트에 인가되는 상기 지연부(100)의 출력신호(N1)에 의해 도통제어되어 소오스의 전원전압(VCC)을 상기 어드레스 천이 감지 신호(ATDN)로 출력하는 제1 풀업 피모스 트랜지스터(PM1)와; 상기 지연부(100)내 제1 지연소자(D1)의 출력 신호를 입력받아 이를 반전하여 출력하는 제3 인버터(INV3)와; 전원전압(VCC)의 전압레벨을 검출하여 저전원전압이면 전압검출신호(VDS)를 저전위로 출력하고, 고전원전압이면 상기 전압검출신호(VDS)를 고전위로 출력하는 전원전압 검출부(110)와; 상기 전원전압 검출부(110)의 전압검출신호(VDS)를 입력받아 이를 반전하여 출력하는 제4 인버터(INV4)와; 비반전단자로 상기 제4 인버터(INV4)의 출력신호를 입력받고 반전단자로 상기 전압검출신호(VDS)를 입력받아 입력단의 상기 지연부(100)의 출력신호(N1)를 전달하는 전송게이트(T1)와; 게이트에 인가되는 상기 전송게이트(T1)의 출력신호에 의해 도통제어되어 소오스의 전원전압(VCC)을 상기 어드레스 천이 감지 신호(ATDN)로 출력하는 제2 풀업 피모스 트랜지스터(PM2)와; 상기 어드레스 천이 감지 신호(ATDN) 및 제3 인버터(INV3)의 출력 신호를 입력받아 이를 부정곱 연산하여 출력하는 부정곱게이트(NAND1)와; 상기 부정곱게이트(NAND1)의 출력 신호를 반전하여 출력하는 제5 인버터(INV5)로 구성하며, 이와 같이 구성한 본 발명에 따른 동작과정을 첨부한 도 4의 전압 파형도를 참조하여 상세히 설명한다.
우선, 인가되는 전원전압(VCC)이 고전원전압인 경우, 상기 전원전압(VCC)을 입력받은 전원전압 검출부(110)는 전원전압의 레벨을 검출하여 고전원전압이므로 고전위의 전압검출신호(VDS)를 도 4의 (d)와 같이 출력한다.
그리고, 상기 고전위의 전압검출신호(VDS)는 인버터(INV4)에서 저전위로 반전하여 출력하고, 이에 반전단자 및 비반전단자로 각각 상기 고전위의 전압검출신호(VDS) 및 인버터(INV4)의 저전위 출력 신호를 입력받은 전송게이트(T1)가 동작하지 않음에 따라 풀업 피모스 트랜지스터(PM2)가 플로팅되므로, 본 발명의 동작은 종래 도 1과 동일하게 동작한다.
즉, 외부에서 어드레스(Address)가 도 4의 (a)와 같이 입력되면, 상기 어드레스(Address)의 천이를 감지한 어드레스 천이 감지 신호(ATDN)가 도 4의 (b)와 같이 입력단으로 입력되고, 상기 어드레스 천이 감지 신호(ATDN)는 제1,제2 인버터(INV1)(INV2)에서 순차적으로 반전되어 출력되고, 이는 지연부(100)내 복수의지연소자(D1∼D4)를 통해 지연되어 도 4의 (c)와 같이 출력되며, 상기 지연부(100)의 출력신호(N1)가 저전위인 구간에서 풀업 피모스 트랜지스터(PM1)가 턴온되어 상기 어드레스 천이 감지 신호(ATDN)로 전원전압(VCC)을 출력한다.
그리고, 상기 어드레스 천이 감지 신호(ATDN)와 지연부(100)내 지연소자(D1)의 출력신호를 반전한 인버터(INV3)의 출력신호를 입력받은 부정곱게이트(NAND1)는 이를 부정곱 연산하여 출력하며, 상기 부정곱게이트(NAND1)의 출력신호를 입력받은 인버터(INV5)는 이를 반전하여 도 4의 (e)와 같이 어드레스 천이합 신호(ATDSB)를 출력한다.
그리고, 상기 전원전압(VCC)이 저전원전압인 경우, 상기 전원전압 검출부(110)는 도 4의 (f)와 같이 저전위의 전압검출신호(VDS)를 출력하고, 반전단자 및 비반전단자로 각각 상기 저전위의 전압검출신호(VDS) 및 그를 반전한 인버터(INV4)의 고전위 출력 신호를 입력받은 전송게이트(T1)가 동작한다.
따라서, 상기 어드레스(Address)가 도 4의 (a)와 같이 입력되면, 상기 어드레스(Address)의 천이를 감지한 도 4의 (b)와 같은 상기 어드레스 천이 감지 신호(ATDN)를 입력받은 상기 인버터(INV1)(INV2)는 이를 순차적으로 반전하여 출력하고, 이를 입력받은 상기 지연부(100)는 복수의 지연소자(D1∼D4)를 통해 도 4의 (c)와 같이 지연시켜 출력한다.
여기서, 상기 지연부(100)의 출력신호(N1)는 각각 풀업 피모스 트랜지스터(PM1)의 게이트 및 상기 인에이블된 전송게이트(T1)를 통해 풀업 피모스 트랜지스터(PM2)의 게이트에 인가되며, 상기 지연부(100)의 출력신호(N1)가 저전위인 구간에서 상기풀업 피모스 트랜지스터(PM1)(PM2)가 턴온되어 전원전압(VCC)을 상기 어드레스 천이 감지 신호(ATDN)로 출력한다
그리고, 상기 어드레스 천이 감지 신호(ATDN)와 상기 지연부(100)내 지연소자(D1)의 출력신호를 반전한 인버터(INV3)의 출력신호를 입력받는 부정곱게이트(NAND1)는 이를 부정곱 연산하여 출력하며, 상기 부정곱게이트(NAND1)의 출력신호를 입력받은 인버터(INV5)는 이를 반전하여 도 4의 (g)와 같이 어드레스 천이합 신호(ATDSB)를 출력한다.
상기에서 상세히 설명한 바와 같이, 본 발명은 전원전압의 레벨을 검출하는 전원전압 검출부의 출력신호에 의해 저전원전압일 경우 별도의 풀업 트랜지스터를 통해 상기 저전위의 어드레스 천이 감지 신호를 빠르게 전원전압으로 풀업시키며, 고전원전압일 경우 상기 별도의 풀업 트랜지스터를 플로팅시켜 상기 어드레스 천이합 신호의 펄스 폭 감소를 방지함으로써, 전원전압의 레벨 변동에 따른 어드레스 천이합 신호의 펄스폭의 변동을 보상하여 메모리의 오동작 및 속도의 지연을 방지하는 효과가 있다.
Claims (2)
- 어드레스 천이 감지 신호를 입력받아 이를 순차적으로 반전하여 출력하는 제1,제2 인버터와; 상기 제2 인버터의 출력 신호 및 어드레스 천이 감지 신호를 입력받아 이를 각각 복수의 지연소자를 통해 지연시켜 출력하는 지연부와; 게이트로 인가되는 상기 지연부의 출력신호에 의해 도통제어되어 상기 어드레스 천이 감지 신호를 소오스의 전원전압으로 풀업시키는 제1 풀업 피모스 트랜지스터와; 상기 지연부내 제1 지연소자의 출력 신호를 반전하여 출력하는 제3 인버터와; 상기 어드레스 천이 감지 신호 및 제3 인버터의 출력 신호를 입력받아 이를 부정곱 연산하여 출력하는 부정곱게이트와; 상기 부정곱게이트의 출력 신호를 반전하여 출력하는 제5 인버터로 구성된 어드레스 천이합 검출회로에 있어서, 전원전압의 레벨을 검출하는 전원전압 검출부와; 상기 전원전압 검출부의 전압검출신호를 반전하여 출력하는 제4 인버터와; 비반전단자로 상기 제4 인버터의 출력신호를 입력받고 반전단자로 상기 전원전압 검출부의 전압검출신호를 입력받아 상기 지연부의 출력신호를 전달하는 전송게이트와; 게이트에 인가되는 상기 전송게이트의 출력신호에 의해 도통제어되어 상기 어드레스 천이 감지 신호를 소오스의 전원전압으로 풀업시키는 제2 풀업 피모스 트랜지스터를 포함하여 구성된 것을 특징으로 하는 어드레스 천이합 검출 회로.
- 제1항에 있어서, 상기 전원전압 검출부는 전원전압의 검출레벨을 검출하여 저전원전압이면 전압검출신호를 저전위로 출력하고, 고전원전압이면 상기 전압검출신호를 고전위로 출력하도록 구성된 것을 특징으로 하는 어드레스 천이합 검출 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990009391A KR100313508B1 (ko) | 1999-03-19 | 1999-03-19 | 어드레스 천이합 검출 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990009391A KR100313508B1 (ko) | 1999-03-19 | 1999-03-19 | 어드레스 천이합 검출 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000060778A KR20000060778A (ko) | 2000-10-16 |
| KR100313508B1 true KR100313508B1 (ko) | 2001-11-07 |
Family
ID=19577063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990009391A KR100313508B1 (ko) | 1999-03-19 | 1999-03-19 | 어드레스 천이합 검출 회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100313508B1 (ko) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950015377A (ko) * | 1993-11-02 | 1995-06-16 | 김주용 | 어드레스 천이 검출회로 |
-
1999
- 1999-03-19 KR KR1019990009391A patent/KR100313508B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950015377A (ko) * | 1993-11-02 | 1995-06-16 | 김주용 | 어드레스 천이 검출회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000060778A (ko) | 2000-10-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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