CN113612467A - 用于双向数据传输的电路装置及方法 - Google Patents

Abstract

本发明提供了一种用于信号传输的变压器装置，该变压器布置包括至少一个具有初级线圈和次级线圈的变压器以及控制器。该控制器被配置为在磁化阶段控制流经所述初级线圈第一电流增长直至达到预定标准，其中该磁化阶段持续时间长于至少一个变压器的初级线圈的时间常数。该控制器被配置在电压施加阶段施加电压到至少一个变压器以使第二电流流经初级线圈，其中该第二电流相对于该第一电流在电压施加阶段期间极性发生变换，其中所述电压施加阶段持续时间短于至少一个变压器的初级线圈的时间常数的两倍。

Description

用于双向数据传输的电路装置及方法

本申请是申请日为2014年06月16日、申请号为201710898225.7、发明名称为“用于双向数据传输的电路装置及方法”的发明专利申请的分案申请。

相关申请的交叉引用

本申请涉及2013年6月17日递交的美国临时专利申请并要求该申请的权益，该临时专利申请编号为No.61/835745，标题为“用于双向数据传输的电路装置及方法”，在此该临时申请通过引用被包含进本申请中。

技术领域

各种实施例通常涉及横穿电隔离接口的时钟信号和数据信号的传输。该电隔离接口可以是变压器，例如无芯变压器。该时钟信号可在一个方向上横穿该接口进行传输，而数据信号可在一个相同或者相反的方向上横穿该接口进行传输。该时钟信号和数据信号的传输可以是同步的。

背景技术

各种实施例可以用于通过另外的无芯变压器进行能量传输的产品中。由于能量传输的效率很低，这就要求接受时钟信号和发送数据信号的一侧的能耗较低。这种产品的例子可以是一个具有集成的电隔离电源的电隔离模数转换器(ADC)。被传输的时钟信号可以被用作该模数转换器中的时钟信号。该模数转换器可以是Sigma-delta变压器。将要在另一个方向上传输的数据信号可以是由一个或者两个Sigma-delta变压器所提供的数据。该在两个方向上的传输需相对于电隔离接口处的共模信号足够稳健。特别的是，该时钟信号需要以足够稳健的方式来传输，以使共模信号对其不附加额外的抖动。

发明内容

许多向接收机传输时钟信号边沿的实现方式可能在变压器的初级线圈(或一对初级线圈)处采用相反极性的边沿。反转的极性可被应用来得到被反转的时钟信号边沿。在传输时钟信号边沿之前，初级线圈可能已在相反方向上被磁化。磁化所需时间可能比所述初级线圈的L/R时间常数要长。在传输时钟信号边沿后，所述初级线圈可能已被退磁。具有对称阻抗的驱动器可以用于磁化和退磁该线圈，以避免共模信号在两个变压器之间被转换为差分信号。

不必要退磁到零；可以在一个很小的值时停止退磁。届时关闭驱动器，磁化就可以跳到零，这将在一对变压器中诱发其谐振频率上的振荡。该谐振频率可通过在谐振电路中增加一个额外的电容器来降低。谐振电路或者振荡的阻尼可以由具有负微分电阻的电路部分或全部补偿。该对变压器中的振荡则可以持续更长的时间或者不衰减。

谐振电路的阻尼可以从次级侧通过用于短路次级线圈的开关来增大。合成阻尼应该足够大以使所诱发的振荡即使当存在具有负差分电阻的电路存在时也能足够快的衰减。在初级侧，可以检测振荡是否衰减和振荡衰减的速度有多快，例如借助于振幅检测器，或者通过对超过一个给定幅度的振荡的数目进行计数。

打开和关闭所述开关可以以非常低的能耗来执行，且可允许与每个时钟信号边沿一起传输一个比特的数据。因此在一个时钟周期中可传输两个比特的数据。由于该对变压器具有对称结构和高的谐振频率，则传输会足够健壮来对抗共模信号的干扰。

附图说明

在附图中，相同的附图标记通常指代在所有不同的视图中的同一部件。附图不一定是按比例绘制的，而是将重点放在图解说明本发明的原理。在附图中，附图标记最左边的数字可以辨别出该附图标记首次出现的附图。相同的附图标记在整个附图中用于表示相同的特征和部件。在以下具体实施方式中，本发明的很多实施例都参照以下附图进行描述，其中：

图1示出了一种变压器装置的实施例；

图2示出了一种变压器装置的的详细实施例；

图3示出了一种变压器装置的信号序列的示例；

图4示出了一种电路的实施例；

图5示出了一种变压器装置的信号序列的示例；

图6示出了一种变压器装置的信号序列的示例；

图7示出了一种电路装置的实施例；

图8示出了一种变压器装置的信号序列的示例；

图9示出了一种电路装置的实施例；

图10示出了一种变压器装置的信号序列的例子；

图11示出了一种用于编码数据和时钟信号的电路实施例；以及

图12示出了一种用于编码时钟和附加数据信号的电路实施例。

具体实施方式

下面的详细描述参照附图，通过示例的方式，展示了可以实践本发明的具体细节和实施例。

“示例性”在本文中用于表示“用作示例，例子或图例”。任何实施例或设计在本文中被描述为“示范性”不一定要被解释为相对于其他的实施例或者设计是优选的或者有利的。

图1示出了一个用于双向信号传输的变压器装置100的实施例。变压器装置100可具有低侧LS和高侧HS。低侧LS和高侧HS可通过至少一个变压器102进行相互电隔离。低侧LS上的时钟信号T可被用于生成高侧HS上的时钟信号t。高侧HS上的数据信号d1、d2可被用于生成低侧LS上的数据信号D1、D2。高侧HS可有一或两个模数转换器108，其可以提供数据信号d1、d2。该模数转换器108可以通过基于时钟信号T的时钟信号t进行计时。该数据信号可与该时钟信号同步。

至少一个变压器102可以具有多个变压器。下面的实施例中具有两个变压器102，但也可以采用不同数量的变压器。每一个变压器102可以具有初级线圈P1、P2和次级线圈S1、S2。初级线圈P1、P2设置在低侧LS或者初级侧，而次级线圈S1、S2设置在高侧HS或者次级侧。该多个变压器的初级线圈P1、P2可串联。初级线圈P1、P2间的节点PG被连接到基准电压。该多个变压器的次级线圈S1、S2可以串联连接。次级线圈S1、S2间的节点SG被连接到另一个基准电压。变压器102的高对称性可以很好地抑制共模干扰。但有些实施例可使用仅一个变压器102。变压器102可以是无芯变压器。

低侧LS可以具有低侧电路104。低侧电路104可以具有时钟信号T的输入端和两个数据输出端D1、D2。该低侧电路进一步地连接到初级线圈P1、P2和节点PG。高侧HS可以具有高侧电路106。高侧电路106可以具有时钟信号t的输出端和两个数据输入端d1、d2。该高侧电路进一步地连接到次级线圈S1、S2和节点SG。

图2示出了详细描述低侧电路104和高侧电路106的实施例。低侧电路104可具有控制器202。高侧电路106可具有接收电路204。

控制器202可耦合到初级线圈P1、P2。该控制器被用作所述初级线圈P1、P2的驱动器，例如用来传输横穿变压器102的时钟信号。该传输可包含磁化阶段MP、电压施加阶段VP和退磁阶段DP。在磁化阶段MP，电阻被逐步并联连接到初级线圈P1、P2和电源电压之间。在电压施加阶段VP，也被称为脉冲阶段，初级线圈P1、P2上电压和流经初级线圈的电流可以变换极性。在退磁阶段DP，初级线圈P1、P2和电源电压之间的电阻被逐步断开连接。

在磁化阶段MP控制器202被配置为控制第一电流流经初级线圈P1、P2，直至该电流增强到达到预定标准。磁化阶段MP可长于变压器102的初级线圈P1、P2的时间常数TP＝L/R。L是初级线圈P1、P2的电感值，R是初级线圈P1、P2的电阻值。例如，磁化阶段MP可以长于变压器102的初级线圈P1、P2的时间常数TP的两倍。控制器202可被配置，使得磁化阶段MP的持续时间为大约5ns到约30ns的范围内。例如，它可以是大约7ns到约20ns的范围内。例如，它可以是大约9ns到约15ns的范围内。例如，它可以是大约10ns。

变压器102的初级线圈P1、P2的时间常数TP＝L/R，TP可以是在大约1ns到约10ns的范围内。例如，它可以是大约2ns到约6ns的范围内。例如，它可以是大约3ns到约4ns的范围内。控制器202进一步被配置成，在电压施加阶段VP，施加电压到所述变压器102以使第二电流流经初级线圈P1、P2。该第二电流可磁化变压器102。该第二电流具相较于所述第一电流的极性在电压施加阶段VP期间发生改变的极性。电压施加阶段VP持续时间可以短于变压器102的初级线圈P1、P2的时间常数TP的两倍。例如，它可以是短于变压器102的初级线圈P1、P2的时间常数TP。控制器202可被配置，使得电压施加阶段VP的持续时间为大约0.5ns到约6ns的范围内。例如，它可以是大约1ns到约4ns的范围内。例如，它可以是大约2ns到约3ns的范围内。

在退磁阶段DP，控制器202进一步被配置为控制流经初级线圈P1、P2的第三电流减小。该第三电流可退磁变压器102。退磁阶段DP可长于变压器102的初级线圈P1、P2的时间常数TP。例如，磁化阶段MP持续时间可以长于变压器102的初级线圈P1、P2的时间常数TP的两倍。控制器202可被配置成使得退磁阶段DP的持续时间为大约5ns到约30ns的范围内。例如，它可以是大约7ns到约20ns的范围内。例如，它可以是大约9ns到约15ns的范围内。例如，它可以是大约10ns。

图3示出了流经初级线圈P1的电流IP1的信号序列302、初级线圈P1两端的电压VP1的信号序列304和次级线圈S1两端的电压VS1的信号序列306的示例。信号序列302、304和306可对应于从t0到t1时间段的磁化阶段MP、从t1到t2时间段的电压施加阶段VP和从t2到t3时间段的退磁阶段DP。

在时间点t0，流经初级线圈P1的电流IP1可开始在负向缓慢增大。它可增大直至在时间点t1达到负向最大值。t0和t1之间的时间段可大于初级线圈P1的时间常数TP＝L/R。电流IP1的增大可以被选择以使仅有一个小而且大致恒定的负电压VS1存在于次级线圈S1中。

在时间点t1，初级线圈P1可被连接到预定电压Vpd，例如电源电压。该连接可持续直至时间点t2，参见信号序列304。t1和t2之间的时间段可小于初级线圈P1的时间常数TP＝L/R。该时长可被选择以使电流IP1在时间点t1和t2具有相反的极性，例如具有相同大小。例如，在时间点t1时，IP1可为负的且大小为-A，在时间点t2时，IP1为正的且大小为+A。其结果是，大的正脉冲在次级线圈S1中被诱发，参见信号序列306。该脉冲可以指数方式下降。

在时间点t2，流经初级线圈P1的电流IP1可开始缓慢向0减弱。该电流在时间点t3达到值0。时间点t2至t3之间的时长可大于初级线圈P1的时间常数TP＝L/R。电流IP1的减弱可被选择来以使仅有一个小而且大致恒定的负电压VS1存在于所述次级线圈S1中。

在诱发次级线圈S1中的脉冲前将变压器进行反向磁化有利于减少需要电源提供的最大电流。进一步地，在次级线圈中产生的反方向上的电压与电源需要提供的电荷量的比值也更高。

在变压器102是对称的情况下，即它有两个互补的初级线圈P1、P2和两个互补的次级线圈S1、S2，则每一个信号序列IP1、VP1、VS1可具有一个互补的的信号序列IP2、VP2、VS2。当没有共模干扰存在且流入初级线圈P1的电流和流出初级线圈P2的电流相同时，共同节点PG处将没有电流流过。控制器202用于实现图3中所示的信号序列。

图4示出了一个可耦合于控制器202的电路400的实施例。控制器202可被配置成逐步增强流经变压器102的初级线圈P1、P2的第一电流。电路400可被用来提供缓慢增加和减少的用于驱动初级线圈P1、P2的电流IP1、IP2。该电路可具有并联的多个分支电路402。每一个分支电路402可包括串联连接的开关S和电阻器R。每一个分支电路402的第一端子404可被耦合到基准电压Vs、GND，而每一个分支电路402的第二端子406可被耦合到变压器102上，例如该变压器初级线圈P1、P2中的一个。初级线圈P1和P2之间的节点PG可被连接到基准电压Vref。基准电压Vref可大约为电源电压Vs的一半。

分支电路402的第一组多个(A first plurality)电路408可具有连接到第一电压例如电源电压Vs的第一端404，和连接到初级线圈P1的第二端406。分支电路402的第一组多个电路408中的开关S可被信号g5至g8控制，用于在初级线圈P1中在一个方向上提供逐步变化的电流IP1。电流IP1的大小可以逐步减小。

分支电路402的第二组多个电路412可具有连接到第二电压例如地电压GND的第一端404，和连接到初级线圈P2的第二端406。分支电路402的第二组多个电路412中的开关S也可被信号g5至g8控制用于在初级线圈P2中在一个方向上提供逐步变化的电流IP2。电流IP2的大小可以逐步减小。

分支电路402的第三组多个电路410可具有连接到第一电压例如电源电压Vs的第一端404，和连接到初级线圈P2的第二端406。分支电路402的第三组多个电路410中的开关S可被信号g1至g4控制用于在初级线圈P2中提供一个逐步变化的电流IP2，该电流的方向与第二组多个电路412所提供的电流IP2的方向相较相反。电流IP2的大小可以逐步增大。

分支电路402的第四组多个电路414可具有连接到第二电压例如地电压GND的第一端404，和连接到初级线圈P1的第二端406。分支电路402的第四多个电路414中的开关S也可被信号g1至g4控制用于在初级线圈P1中提供一个逐步变化的电流IP1，该电流的方向与第一组多个408所提供的电流IP1的方向相较相反。电流IP1的大小可以逐步增大。

为清楚起见，用于磁化和退磁的分支电路402的多个电路408、410、412、414，被示为具有四个分支电路402。然而，任何数目的分支电路402都可被使用，例如6到8个。一些分支电路402，例如被信号g5控制的分支电路402，可具有零电阻的电阻器R。

原则上，也可使用串联连接的电阻器R来增加或减少电流。然而，这可能不利于开关及其寄生电容所需要的总芯片面积。

通过逐步连接和断开在初级线圈P1、P2和电源Vs之间的并联的电阻器，可以实现高度对称地驱动初级线圈P1、P2。使用电阻器可具有的优点是总可以提供驱动器的对称的输出电阻。对称的输出电阻可能难以通过分级(graduated)的PMOS和NMOS来实现，因为输出电阻仅在互补制作的晶体管的对称性的允许范围内对称。开关可以被对称地布置。

图4示出了一个用于传输上升沿的正脉冲的电路400。同一电路400可能被用来传输负脉冲。在这种情况下，与P1和P2的连接可能需要被交换。电阻器R可以被共用，使得只有开关S需要被重新提供。

至少有一些电阻器R的电阻可大于初级线圈的电阻。至少有一些电阻器R的电阻可以在大约10欧姆到约1000欧姆的范围内。所有电阻器R的电阻可以相同。初级线圈P1、P2的电阻值在大约1欧姆到约50欧姆的范围内。

图5示出了用于控制开关S的具有信号g1至g8的信号序列502、流经初级线圈P1的电流IP1的信号序列504、初级线圈P1两端的电压VP1的信号序列506和次级线圈S1两端的电压VS1的信号序列508的例子。为清楚起见，图5仅示出了初级线圈P1的电流IP1的信号序列504、初级线圈P1的电压VP1的信号序列506和电压VS1的信号序列508。流经初级线圈P2的电流IP2的信号序列、初级线圈P2两端的电压VP2的信号序列和次级线圈S2两端的电压VS2的信号序列与图示的信号序列可为互补的或反向的。

当没有信号需要传输时所有开关S可以是开着的。它们在时间点t0开始的磁化阶段MP之前可以是开着的。被信号g1至g4控制的开关S在磁化阶段MP中可逐个关闭。则由于电阻器R是与所述开关并联连接的，所以流经初级线圈P1的电流IP1可逐步增大。

在时间点t1，由信号g1至g4控制的所有开关S可被打开，而被信号g5控制的开关S可同时被关闭。在时间点t1至t2时间段内，这可以是电压施加阶段VP或者脉冲阶段，由信号g6至g8控制的开关S可被关闭，例如同时关闭。于是流经初级线圈P1的电流IP1可在相反方向上急剧增大。

在时间点t2至t3时间段内，这可以是退磁阶段DP，由信号g5至g8控制的开关S可被逐个打开，例如以从由信号g5控制的开关S开始的顺序。由于电阻器R被逐个的断开连接，流经初级线圈P1的电流IP1可逐步减弱。在退磁阶段被终止后，所有开关S可以是打开的。

次级线圈S1、S2处的电压VS1、VS2的评估和时钟信号T的重建可以通过使用比较器和存储元件来实现，例如RS触发器。如图5所示，在初级线圈P1中传输上升沿信号可在次级线圈S1中引起伴随有多个较小的负脉冲NP的大的正脉冲PP。相反地，在该初级线圈中传输下降沿信号可在该次级线圈中引起伴随有多个较小的正脉冲的大的负脉冲。因此在脉冲具有相反的极性时，比较器应只捕获大的脉冲且对较小脉冲不敏感。该比较器的灵敏度或者，换句话说，比较器的阈值因此应处于大脉冲的振幅和较小脉冲的振幅之间。该灵敏度可以是固定的或者具有温度依赖性其可补偿传输路径的温度依赖性。

传输时钟信号的空隙中的振荡可用于逆向传输数据，且也可以出现在次级线圈的信号中和比较器的输入端。这些振荡的振幅可能难以再现。它们可取决于由一个或者一对变压器形成的谐振电路的品质因数Q。因此可得到具有一个自动调节或自适应灵敏度的比较器。

图6示出了次级线圈电压VS1的信号序列602、第一比较器的输出端K1的信号序列604、第二比较器的输出端K2的信号序列606、第三比较器的第一输出端K3p的信号序列608以及第三比较器的第二输出端K3n的信号序列610的例子。

信号序列602示出了次级线圈S1中电压VS1的典型电压波形，包括时钟信号PE的上升沿时的传输、在相反方向或者逆向传输的振荡OS以及时钟信号NE的下降沿信号时的传输。接收电路204可以使用两个具有可调节的灵敏度或者阈值的窗口比较器。该阈值可以是关于零对称的。比较器的输出端可以是不活跃的而且可以例如当没有对其施加输入信号时其信号为“0”。当输入信号超出比较器的阈值时，比较器的输出端可以是活跃的并且可能例如输出信号“1”。

窗口比较器中的一个窗口比较器的阈值可以被调节，也就是说，它可以被增大或者减小，直至活跃与不活跃的占空比达到预定值，例如2％。其稳定状态的阈值在图6的信号序列602中被示为在正电压时为E1p和在负电压时为E1n。该比较器的输出在信号序列604中被示为K1。信号VS1大于E1p期间的时间可以是T1。信号VS1小于E1n期间的时间也可以是T1。阈值E1p、E1n可以接近或者靠近大的脉冲的振幅。如果一些所述大的脉冲不具有相同的振幅时，例如在干扰信号存在的情况下，大的脉冲可能不会出现在K1中。然而，这不是决定性的，因为只有在多个脉冲期间的平均占空比才是有意义的。

窗口比较器中的另一个其阈值可以被调节，也就是说，它可以被增大或者减小，直至活跃与不活跃的占空比达到另一个预定值，例如10％。其稳定状态的阈值在图6的信号序列602中被示为正电压时为E2p和在负电压时为E2n。该比较器的输出于信号序列606中被示为K2。信号VS1大于E2p期间的时间可以是T2。信号VS1小于E2n期间的时间也可以是T2。在所述大的脉冲时间短于其之间的间隔时间的10％的情况下，所述稳定状态的阈值可以是在比较器的输出端K2处的一些但通常并不是所有的用于在逆向传输的脉冲。

进一步，采用的两个比较器可以不是窗口比较器，也就是说，它们将仅检测一个方向上的信号。然而，它们可与窗口比较器一样同样依赖于用于调节比较器灵敏度或者阈值的控制信号。该比较器的其中一个可只检测在正向上超出它的阈值E3p的信号，另一个比较器可只检测在负向上超出它的阈值E3n的信号。该两个比较器的灵敏度或阈值E3可被调节为稳定状态阈值E1和E2的平均值。这将导致最高的传输可靠性，在该传输过程中所有大的脉冲并且没有一个较小的脉冲或者振荡会被两个变压器评估用以恢复时钟信号。

作为替代，也可以使用两个具有交换输入的相同的比较器。进一步，每一个所述窗口比较器可由两个可交换输入且输出结果为“或(or)”的比较器来执行。这可具有的优点是所有的比较器可用相同的方法构造且具有非常相似的性能。一个使用这些替代方案的电路装置示于图7。

图7示出了一种电路装置700的实施例。电路装置700可以是在次级线圈S1、S2处用于接收脉冲的接收电路204。电路装置700可以具有至少三个比较器702、704、706和控制电路。第一比较器702、第二比较器704和第三比较器706可耦合于次级线圈S1，S2。第一比较器702、第二比较器704和第三比较器706可都被配置为接收相同的信号，例如次级线圈S1、S2之间的电压VS。三个比较器702、704、706可被以相同的方式构造和设计。每一个比较器702、704、706的灵敏度或比较器阈值可独立于比较器702、704、706中的其他两个进行调节的。该控制电路可以具有第一反馈控制系统710、第二反馈控制系统712和耦合元件714、716。

第一比较器702可以具有第一反馈控制系统710。第一反馈控制系统710可以根据第一比较器702的输出处的信号K1的占空比来调节第一比较器702的灵敏度或第一比较器阈值E1p、E1n，从而达到第一基准占空比。由第一反馈控制系统710输出的反馈信号F1可以被连接到第一比较器702的阈值调节输入端718。第一反馈控制系统710可具有例如电容器，其在第一比较器702的输出活跃时被充电，而在第一比较器702的输出不活跃时放电。放电电流可以例如是充电电流的2％。该电容器两端的电压可以表示或者是所述第一比较器阈值。该电容器可以起集成电路的作用并使反馈信号F1平滑。反馈信号F1的余波通常是没有什么作用的。

类似地，第二比较器704可以具有第二反馈控制系统712。第二反馈控制系统712可以根据第二比较器704的输出处的信号K2的占空比来调节第二比较器704的灵敏度或第二比较器阈值E2p、E2n，从而达到第二基准占空比。由第二反馈控制系统712输出的反馈信号F2可以被连接到第二比较器704的阈值调节输入端720。第二反馈控制系统712可具有例如电容器，其在第二比较器704的输出活跃时被充电，而在第二比较器704的输出不活跃时放电。放电电流可以例如是充电电流的10％。该电容器两端的电压可以表示或者是所述第二比较器阈值。该电容器可以起集成电路的作用并使反馈信号F2平滑。反馈信号F2的余波通常是没有什么作用的。

第三比较器706的灵敏度或者第三比较器阈值E3p、E3n可被调节到处于第一比较器702的灵敏度E1p、E1n和第二比较器的灵敏度E2p、E2n之间的范围内。信号F3可以被连接到第三比较器706的阈值调节输入端722。该信号F3可通过耦合元件714耦合于反馈信号F1，而可通过耦合元件716耦合于反馈信号F2。因此信号F3的值处于反馈信号F1的值和反馈信号F2的值之间范围内。耦合元件714、716可以例如是电阻器，该电阻器例如可以具有相同的电阻。

控制电路可以被配置成用于调节第一比较器阈值E1p、E1n，以使得在预定义的时间间隔的第一时间段T1内，第一比较器电路702是处于第一比较器输出的状态，例如逻辑“1”。

该控制电路可进一步被配置为调节第二比较器阈值E2p、E2n，以使得在预定义的时间间隔的第二时间段T2内，第二比较器电路704是处于第一比较器输出的状态，例如逻辑“1”，其中第二时间段T2长于第一时间段T1。

控制电路被配置成用于设定第三比较器阈值E3p、E3n使其处于第一比较器阈值E1p、E1n和第二比较器阈值E2p、E2n之间的范围内。

第一时间段T1和第二时间段T2中至少一个可以是多个子时间段的总和。

第一比较器电路702和第二比较器电路704中至少一个可被配置为窗口比较器电路。第三比较器电路706可被配置为提供评估输出信号K3p、K3n。

存储元件708可被耦合于第三比较器电路706的输出端K3n、K3p以存储评估输出信号。存储元件708可以是触发器，例如RS触发器。置位输入端S可被连接到输出端K3p，并且复位输入端R可以被连接到输出端K3n。存储元件708的输出可以是时钟信号t。

控制电路710、712可被配置为根据第一比较器电路702提供的输出信号K1来调节第一阈值E1p、E1n中的至少一个，并根据第二比较器电路704提供的输出信号K2来调节第二阈值E2p、E2n。

控制电路710、712可被配置为根据第一比较器电路702提供的输出信号K1的基于时间的评估来调节第一阈值E1p、E1n中的至少一个；根据第二比较器电路704提供的输出信号K2的基于时间的评估来调节第二阈值E2p、E2n。

控制电路710、712可被配置为根据第一比较器电路702提供的输出信号K1来调节第一阈值E1p、E1n中的至少一个，其中输出信号K1的第一信号状态和输出信号K1的第二信号状态通过不同的方式被加权；根据第二比较器电路704提供的输出信号K2来调节第二阈值E2p、E2n，其中输出信号K2的第一信号状态和输出信号K2的第二信号状态通过不同的方式被加权。

控制电路710、712可被配置为根据第一比较器电路702提供的输出信号K1的平均值来调节第一阈值E1p、E1n中的至少一个；根据第二比较器电路704提供的输出信号K2的平均值来调节第二阈值E2p、E2n。

图8示出了流经初级线圈P1的电流IP1的信号序列802、初级线圈P1两端的电压VP1的信号序列804以及经过时间t的开关控制信号SD的信号序列806的例子。信号序列802、804和806产生于横穿变压器(例如无芯变压器)进行数据传输期间，在此期间它们通过脉冲在一个方向上进行传输。每一个脉冲可在变压器中诱发一个振荡。可通过抑制或者不抑制所诱发的振荡来在另外方向上传输数据。

电流IP1相对于图3和图5所示的电流IP1进行更改，因为电流IP1自时间点t2开始也缓慢的减弱，但不会达到零。相反，它在时间点t3时突然中断并跳到0，这在变压器或变压器对中可诱发或启动振荡。该振荡频率可以是该变压器或变压器对的谐振频率。该频率在使用了振荡电流电容器的情况下可以被降低。

当使用变压器对时，共用的振荡电路电容器可以是有用的。初级线圈P1、P2上的振荡最初可具有彼此相反的相位。共用的振荡电路电容器可以防止由于变压器线圈的谐振频率略微不同而引起的相位关系的变化。于是谐振电路可由串联连接的初级线圈和电容器组成。

振荡的阻尼可在很大程度上取决于谐振电路的品质因数Q的影响，而该品质因数Q受到变压器品质因数的影响。集成在半导体芯片上的变压器的品质因数可相对较低，例如在5到10的范围内。励磁电路，例如具有动态负内阻，该电路补偿在变压器中的损耗，可用于延长脉冲后振荡的时间。例如，可以采用LC振荡器的励磁电路。励磁的程度可随振荡振幅而减小，以免过励磁。在励磁过激时将难以从振荡中分离出大的脉冲，正如之前结合图6所讨论的。

开关206可被设置于次级侧或者高侧HS，例如图2所示。开关206可用于短路次级线圈S1和/或S2。相对于开关206开启时，开关206关闭时的初级侧或低侧LS的品质因数要低得多。如果励磁不是太大，当开关206被关闭时振荡的振幅会非常快速地减小。

高侧HS上的用于控制开关206的电路可被配置为，在时钟信号方向上接收脉冲后，如果在数据信号方向上将被传输的数据具有一定的值(例如“1”)，其将在特定时间段TD内关闭开关206，而如果将被传输的数据位具有其他值(例如“0”)，则不关闭开关206。时间段TD可比两个时钟信号边沿之间的时间段TT要短，以便不对下一时钟信号边沿的接收产生干扰。

LC振荡器在开关206被打开后可能并不立即开始振荡，因为此时振荡已经大幅度衰减，且由于退磁的突然结束而没有及时产生励磁。如果振荡在此之前就已经被衰减的足够大，则LC振荡器可仅提供以指数方式增加的振荡振幅，然而该振荡振幅会从一个非常小的值开始。

原则上直至下一个时钟信号边沿被接收前，可保持开关206关闭。前提是该开关具有限流的特性，也就是说，它具有随流经的电流增大而快速增加的导通电阻。该特性可以通过采用略高于阈值电压的栅电压驱动场效应晶体管来实现。次级侧的电压脉冲可在接收下一时钟信号边沿时被关闭的该限流开关抑制。然而，如果电流限制大小合适它将仍然具有一个足够被检测到的值。在这点上，结合图6和图7描述的检测电路和方法是有用的。

低侧LS的数据方向上的数据位的检测可以，例如通过振幅检测来实现，例如通过振幅检测电路210来实现。在高侧HS上的开关206仅在特定时间段内被关闭的情况下，振荡的振幅可在一个被延迟的时间点检测，该时间点是相较于上一个时钟信号边沿的传输被延迟，延迟时间与高侧HS上的开关206关闭的时间一样长，但最直接地是在下一个时钟信号边沿传输前检测。如果高侧HS上的开关206直到接收下一个时钟信号边沿前仍然关闭，则足以直接在传输下一时钟信号前进行振幅检测，或者更准确来说，在下一个磁化阶段之前。

作为上述情况的替代，可对比较器检测到的振荡或者周期的数目进行计数，该比较器具有指定的阈值。如果“1”被传输，则仅有少数振荡或者周期将被检测到，而相对来说如果“0”被传输，则被检测到的振荡或者周期数明显要多。数字评估电路可在统计地评估各个计数值且可将阈值调节到低于被解释为“1”的振荡数目，并且也可调节到高于被解释执行为“0”的振荡数目。

由于在两个时钟信号边沿传输之间可传输一个数据位，则有可能在每一个时钟信号周期中传输数据流的两bit的数据。例如，可使用时钟信号进行传输时钟控制的两个Sigma-Delta调节器的数据流。可选的并作为一个示例，可传输Sigma-Delta调节器的数据流和附加的冗余信息的数据流。如果在一个时钟信号周期内将要传输两比特以上的数据，则在四分之一时钟周期之后重复每个时钟信号边沿的传输并在其后在数据流方向上发送另一比特的数据是可能的。

用于信号传输的变压器装置可具有至少一个变压器，控制器和开关电路。变压器可具有初级线圈和次级线圈。变压器装置可具有谐振频率。控制器可以被配置为用于终止驱动初级线圈以使得变压器装置在谐振频率上振荡。开关电路可被耦合到次级线圈并被配置为，在第一开关状态，使变压器装置振荡，并且，在第二开关状态时，使变压器装置的振荡减小。驱动初级线圈可以是磁化阶段、一个退磁阶段和一个电压施加阶段中的至少一个阶段。初级线圈可以在该初级线圈的驱动终止后经过一定时间段之后被驱动。变压器装置可进一步具有可耦合于初级线圈的振幅检测电路。对于该特定时间段，如果开关电路处于第二开关状态时应被选择的足够长以减少振荡，且有足够长的时间可以使振荡振幅的减少被振幅检测电路检测到。开关电路处于第二开关状态的时间，与开始驱动线圈之前的特定时间段相比可更短。连续驱动初级线圈阶段的磁化的方向可能具有相反的极性。对于一定数目的连续驱动初级线圈阶段，连续驱动初级线圈阶段的磁化方向具有相同的极性。在开始驱动线圈之前的特定时间段中，通过检测振荡是否减小而传输一个比特的数据。

结合图4描述的用于磁化和退磁变压器或变压器对的电路装置400需要提供一些密集而连贯的时间点，以便依次增加或者移除电阻。该时间点之间的时间间隔与初级线圈的时间常数L/R相比明显要短。集成于半导体芯片上的变压器的时间常数L/R可在5ns的范围内。因此，需要提供的时间点它们之间的时间间隔为1ns到2ns。

时间点t1和t2时初级线圈中的峰值电流的对称性，可能很大程度上取决于保持时间点t0到t1之间和时间点t1到t2之间的时间间隔。进一步，退磁阶段DP突然结束后产生的脉冲后振荡的振幅，取决于保持时间点t2到t3之间的时间间隔。在短的时间间隔内产生连接不断的数据信号可通过使用反相器链来实现。然而，反相器链并不足够精确，因为通过反相器的延迟可被处理参数、电源电压和温度显著影响。另一种用于在几纳秒的时间间隔内产生连接不断的信号的方法是使用数字PWM(脉冲宽度调制)调制器。此处，一个时钟信号周期可以通过使用一个反馈控制电路和可调延迟元件被分成相等的时间间隔。该电路可能需要根据时钟信号频率来调整延时元件的数量，这要求在芯片设计过程中和在更高级别的系统中使用传输通道时付出相当大的努力。简单的自激电路装置被提供来利用相当精确且可重现的时间间隔来产生连续的信号。

电路装置是基于这样的理解建立的：输入信号和输出信号间的总延迟时间是无关的，确切的说输出信号之间的时间间隔才是有意义的。具有不同延迟时间的延迟电路可被采用。输入信号可同时应用于延迟电路的输入端而导致延迟电路输出端的信号彼此相互错开。延迟元件被构造以使至少有一个处理参数对具有最短延迟的延迟元件有最大的作用，并对具有较大延迟的延迟元件具有交错的较小的作用。被设计为对电路产生影响的处理参数是例如电阻和电容的宽度或横向尺寸。电容的尺寸可随着所需的延迟而增大。如果电容不是使用单位电容器构造而成的，则具有更大延迟时间的电容器会更少的依赖于结构宽度的变化。

具有最短延迟的延迟元件可以具有宽度很小的电阻。具有更长延迟的延时元件中的电阻可以具有更大的宽度。电阻的宽度可与延迟时间成正比。对于给定的电阻值，宽度越大的电阻需要越长的。最后，最长延迟时间和最短延迟时间之间可达到的比值是一个有关芯片空间的问题。

延迟电路可在延迟元件中使用异相信号或反向信号。因此，逆变器对于阈值电压的依赖性会被降低。延迟电路可以对称方式构建。它们既可处理信号也可处理补偿信号。因此，由于每一个信号都存在有一个补偿信号且每一个信号通道中门的数量是恒定的，则开关的控制信号的编码被简化。

图9示出了一种电路装置900的实施例。电路装置900可具有三个延迟电路902、904和914。每一个延迟电路902、904和914可具有两个延迟级920、924和928。两个延迟级920、924和928可以以反相方式运行。延迟级920可使用电阻为R的电阻器906和电容为C的电容器910。电阻器906的宽度可以是例如400nm。电容器910可以是例如2x2μm。子延迟电路924可使用电阻为R的电阻908和电容为1.5C的电容器912。电阻908的宽度可以是例如600nm。电容器912可以是例如2x3μm。子延迟电路928可使用电阻为R的电阻916和电容为2C的电容器918。电阻916的宽度可以是例如800nm。电容器918可以是例如2x4μm。

延迟电路904输出端上的信号DL2可被限流电阻器RC相对于延迟电路902输出端上的信号DL1延迟。延迟电路914输出端上的信号DL3可被另一个限流电阻器RC延迟。R可以是被设计选择来根据薄膜电阻的各变量而增加的电阻值，但不考虑各变量在结构宽度或横向尺寸上影响。电容器910、912和918可被制成如具有高紧密度容限的MOS电容器。通常与MOS电容器有关的非线性误差可以被在反相运行的串联的延迟级920、924和928补偿，以使上升沿和下降沿延迟时间的对称性不受到影响。

对于所有的延迟电路而言，其线路带来的传输延迟和延迟时间都是相同的，且并不影响输出信号DL1、DL2、DL3之间的时间差。

电路装置900可以是被配置为用于提供脉冲的脉冲生成电路装置。它可从一个共同的输入信号中生成两个信号或者脉冲。两个信号中的第一信号相对于共同的输入信号的时间延迟，与第二信号相对于共同的输入信号的时间延迟要更短。第一信号的时间延迟相对于第二信号的时间延迟对生成参数具有更高的灵敏性。

电路装置900可以具有第一信号延迟电路902和第二信号延迟电路904。第一信号延迟电路902和第二信号延迟电路904被配置为接收相同的将被延迟的信号S。第二信号延迟电路904相对于第一信号延迟电路902可具有更长的信号延迟时间。电路装置900可被用作被配置为提供脉冲脉冲生成电路装置。该脉冲生成电路可被配置为提供脉冲以使该脉冲被第一信号延迟电路提供的信号启动而被第二信号延迟电路提供的信号终止。

第一信号延迟电路902可具有受控于过程变量的第一元件。第一元件可对第一信号延迟电路902的信号延迟时间产生影响。

第二信号延迟电路904可具如同第一元件一样，受控于同样的制程变量的第二元件。第二元件可对第二信号延迟电路904的信号延迟时间产生影响。

第二元件的过程变量对第二信号延迟电路904在信号延迟时间上的影响程度，相对于第一元件的过程变量对第一信号延迟电路902在信号延迟时间上的影响程度要小。

第一元件的过程变量对第一信号延迟电路的信号延迟时间上的影响程度，与第一元件对于第一信号延迟电路的信号延迟时间上的影响成反比。第二元件的制程变量对第二信号延迟电路的信号延迟时间上的影响程度，与第二元件对于第二信号延迟电路的信号延迟时间上影响可成反比。

因此，过程变量对于第一元件和第二元件在延迟时间上的影响程度以绝对值算可以是相同的，例如以纳秒为单位。因此，第一信号延迟和第二信号延迟可不取决于该过程变量，也就是说，过程变量的影响程度减弱了。

第一元件可具有第一电阻器906。第二元件可具有第二电阻器908。第一电阻器906和第二电阻器908可具有不同的电阻宽度。第一电阻器906和第二电阻器908可具有相同的标称电阻值R。

第一信号延迟电路902可进一步具有第一电容为C的第一电容器910。第二信号延迟电路904可进一步具有第二电容的第二电容器912。第二电容可与第一电容不同。第二电容可高于第一电容。例如，第一电容可为C而第二电容可为1.5C。

电路装置900可以进一步具有第三信号延迟电路914，延迟电路914包括第三元件，该第三元件与第一元件一样受控于同样的制程变量。第三元件可对第三信号延迟电路914的信号延迟时间产生影响。第三元件的制程变量对第三信号延迟电路914的信号延迟时间上的影响程度，相对于第二元件的制程变量对第二信号延迟电路904的信号延迟时间上的影响程度要小。

第一信号延迟电路902可以含有多个子延迟电路920的串联连接。每一个子延迟电路920可具有第一元件906和信号反相器922。第二信号延迟电路904可以含有多个子延迟电路924的串联连接。每一个子延迟电路924可具有第二元件908和信号反相器926。

如上所述和图8所示的例子，具有相反极性的脉冲可在时钟信号方向上横穿无芯变压器进行交替传输。脉冲的交替可以含有高量的冗余。一些冗余可被放弃，以使在时钟信号方向上传输附加数据。

附加数据可以是例如配置信息，例如用于改变或校准Sigma-delta调节器增益。另外一个例子，可用逐次逼近模数转换器来代替Sigma-delta调节器，其转换是从除了时钟信号之外的附加信息的传输而开始的。进一步，附加数据可以传输高侧HS的电路元件的微调或配置信息，在高侧HS不具有非易失性存储器的情况下，附加数据例如可以存储在低侧LS上。该微调或配置信息可以是，例如用于校准设于高侧HS上的模数转换器的带隙基准或零点误差。

附加数据可在时钟信号方向上通过使单个脉冲反转来进行传输。例如，在交错的正负脉冲序列中负脉冲被正脉冲取代或者正脉冲被负脉冲取代。为了使接收到的脉冲的完整性仍然可以被检测到，所有被传输脉冲中仅有一小部分可能被反转。例如，每第8或第16脉冲可被反转。

采用RS触发器作为存储器的接收电路，如图7所示，将忽略具有相同极性的连续脉冲。该接收电路可能需要将接收到的脉冲极性与存储元件的状态进行比较，并改变存储元件以防止交替的脉冲序列出现偏差。它可输出附加脉冲用于附加数据的逻辑解码。当由于存储元件的状态而导致数个连续接收到的脉冲的极性与其预期极性相反时，存储元件与接收信号的同步是必要的。

图10示出了时钟信号的信号序列1002、用于传输时钟信号的信号序列1004和附加数据的信号序列1006的例子。为简单起见，只显示了未经磁化和退磁矩形脉冲。信号序列1002的上升沿可引起正脉冲，在信号序列1004中示为突起“r”。信号序列1002的下降沿可引起负脉冲，在信号序列1004中示为突起“f”。时钟信号的上升沿和下降沿可通过具有不同极性的脉冲来传输。在没有附加数据需要传输时，信号序列1002可以是具有交替极性的脉冲序列。

例如，正脉冲而不是负脉冲可在第三和第七时钟脉冲的下降沿被传输。脉冲3f、7f的极性已经从负的变化成正的。接收电路可能检测到接收到的时钟信号的极性(负的)与预期极性(正的)不相符。它将在输出端生成“1”，这个输出可持续例如一个时钟信号周期T，如信号序列1006所示。信号序列1006可用于在时钟信号方向传输数据。

如果每N个脉冲有一个脉冲反转，接收电路可被配置为每N个脉冲输出“1”。例如第八脉冲时最多有一个脉冲反转，则接收电路在整个八个脉冲期间或者四个时钟周期内输出为“1”。如此，许多“1”和许多“0”将在附加通道中被传输。数据可与时钟信号在相同的方向传输穿过相同接口，其传输通过数个脉冲的反转实现，而脉冲反转取决于需要被传输的数据。

图11示出了一种用于传输数据和时钟信号的电路1100，例如，横穿变压器102传输。术语“附加数据”可被用于指与时钟信号T在相同方向上传输的数据，例如横穿变压器102传输。它可以是从初级线圈(或低侧)传向次级线圈(或高侧)的数据。与此相对的是，在时钟信号T传输方向的相反方向上传输的数据，也就是从次级线圈(或高侧)传向从初级线圈(或低侧)的数据，例如d1、d2。数据因此可以在两个方向上横穿变压器102进行传输，虽然时钟信号T仅在一个方向上传输。

电路1100可与图2所示和结合图2描述的电路202类似，包括时钟信号T的输入端。进一步，该电路可具有用于传输附加数据信号AD的输入端，信号AD与时钟信号T在相同的方向上传输。电路1100可具有与耦合至变压器102初级线圈的输出端。该初级线圈可例如是单个或者彼此串联耦合的初级线圈P1、P2。初级线圈P1的第一端子1118提供初级线圈的第一连接点，而初级线圈P2的第二端子1124可提供初级线圈的第二连接点。初级线圈P1的第二端子1120可耦合与初级线圈P2的第一端子1122，以形成初级线圈P1、P2之间的节点PG。节点PG可连接于基准电压。

电路1100可具有延迟电路900，编码器1101，上升沿逻辑电路1102，下降沿逻辑电路1104，第一多路转换器电路1106，第二多路转换器电路1108，第一驱动器电路400，和第二驱动器电路400’。

时钟信号T可被应用于延迟电路900。延迟电路900可对时间信号T提供多元的不同延迟。信号间的相对延迟可通过从一个接一个信号的常量延迟而被增大。延迟电路900可，例如，如结合图9所描述的电路装置900一样被实施。延迟可被时钟信号T的上升沿或下降沿激发。因此，可以产生因时时钟信号T的上升沿或下降沿而被延迟的信号。

多个的具有不同延迟的信号可作为输入端连接到上升沿逻辑电路1102和下降沿逻辑电路1104上。上升沿逻辑电路1102可在每个上升沿生成信号g1r到g8r。信号g1r到g8r可，例如，类似于图5所示和结合图5描述的信号g1到g8。然而，上升沿逻辑电路1102在下降沿不生成信号。下降沿逻辑电路1104可在每个下降沿生成信号g1f到g8fr。信号g1f到g8f可例如类似于图5所示和结合图5描述的信号g1到g8。但是，下降沿逻辑电路1102在上升沿不生成信号。

上升沿逻辑电路1102和下降沿逻辑电路1104可作为彼此互补的电路来实施，也即，它们具有相反极性的部件和电位。另一个实施例中，上升沿逻辑电路1102和下降沿逻辑电路1104可以相同的方式应用，然而，其中的一个将在其输入端使多元的具有不同延迟的信号反转。

根据编码器1101提供的信号SE，第一多路转换器电路1106可将信号g1r到g8r或者信号g1f到g8f传输给第一驱动器电路400，如同信号g1到g8。类似的，根据编码器1101提供的信号SE，第二多路转换器1108可将信号g1f到g8f或者信号g1r到g8r传输给第二驱动器400’，如同信号g1’到g8’。

第一驱动器电路400和第二驱动器电路400’可如图4所示和结合图4所描述一样应用。它们可共用一套电阻器，同上所述。第一驱动器电路400的第一输出端1110和第二驱动器电路400’的第二输出端1116可耦合与初级线圈的第一连接点1118。第一驱动器电路400的第二输出端1112和第二驱动器电路400’的第一输出端1114可耦合与初级线圈的第二连接点1124。

附加数据AD可能需要与时钟信号T同步，以使其不对时钟信号T产生的信号产生干扰，例如图5所示的无反转情况下的信号。信号ADsync(例如具有延迟的延迟时钟信号)至少与延迟电路900所提供的最长信号延迟的时间一样，可被用于同步。该同步出现在编码器1101中。

在没有附加数据AD将被传输的情况下，信号SE可具有用于控制第一多路转换器电路1106和第二多路转换器电路1108的第一值。信号g1r到g8r可如同信号g1到g8通过第一多路转换器电路1106传输给第一驱动器400。信号g1f到g8f可如同信号g1’到g8’通过第二多路转换器电路1108传输给第一驱动器400’。

在每个时钟信号T的上升沿，第一驱动器电路400可提供信号给初级线圈P1、P2，该信号如图5所示和结合图5所述的504和506。每个时钟信号T的下降沿，第二驱动器电路400’可提供信号给初级线圈P1、P2，该信号如图5所示和结合图5所述的504和506。换言之，当没有附加数据AD被传输时，横穿变压器102传输的相邻脉冲可具有交错开的极性。

在附加数据AD将被传输的情况下，解码器提供的信号SE可具有用于控制第一多路转换器电路1106和第二多路转换器电路1108第二值，以使在数据传输时，信号g1f到g8f被作为第一多路转换器电路1106的输入，而信号g1r到g8r被作为第二多路转换器电路1108的输入。换言之，时钟信号T的下降沿可导致第一驱动器400的输出，而时钟信号T的上升沿将导致第二驱动器400’的输出。

编码器1101可以各种方式编码附加数据AD。第一个例子，在附加数据AD的上升沿出现后，通过传输信号g1r到g8r穿过第二多路转换器电路1108，只有一个时钟信号T的上升沿可在初级线圈处被反转极性。在附加数据AD的下降沿出现后，通过传输信号g1f到g8f穿过第一多路转换器电路1106，只有一个时钟信号T的下降沿可在初级线圈中被反转极性。编码器1101可根据附加数据AD输出相应的信号SE，用于控制第一多路转换器电路1106和第二多路转换器电路1108。

第二个例子，如果第一值，例如为“0”，被作为编码器1101的附加数据AD，则对应于时钟信号T的上升沿和下降沿的脉冲极性不发生反转。如果第二值，例如为“1”，被作为编码器1101的附加数据AD，则每第N个脉冲的极性发生反转。“N”可为整数。该整数可大于2，也即N>2。此时，则相邻脉冲有足够时间交错极性，以使时钟信号T的传输可被检测到。例如，“N”为8。

图12示出了一种用于解码时钟信号和附加信号的电路的实施例1200，该信号例如可被传输横穿变压器102。电路1200可具有耦合于变压器102的次级线圈的输入端。该次级线圈可例如是单个或者彼此串联耦合的次级线圈S1、S2。次级线圈S1的第一端1202提供次级线圈的第一连接点，而次级线圈S2的第二端1208可提供次级线圈的第二连接点。次级线圈S1的第二端1204可耦合与次级线圈S2的第一端1206，以形成次级线圈S1、S2之间的节点SG。节点SG可连接于基准电压，例如对地电压。电路1200可相当于如图2所示的接收电路，其具有时钟信号t的输出端和附加数据信号ad的附加输出端。

电路1200可具有第一比较器1210，第二比较器1213，第一计数器1218，第二计数器1230，第一或门1242，第二或门1244，存储元件例如触发器1246，和解码器1248。存储元件可输出时钟信号t。解码器1248可输出附加数据信号ad。

次级线圈的第一连接点1202连接于第一比较器1210的正输入1211和第二比较器1213的负输入1215。次级线圈的第二连接点1208连接于第一比较器1210的负输入1212和第二比较器1213的正输入1214。第一比较器1210和第二比较器1213相当于图7所示和结合图7描述的比较器706。

第一比较器1210的输出端K3p可连接于第一计数器1218的时钟输入端1220和第二计数器1230的复位输入端1232。第二比较器1213的输出端K3n可连接于第一计数器1218的复位输入端1222和第二计数器1230的时钟输入端1234。

第一计数器1218和第二计数器1230可分别具有第一输出端1224、1236，第二输出端1226、1238，和第三输出端1228、1240。计数器1218、1230可被如下配置：时钟输入端1220、1234的第一脉冲在第一输出端1224、1236生成脉冲。时钟输入端1220、1234的第二脉冲在第二输出端1226、1238生成脉冲。时钟输入端1220、1234的第三脉冲以及后续脉冲在第三输出端1228、1240生成相应的脉冲。

第一或门1242有三个输入端，分别的连接于第一计数器1218的第一输出端1224、第三输出端1228和第二计数器1230的第二输出端1238。第二或门1244有三个输入端，分别的连接于第二计数器1230的第一输出端1236、第三输出端1240和第一计数器1218的第二输出端1226。

第一或门1242的输出端可与触发器1246的置位输入端S连接。第二或门1244的输出端可与触发器1246的复位输入端R连接。触发器1246可具有生成时钟信号t的输出端。时钟信号t相当于图11所示的变压器102的初级线圈上传输的时钟信号T。触发器1246可作为，例如，如图7所示和结合图7描述的存储元件708。

解码器1248可有两个输入端。其中一个输入端可与第一计数器1218的第二输出端1226连接，而另一个输入端可与第二计数器1230的第二输出端1238连接。

在没有附加数据AD被传输的情况下，变压器102可传输具有相反极性的相邻脉冲，也参见图11的描述。正脉冲可被检测到作为第一比较器1210的输出。输出K3p可导致第一计数器1218在其第一输出端1224输出脉冲，并复位第二计数器1230。负脉冲可被检测到作为第二比较器1213的输出K3n。输出K3n可导致第二计数器1230在其第一输出端1236输出脉冲，并复位第一计数器1218。换言之，在没有附件数据AD被传输的情况下，脉冲交替的在计数器1218、1230的第一输出端1224、1236中输出。触发器1246可在每个脉冲传输时进行切换。换言之，计数器1218、1230和或门1242、1244可被认为是透明的，而电路1200可如图7所示和结合图7描述一样运行。

在附加数据AD被传输的情况下，两个相同极性的脉冲可被连接的传输横穿变压器102。此时，计数器1218、1230中的一个将继续计数，如同没被正脉冲复位。如果附加数据传输正确，此时一个脉冲极性反转，具有相同极性的第三脉冲将跟随先前两个脉冲传输。第三脉冲之后，将跟随有具有相反极性的脉冲，该脉冲可复位相应的计数器。因此，第一和第二计数器1218、1230通常计数不超过3。触发器1246可继续在每个脉冲传输时切换，因为第二脉冲通过或门1244、1242中的一个与触发器1246的输入端R、S中的一个关联，而第一和第二脉冲通过或门1242、1244中的另一个与触发器1246的输入端S、R中的另一个关联。

触发器1246可在每个脉冲传输时切换，而不依赖于附加数据AD的传输，以使仅有少量单个脉冲被反转时仍然生成时钟信号t。进一步，即使漏失计数(例如，超过一个脉冲的极性被反转)，触发器1246也将不再一直持续处于错误的状态，。

解码传输的附加数据可取决于附加数据AD的编码方式。如果编码方式是如结合图11所描述的第一个例子，在附加数据AD的上升沿出现后，只有一个时钟信号T的上升沿被反转极性，而在附加数据AD的下降沿出现后，只有一个时钟信号T的下降沿可被反转极性，计数器1218、1230的第二输出端1226、1238可直接的连接到第二触发器的两个输入端R、S。可从第二触发器的输出端得到附加数据ad。此时，解码器1248可包括该第二触发器(或存储元件)。

在第二个例子中，其中每第N个脉冲的极性用于传输“1”时，第二计数器输出端1226、1238可是“或”输出，并应用于附加计数器的时钟输入端。解码器1248可包括该附加计数器。附加计数器则可对计数器1218、1230的第一输出端1224、1236的脉冲进行计数。由于第二和第三计数器输出端1226、1228和1238、1240的脉冲未被计数，则附加计数器一旦计数达到N-2时被复位。如果第二计数器输出端1226、1238提供更多的脉冲，则附加计数器不需要被复位。

另一个实施例，附加计数器可对时钟输出t处的被解码脉冲进行计数，并在计数达到N/2后被复位。

虽然本发明已参照具体实施方式进行了详细的说明和描述，但本领域技术人员应该理解的是，在不脱离所附条款书所限定的本发明的精神和范围的情况下，本发明在形式和细节上可以做出各种变化。本发明的范围因此由所附条款书限定，并且所有含义和范围等同于条款的所有变化都被包括在本发明范围内。

可替代地和/或者另外地，本发明公开内容的范围是具体包括但不限于，至少在以下列举的条款中所描述的实施例。类似的内容也明确地被本发明包含

1.一种用于信号传输的变压器装置，所述变压器装置包括：

至少一个变压器，其包括初级线圈和次级线圈；以及

控制器，其被配置为：

在磁化阶段，控制流经所述初级线圈的第一电流增加直至达到预定标准，其中所述磁化阶段长于以下项之一：

所述至少一个变压器的所述初级线圈的时间常数；和

所述至少一个变压器的所述初级线圈的所述时间常数的两倍；

在电压施加阶段，施加电压到所述至少一个变压器以使第二电流流经所述初级线圈，其中所述第二电流相对于所述第一电流具有在所述电压施加阶段期间改变的极性，其中所述电压施加阶段短于以下项之一：

所述至少一个变压器的所述初级线圈的所述时间常数的两倍；和

所述至少一个变压器的所述初级线圈的所述时间常数。

2.如条款1所述的变压器装置，

其中所述控制器进一步被配置为，在退磁阶段，控制流经所述初级线圈的第三电流减小，其中所述退磁阶段长于以下项之一：

所述至少一个变压器的所述初级线圈的所述时间常数；和

所述至少一个变压器的所述初级线圈的所述时间常数的两倍

3.如条款1至2所述的变压器装置，

其中所述控制器被配置为逐步增加流经所述至少一个变压器的所述初级线圈的所述第一电流。

4.如条款1至3所述的变压器装置，

其中所述至少一个变压器是无芯变压器。

5.如条款1至4所述的变压器装置，进一步包括：

与所述控制器耦合的电路，该电路包括多个并联连接的分支电路；

其中每一个分支电路包括串联连接的开关和电阻器；

其中每一个分支电路的第一端与基准电压耦合，并且每一个分支电路的第二端与所述至少一个变压器耦合。

6.如条款5所述的变压器装置，

其中所述控制器被配置为在所述磁化阶段开始前断开所有开关。

7.如条款5至6所述的变压器装置，

其中所述控制器被配置为在所述磁化阶段逐个闭合第一组开关以逐步增加所述电流。

8.如条款7所述的变压器装置，

其中所述控制器被配置为在所述电压施加阶段断开所述第一组开关并闭合第二组开关。

9.如条款8所述的变压器装置，

其中所述控制器被配置为在所述退磁阶段逐个断开所述第二组开关以逐步减小所述电流。

10.如条款5至9所述的变压器装置，

其中所述控制器被配置为在所述退磁阶段终止后断开所有开关。

11.如条款5至10所述的变压器装置，

其中所述电阻器中的至少一部分电阻器的电阻大于所述初级线圈的电阻。

12.如条款11所述的变压器装置，

其中所述电阻器中的至少一部分电阻器的所述电阻在约10欧姆到约1000欧姆的范围内。

13.如条款11至12所述的变压器装置，

其中所述初级线圈的所述电阻在约1欧姆到约50欧姆的范围内。

14.如条款1至13所述的变压器装置，

其中所述至少一个变压器包括多个变压器，所述多个变压器中的每一个变压器包括初级线圈和次级线圈；

其中所述多个变压器的所述初级线圈串联连接；以及

其中所述初级线圈之间的节点被连接到基准电压。

15.如条款14所述的变压器装置，

其中所述基准电压约为电源电压的一半。

16.如条款1至15所述的变压器装置，

其中所述控制器进一步被配置为使得所述磁化阶段为以下项之一：

在约5ns到约30ns的范围内；

在约7ns到约20ns的范围内；

在约9ns到约15ns的范围内；和

约10ns。

17.如条款1至16所述的变压器装置，

其中所述控制器进一步被配置为使得所述电压施加阶段为以下项之一：

在约0.5ns到约6ns的范围内；

在约1ns到约4ns的范围内；和

在约2ns到约3ns的范围内。

18.如条款2至17所述的变压器装置，

其中所述控制器进一步被配置为使得所述退磁阶段的持续时间为以下项之一：

在约5ns到约30ns的范围内；

在约7ns到约20ns的范围内；

在约9ns到约15ns的范围内；和

约10ns。

19.如条款1至18所述的变压器装置，

其中所述至少一个变压器的所述初级线圈的所述时间常数为以下项之一：

在约1ns到约10ns的范围内；

在约2ns到约6ns的范围内；和

在约3ns到约4ns的范围内。

20.如条款5至19所述的变压器装置，进一步包括：

与所述控制器耦合的另一个电路，所述另一个电路包括多个并联连接的分支电路；

其中每一个分支电路包括串联连接的开关和电阻器；

其中每一个分支电路的第一端与基准电压耦合，每一个分支电路的第二端与所述至少一个变压器耦合，其中所述另一个电路以与所述电路相反的极性连接至所述变压器。

21.如条款20所述的变压器装置，

其中所述电路的分支电路和所述另一个电路的分支电路共享其相应的电阻器。

22.如条款20或21所述的变压器装置，

其中所述电路的分支电路和所述另一个电路的分支电路的开关被相互对称布置。

23.如条款20至22所述的变压器装置，

其中所述电路和所述另一个电路的分支电路的开关由相同的控制信号控制。

24.如条款20至23所述的变压器装置，

其中所有电阻器的电阻相等。

25.一种电路装置，包括：

具有第一比较器阈值的第一比较器电路；

具有第二比较器阈值的第二比较器电路；

具有第三比较器阈值的第三比较器电路；

控制电路，其被配置为：

调节所述第一比较器阈值，以使所述第一比较器电路针对预定义的时间间隔中的第一时间段而处于第一比较器输出状态，调节所述第二比较器阈值，以使所述第二比较器电路针对所述预定义的时间间隔的第二时间段而处于第一比较器输出状态，其中所述第二时间段长于所述第一时间段，以及

将所述第三比较器阈值设置在在所述第一比较器阈值和所述第二比较器阈值之间。

26.如条款25所述的电路装置，

其中所述第一时间段和所述第二时间段中的至少一个是多个子时间段的总和。

27.如条款25或26所述的电路装置，进一步包括：

至少一个变压器，其包括初级线圈和次级线圈；

其中所述第一比较器电路、所述第二比较器电路和所述第三比较器电路与所述次级线圈耦合。

28.如条款25至27所述的电路装置，

其中所述第一比较器电路、所述第二比较器电路和所述第三比较器电路都被配置为接收相同的信号。

29.如条款25至28所述的电路装置，

其中所述第一比较器电路和所述第二比较器电路中至少一个被配置为窗口比较器电路。

30.如条款25至29所述的电路装置，

其中所述第三比较器电路被配置为提供评估输出信号。

31.如条款30所述的电路装置，进一步包括：

存储元件，其耦合至所述第三比较器电路的输出端，用于存储所述评估输出信号。

32.如条款25至31所述的电路装置，

其中所述控制电路被配置为以下项中的至少一项：

基于所述第一比较器电路提供的输出信号来调节所述第一阈值；以及

基于所述第二比较器电路提供的输出信号来调节所述第二阈值。

33.如条款32所述的电路装置，

其中所述控制电路被配置为以下项中的至少一项：

基于对所述第一比较器电路提供的输出信号进行基于时间的评估来调节所述第一阈值；以及

基于对所述第二比较器电路提供的输出信号进行基于时间的评估来调节所述第二阈值。

34.如条款25至33所述的电路装置，

其中所述控制电路被配置为以下项中的至少一项：

基于所述第一比较器电路提供的输出信号来调节所述第一阈值，其中所述输出信号的第一信号状态和所述输出信号的第二信号状态通过不同的方式被加权；和

基于所述第二比较器电路提供的输出信号来调节所述第二阈值，其中所述输出信号的第一信号状态和所述输出信号的第二信号状态通过不同的方式被加权。

35.如条款33或34所述的电路装置，

其中所述控制电路被配置为以下项中的至少一项：

基于所述第一比较器电路提供的输出信号的平均值来调节所述第一阈值；和

基于所述第二比较器电路提供的输出信号的平均值来调节所述第二阈值。

36.一种用于信号传输的变压器装置，所述变压器装置包括：

至少一个变压器，其包括初级线圈和次级线圈；

所述变压器装置具有谐振频率；

控制器，其被配置为终止驱动所述初级线圈，以使得所述变压器装置以所述谐振频率振荡；

开关电路，其耦合至所述次级线圈并被配置为在第一开关状态时使所述变压器装置振荡，并在第二开关状态时使所述变压器装置的振荡减小。

37.如条款36所述的变压器装置，

其中驱动所述初级线圈包括以下项中的至少一项：

磁化阶段；

退磁阶段；和

电压施加阶段。

38.如条款36或37所述的变压器装置，进一步包括：

在终止驱动所述初级线圈之后经过特定时间段之后，驱动所述初级线圈。

39.如条款36至39所述的变压器装置，进一步包括：

耦合至所述初级线圈的振幅检测电路。

40.如条款39所述的变压器装置，

其中所述特定时间段被选择为足够长，以使如果所述开关电路处于第二开关状态时减少所述振荡，并且足够长到所述振荡振幅的减小可以在所述振幅检测电路中被检测到。

41.如条款38至40所述的变压器装置，其中：

所述开关电路处于所述第二开关状态的时间段与开始驱动所述线圈之前的所述特定时间段相比更短。

42.如条款36至41所述的变压器装置，

其中所述至少一个变压器是无芯变压器。

43.如条款37至42所述的变压器装置，

其中连续驱动所述初级线圈阶段的磁化方向具有相反的极性。

44.如条款37至42所述的变压器装置，其中：

对于一定数目的连续驱动所述初级线圈阶段，连续驱动所述初级线圈阶段的磁化方向具有相同的极性。

45.如条款38至44所述的变压器装置，

在开始驱动线圈之前的所述特定时间段期间，通过检测所述振荡是否减小而传输一个比特的数据。

46.一种电路装置，包括：

第一信号延迟电路，其包括受控于过程变量的第一元件，其中所述第一元件对所述第一信号延迟电路的信号延迟时间产生影响；

第二信号延迟电路，其包括受控于同样的过程变量的第二元件，其中所述第二元件对所述第二信号延迟电路的信号延迟时间产生影响；

其中所述第一信号延迟电路和所述第二信号延迟电路被配置为接收相同的将被延迟的信号；

其中所述第二信号延迟电路具有比所述第一信号延迟电路更长的信号延迟时间；

所述第二元件的所述过程变量对所述第二信号延迟电路的所述信号延迟时间的影响程度小于所述第一元件的所述过程变量对所述第一信号延迟电路的所述信号延迟时间的影响程度。

47.如条款46所述的一种电路装置，

其中所述第一元件的所述过程变量对所述第一信号延迟电路的所述信号延迟时间的影响程度与所述第一元件对所述第一信号延迟电路的所述信号延迟时间的影响成反比；以及

其中所述第二元件的所述过程变量对所述第二信号延迟电路的所述信号延迟时间的影响程度与所述第二元件对所述第二信号延迟电路的所述信号延迟时间的影响成反比。

48.如条款46或47所述的电路装置，其中：

所述第一元件包括第一电阻器；以及

所述第二元件包括第二电阻器；

其中所述第一电阻器和所述第二电阻器具有不同的电阻器宽度；

其中所述第一电阻器和所述第二电阻器具有相同的标称电阻值。

49.如条款46至48所述的电路装置，

其中所述第一信号延迟电路进一步包括具有第一电容的第一电容器；

其中所述第二信号延迟电路进一步包括具有第二电容的第二电容器；

其中所述第二电容与所述第一电容不同。

50.如条款49所述的电路装置，

其中所述第二电容高于所述第一电容。

51.如条款46至50所述的电路装置，进一步包括：

第三信号延迟电路，其包括受控于相同的过程变量的第三元件，其中所述第三元件对所述第三信号延迟电路的所述信号延迟时间产生影响；

其中所述第三元件的过程变量对所述第三信号延迟电路的所述信号延迟时间的影响程度小于所述第二元件的过程变量对所述第二信号延迟电路的所述信号延迟时间的影响程度。

52.如条款46至51所述的电路装置，

其中所述第一信号延迟电路包括串联连接的多个子延迟电路，每一个子延迟电路包括第一元件和信号反相器；以及

其中所述第二信号延迟电路包括串联连接的多个子延迟电路，每一个子延迟电路包括第二元件和信号反相器。

53.一种脉冲生成电路装置，包括：

脉冲生成电路，其被配置为提供脉冲；以及

电路装置，包括：

第一信号延迟电路，包括受控于过程变量的第一元件，其中所述第一元件对所述第一信号延迟电路的信号延迟时间产生影响；

第二信号延迟电路，包括受控于同样的过程变量的第二元件，其中所述第二元件对所述第二信号延迟电路的信号延迟时间产生影响；

其中所述第一信号延迟电路和所述第二信号延迟电路被配置为接收相同的将被延迟的信号；

其中所述第二信号延迟电路具有比所述第一信号延迟电路更长的信号延迟时间；

其中所述第二元件的过程变量对所述第二信号延迟电路的所述信号延迟时间的影响程度小于所述第一元件的过程变量对所述第一信号延迟电路的所述信号延迟时间的影响程度；

其中所述脉冲生成电路被配置为提供所述脉冲，以使所述脉冲被所述第一信号延迟电路提供的信号启动，并使得所述脉冲被所述第二信号延迟电路提供的信号终止。

54.如条款53所述的电路装置，

其中所述信号延迟时间与电阻器的横向尺寸成比例。

55.一种用于在时钟信号传输方向上传输数据的方法，

其中所述时钟信号的上升沿和下降沿通过具有不同极性的脉冲来传输；

其中当没有数据被传输时，不反转所述脉冲的极性；并且其中当有数据被传输时，反转至少一个所述脉冲的极性。

56.如条款55所述的方法，进一步包括：

通过检测脉冲是否具有非期望的极性来检测是否有数据传输，该步骤包括检测连续脉冲是否具有相同极性。

57.如条款55所述的方法，

其中当数据传输时，仅每第N个脉冲极性发生反转；

其中N为以下项之一：

大于2；

等于5；

等于8；以及

等于16。

58.如条款55至57所述的方法，

其中在所述数据的上升沿之后，极性仅反转一次，以及在所述数据下降沿之后，极性再仅反转一次。

59.如条款55至58所述的方法，

其中所述数据为至少以下项之一：

转换器的配置信息；

转换器开始转换的信号；以及

校准信息。

Claims (5)

1.一种用于在时钟信号传输方向上传输数据的方法，

其中所述时钟信号的上升沿和下降沿通过具有不同极性的脉冲来传输；

其中当没有数据被传输时，不反转所述脉冲的极性；并且其中当有数据被传输时，反转至少一个所述脉冲的极性。

2.如权利要求1所述的方法，进一步包括：

通过检测脉冲是否具有非期望的极性来检测是否有数据传输，该步骤包括检测连续脉冲是否具有相同极性。

3.如权利要求1所述的方法，

其中当数据传输时，仅每第N个脉冲极性发生反转；

其中N为以下项之一：

大于2；

等于5；

等于8；以及

等于16。

4.如权利要求1所述的方法，

其中在所述数据的上升沿之后，极性仅反转一次，以及在所述数据下降沿之后，极性再仅反转一次。

5.如权利要求1所述的方法，

其中所述数据为至少以下项之一：

转换器的配置信息；

转换器开始转换的信号；以及

校准信息。

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