JP7351425B1 - ゲート駆動回路および電力変換装置およびゲート駆動回路の制御方法 - Google Patents
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Abstract
Description
本実施形態1は、ゲート指令を測定し、そのパルス幅に応じてパルストランスの駆動周波数を変更することで変調回路のスイッチング損失を増大させることなく装置の出力パルス(ゲート指令のパルス幅)の時間分解能を向上させる。
図2では、偏磁対策のために、Xゲート指令のパルス幅(オン指令)内で第1変調信号vTr1の正パルス、負パルスを1回ずつ出力し、正パルスと負パルスの期間をXゲート指令のオン指令の1周期内で同一にしている。そのため、Xゲート指令のオン指令の1周期以内で偏磁を解消できるが、正負1パルスずつ出力するため短いゲートパルス幅を出力できない。
(1)ゲート指令1周期ごと(図2のXゲート指令1周期ごと)。
(2)出力期間Tonが所定時間を経過した場合。
4…オン側整流回路
5…オフ側整流回路
6…復調回路
7…ゲート回路
8…駆動対象の半導体素子
db1~db4…第1~第4ダイオード回路
9…同期回路
10…立ち上がりエッジ検出回路
11…立ち下がりエッジ検出回路
12…オフパルス幅測定部(アップカウンタ)
13…オフ側1ビットシフト回路
14…オフ側ラッチ回路
15,16…変調信号生成用カウンタ(第1,第2ダウンカウンタ)
17…変調信号生成回路
18,21…Dフリップフロップ回路
19,22…XOR回路
20,23,28,30,46,47,52,53…AND回路
24…オン信号生成用フルブリッジ回路
25…オフ信号生成用フルブリッジ回路
26…立ち上がりエッジ検出回路
27…立ち下がりエッジ検出回路
29,40,51…NOT回路
31,50…ドライブIC
32…反転許可信号
33…ゲート信号生成部
34…極性セレクタ部
35…周期カウンタ
36,37…ネガティブエッジ検出部
38,41,48,49…マルチプレクサ
39,42…バッファ
43…除算器
44,45…比較器
54…OR回路
Claims (16)
- ゲート指令のオン指令とオフ指令に基づいて、第1変調信号と第2変調信号を出力する変調回路と、
前記第1変調信号が印加されるオン側1次巻線および前記オン側1次巻線に印加された電圧を変圧して出力するオン側2次巻線,オン側3次巻線を有する第1パルストランスと、前記オン側2次巻線の出力を整流する第1ダイオード回路と、前記オン側3次巻線の出力を整流する第2ダイオード回路と、を具備するオン側整流回路と、
前記第2変調信号が印加されるオフ側1次巻線および前記オフ側1次巻線に印加された電圧を変圧して出力するオフ側2次巻線,オフ側3次巻線を有する第2パルストランスと、前記オフ側2次巻線の出力を整流する第3ダイオード回路と、前記オフ側3次巻線の出力を整流する第4ダイオード回路と、を具備するオフ側整流回路と、
を備え、前記第1~第4ダイオード回路の出力に応じて駆動対象の半導体素子を制御するゲート駆動回路であって、
前記変調回路は、
前記ゲート指令のオン指令幅およびオフ指令幅に応じて前記第1変調信号および前記第2変調信号の周波数を可変とし、前記オン指令幅と前記第1変調信号の1つの正パルスの期間を同一とし、前記オン指令幅と前記第1変調信号の1つの負パルスの期間を同一とし、前記オン指令となる度に前記第1変調信号の前記正パルスと前記負パルスを交互に出力することを特徴とするゲート駆動回路。 - ゲート指令のオン指令とオフ指令に基づいて、第1変調信号と第2変調信号を出力する変調回路と、
前記第1変調信号が印加されるオン側1次巻線および前記オン側1次巻線に印加された電圧を変圧して出力するオン側2次巻線,オン側3次巻線を有する第1パルストランスと、前記オン側2次巻線の出力を整流する第1ダイオード回路と、前記オン側3次巻線の出力を整流する第2ダイオード回路と、を具備するオン側整流回路と、
前記第2変調信号が印加されるオフ側1次巻線および前記オフ側1次巻線に印加された電圧を変圧して出力するオフ側2次巻線,オフ側3次巻線を有する第2パルストランスと、前記オフ側2次巻線の出力を整流する第3ダイオード回路と、前記オフ側3次巻線の出力を整流する第4ダイオード回路と、を具備するオフ側整流回路と、
を備え、前記第1~第4ダイオード回路の出力に応じて駆動対象の半導体素子を制御するゲート駆動回路であって、
前記変調回路は、
前記ゲート指令のオン指令幅およびオフ指令幅に応じて前記第1変調信号および前記第2変調信号の周波数を可変とし、前記オフ指令幅と前記第2変調信号の1つの正パルスの期間を同一とし、前記オフ指令幅と前記第2変調信号の1つの負パルスの期間を同一とし、前記オフ指令となる度に前記第2変調信号の前記正パルスと前記負パルスを交互に出力することを特徴とするゲート駆動回路。 - 前記変調回路は、
前記ゲート指令の立ち上がりを検出する立ち上がりエッジ検出回路と、
前記ゲート指令の立ち上がりエッジを検出したタイミングでラッチし、ラッチした状態でさらに前記ゲート指令の立ち上がりエッジを検出するとそのタイミングでラッチを解除するラッチ回路と、
前記ゲート指令と前記ラッチ回路の出力の論理積を出力する第1AND回路と、
前記ラッチ回路の出力を反転させるNOT回路と、
前記ゲート指令と前記NOT回路の出力の論理積を出力する第2AND回路と、
前記第1AND回路の出力と前記第2AND回路の出力に基づいてDC/AC変調回路を制御するドライブICと、
前記ドライブICの制御に基づいて前記第1変調信号を出力する前記DC/AC変調回路と、
を備えたことを特徴とする請求項1記載のゲート駆動回路。 - ゲート指令のオン指令とオフ指令に基づいて、第1変調信号と第2変調信号を出力する変調回路と、
前記第1変調信号が印加されるオン側1次巻線および前記オン側1次巻線に印加された電圧を変圧して出力するオン側2次巻線,オン側3次巻線を有する第1パルストランスと、前記オン側2次巻線の出力を整流する第1ダイオード回路と、前記オン側3次巻線の出力を整流する第2ダイオード回路と、を具備するオン側整流回路と、
前記第2変調信号が印加されるオフ側1次巻線および前記オフ側1次巻線に印加された電圧を変圧して出力するオフ側2次巻線,オフ側3次巻線を有する第2パルストランスと、前記オフ側2次巻線の出力を整流する第3ダイオード回路と、前記オフ側3次巻線の出力を整流する第4ダイオード回路と、を具備するオフ側整流回路と、
を備え、前記第1~第4ダイオード回路の出力に応じて駆動対象の半導体素子を制御するゲート駆動回路であって、
前記変調回路は、
前記ゲート指令のオン指令幅およびオフ指令幅に応じて前記第1変調信号および前記第2変調信号の周波数を可変とし、前記ゲート指令のオン指令の期間、前記第1変調信号は正パルスまたは負パルスを出力し、前記ゲート指令の1周期毎に前記第1変調信号の出力開始時の極性を反転し、前記第1変調信号の出力期間が所定時間経過した時に前記第1変調信号の極性を反転させることを特徴とするゲート駆動回路。 - ゲート指令のオン指令とオフ指令に基づいて、第1変調信号と第2変調信号を出力する変調回路と、
前記第1変調信号が印加されるオン側1次巻線および前記オン側1次巻線に印加された電圧を変圧して出力するオン側2次巻線,オン側3次巻線を有する第1パルストランスと、前記オン側2次巻線の出力を整流する第1ダイオード回路と、前記オン側3次巻線の出力を整流する第2ダイオード回路と、を具備するオン側整流回路と、
前記第2変調信号が印加されるオフ側1次巻線および前記オフ側1次巻線に印加された電圧を変圧して出力するオフ側2次巻線,オフ側3次巻線を有する第2パルストランスと、前記オフ側2次巻線の出力を整流する第3ダイオード回路と、前記オフ側3次巻線の出力を整流する第4ダイオード回路と、を具備するオフ側整流回路と、
を備え、前記第1~第4ダイオード回路の出力に応じて駆動対象の半導体素子を制御するゲート駆動回路であって、
前記変調回路は、
前記ゲート指令のオン指令幅およびオフ指令幅に応じて前記第1変調信号および前記第2変調信号の周波数を可変とし、前記ゲート指令のオフ指令の期間、前記第2変調信号は正パルスまたは負パルスを出力し、前記ゲート指令の1周期毎に前記第2変調信号の出力開始時の極性を反転し、前記第2変調信号の出力期間が所定時間経過した時に前記第2変調信号の極性を反転させることを特徴とするゲート駆動回路。 - 前記ゲート指令の立ち下がりエッジで「1」、「0」を切り替える反転許可信号を生成する反転許可信号生成部と、
前記ゲート指令がオン、かつ、前記ゲート指令がオンを出力してから所定時間までは「1」を出力し、それ以外の時「0」となるゲート信号GATE1と、前記ゲート指令がオン、かつ、前記ゲート指令がオンを出力してから所定時間経過後は「1」を出力し、それ以外の時「0」となるゲート信号GATE2と、を生成するゲート信号生成部と、
前記反転許可信号が「0」の場合は、前記ゲート信号GATE1が「1」の時に正出力ゲート信号GATE_Pを「1」、前記ゲート信号GATE2が「1」の時に負出力ゲート信号GATE_Nを「1」、それ以外の時、前記正出力ゲート信号GATE_P、前記負出力ゲート信号GATE_Nを「0」とし、前記反転許可信号が「1」の場合は、前記ゲート信号GATE1が「1」の時に前記負出力ゲート信号GATE_Nを「1」、前記ゲート信号GATE2が「1」の時に前記正出力ゲート信号GATE_Pを「1」、それ以外の時、前記正出力ゲート信号GATE_P、前記負出力ゲート信号GATE_Nを「0」とする極性セレクタ部と、
前記正出力ゲート信号GATE_Pと前記負出力ゲート信号GATE_Nに基づいてDC/AC変調回路を制御するドライブICと、
前記ドライブICの制御に基づいて前記第1変調信号を出力する前記DC/AC変調回路と、
を備えたことを特徴とする請求項4記載のゲート駆動回路。 - 前記DC/AC変調回路は変調信号生成回路であり、
前記変調回路は、
前記ゲート指令をクロック信号に同期させる同期回路と、
前記同期回路の出力の立ち上がりエッジを検出する立ち上がりエッジ検出部と、
前記同期回路の出力の立ち下がりエッジを検出する立ち下がりエッジ検出部と、
前記同期回路の出力の立ち下がりエッジを検出するとカウントを開始し、前記同期回路の出力の立ち上がりエッジを検出するとカウントを停止し、前記クロック信号が入力されるたびにカウント値を加算するオフパルス幅測定部と、
前記オフパルス幅測定部の出力を1/2にするオフ側1ビットシフト回路と、
前記オフ側1ビットシフト回路の出力を前記同期回路の出力の立ち上がりエッジのタイミングでラッチするオフ側ラッチ回路と、
前記オフ側ラッチ回路の出力と前記クロック信号を入力し、前記クロック信号が入力されるたびにカウント値を減算する第1ダウンカウンタと、
前記オフ側ラッチ回路の出力と前記第1ダウンカウンタの出力と前記クロック信号を入力し、前記クロック信号が入力されるたびにカウント値を減算する第2ダウンカウンタと、
を備え、
前記変調信号生成回路は、前記第1,第2ダウンカウンタのカウンタがゼロになるまで前記第2変調信号を出力することを特徴とする請求項3または6記載のゲート駆動回路。 - 前記DC/AC変調回路は、
コンデンサと、
前記コンデンサの両端間に直列接続されたオン側第1,第2半導体素子と、前記コンデンサの両端間に直列接続されたオン側第3,第4半導体素子と、を有するオン信号生成用フルブリッジ回路と、
前記コンデンサの両端間に直列接続されたオフ側第1,第2半導体素子と、前記コンデンサの両端間に直列接続されたオフ側第3,第4半導体素子と、を有するオフ信号生成用フルブリッジ回路と、
を備え、前記オン側第1,第2半導体素子の接続点と前記オン側第3,第4半導体素子の接続点との間に前記第1パルストランスの前記オン側1次巻線が接続され、前記オフ側第1,第2半導体素子の接続点と前記オフ側第3,第4半導体素子の接続点との間に前記第2パルストランスの前記オフ側1次巻線が接続されたことを特徴とする請求項3または6記載のゲート駆動回路。 - 前記変調回路は、
前記ゲート指令をクロック信号に同期させる同期回路と、
前記同期回路の出力の立ち上がりエッジを検出する立ち上がりエッジ検出部と、
前記同期回路の出力の立ち下がりエッジを検出する立ち下がりエッジ検出部と、
前記同期回路の出力の立ち下がりエッジを検出するとカウントを開始し、前記同期回路の出力の立ち上がりエッジを検出するとカウントを停止し、前記クロック信号が入力されるたびにカウント値を加算するオフパルス幅測定部と、
前記オフパルス幅測定部の出力を1/2にするオフ側1ビットシフト回路と、
前記オフ側1ビットシフト回路の出力を前記同期回路の出力の立ち上がりエッジのタイミングでラッチするオフ側ラッチ回路と、
前記オフ側ラッチ回路の出力と前記クロック信号を入力し、前記クロック信号が入力されるたびにカウント値を減算し、カウント値が0になるまで前記オフ側第1,第4半導体素子のゲート指令を出力する第1ダウンカウンタと、
前記オフ側ラッチ回路の出力と前記第1ダウンカウンタの出力と前記クロック信号を入力し、前記クロック信号が入力されるたびにカウント値を減算し、カウント値が0になるまで前記オフ側第2,第3半導体素子のゲート指令を出力する第2ダウンカウンタと、
を備えたことを特徴とする請求項8記載のゲート駆動回路。 - 前記オフパルス幅測定部はn(n:1以上の整数)段構成であり、
1段目に、
D-FF端子に前記クロック信号を入力し、D端子に第1オン側Dフリップフロップ回路の/Q端子の出力を入力し、Q端子の出力が1bit信号となる前記第1オン側Dフリップフロップ回路、を有し、
2段目に、
前記第1オン側Dフリップフロップ回路のQ端子の出力と第2オン側Dフリップフロップ回路のQ端子の出力を入力する第2オン側XOR回路と、
D-FF端子に前記クロック信号を入力し、D端子に前記第2オン側XOR回路の出力を入力し、Q端子の出力が2bit信号となる前記第2オン側Dフリップフロップ回路と、を有し、
3段目に、
前記第1オン側Dフリップフロップ回路のQ端子の出力と前記第2オン側Dフリップフロップ回路のQ端子の出力を入力する第3オン側AND回路と、
前記第3オン側AND回路の出力と第3オン側Dフリップフロップ回路のQ端子の出力を入力する第3オン側XOR回路と、
D-FF端子に前記クロック信号を入力し、D端子に前記第3オン側XOR回路の出力を入力し、Q端子の出力が3bit信号となる前記第3オン側Dフリップフロップ回路と、を有し、
4段目~n段目に、
k(k:4~nの整数)-1bit信号と(k-2)bit・(k-3)bit…2bit・1bit信号を入力する第kオン側AND回路と、
前記第kオン側AND回路の出力と第kオン側Dフリップフロップ回路のQ端子の出力を入力する第kオン側XOR回路と、
D-FF端子に前記クロック信号を入力し、D端子に前記第kオン側XOR回路の出力を入力し、Q端子の出力がkbit信号となる前記第kオン側Dフリップフロップ回路と、
を有することを特徴とする請求項7記載のゲート駆動回路。 - 前記第1,第2ダウンカウンタはn(n:1以上の整数)段構成であり、
1段目に、
D-FF端子に前記クロック信号を入力し、D端子に第1オフ側Dフリップフロップ回路の/Q端子の出力を入力し、Q端子の出力が1bit信号となる前記第1オフ側Dフリップフロップ回路、を有し、
2段目に、
前記第1オフ側Dフリップフロップ回路の/Q端子の出力と第2オフ側Dフリップフロップ回路の/Q端子の出力を入力する第2オフ側XOR回路と、
D-FF端子に前記クロック信号を入力し、D端子に前記第2オフ側XOR回路の出力を入力し、Q端子の出力が2bit信号となる前記第2オフ側Dフリップフロップ回路と、を有し、
3段目に、
前記第1オフ側Dフリップフロップ回路の/Q端子の出力と前記第2オフ側Dフリップフロップ回路の/Q端子の出力を入力する第3オフ側AND回路と、
前記第3オフ側AND回路の出力と第3オフ側Dフリップフロップ回路の/Q端子の出力を入力する第3オフ側XOR回路と、
D-FF端子に前記クロック信号を入力し、D端子に前記第3オフ側XOR回路の出力を入力し、Q端子の出力が3bit信号となる前記第3オフ側Dフリップフロップ回路と、を有し、
4段目~n段目に、
/k(k:4~nの整数)-1bit信号と/(k-2)bit・/(k-3)bit…/2bit・/1bit信号を入力する第kオフ側AND回路と、
前記第kオフ側AND回路の出力と第kオフ側Dフリップフロップ回路の/Q端子の出力を入力する第kオフ側XOR回路と、
D-FF端子に前記クロック信号を入力し、D端子に前記第kオフ側XOR回路の出力を入力し、Q端子の出力がkbit信号となる前記第kオフ側Dフリップフロップ回路と、
を有することを特徴とする請求項7記載のゲート駆動回路。 - 請求項1~2、4~5のうち何れかに記載の駆動対象の半導体素子を備えたことを特徴とする電力変換装置。
- ゲート指令のオン指令とオフ指令に基づいて、第1変調信号と第2変調信号を出力する変調回路と、
前記第1変調信号が印加されるオン側1次巻線および前記オン側1次巻線に印加された電圧を変圧して出力するオン側2次巻線,オン側3次巻線を有する第1パルストランスと、前記オン側2次巻線の出力を整流する第1ダイオード回路と、前記オン側3次巻線の出力を整流する第2ダイオード回路と、を具備するオン側整流回路と、
前記第2変調信号が印加されるオフ側1次巻線および前記オフ側1次巻線に印加された電圧を変圧して出力するオフ側2次巻線,オフ側3次巻線を有する第2パルストランスと、前記オフ側2次巻線の出力を整流する第3ダイオード回路と、前記オフ側3次巻線の出力を整流する第4ダイオード回路と、を具備するオフ側整流回路と、
を備え、前記第1~第4ダイオード回路の出力に応じて駆動対象の半導体素子を制御するゲート駆動回路の制御方法であって、
前記変調回路は、前記ゲート指令のオン指令幅およびオフ指令幅に応じて、前記第1変調信号および前記第2変調信号の周波数を可変とし、前記オン指令幅と前記第1変調信号の1つの正パルスの期間を同一とし、前記オン指令幅と前記第1変調信号の1つの負パルスの期間を同一とし、前記オン指令となる度に前記第1変調信号の前記正パルスと前記負パルスを交互に出力することを特徴とするゲート駆動回路の制御方法。 - ゲート指令のオン指令とオフ指令に基づいて、第1変調信号と第2変調信号を出力する変調回路と、
前記第1変調信号が印加されるオン側1次巻線および前記オン側1次巻線に印加された電圧を変圧して出力するオン側2次巻線,オン側3次巻線を有する第1パルストランスと、前記オン側2次巻線の出力を整流する第1ダイオード回路と、前記オン側3次巻線の出力を整流する第2ダイオード回路と、を具備するオン側整流回路と、
前記第2変調信号が印加されるオフ側1次巻線および前記オフ側1次巻線に印加された電圧を変圧して出力するオフ側2次巻線,オフ側3次巻線を有する第2パルストランスと、前記オフ側2次巻線の出力を整流する第3ダイオード回路と、前記オフ側3次巻線の出力を整流する第4ダイオード回路と、を具備するオフ側整流回路と、
を備え、前記第1~第4ダイオード回路の出力に応じて駆動対象の半導体素子を制御するゲート駆動回路の制御方法であって、
前記変調回路は、前記ゲート指令のオン指令幅およびオフ指令幅に応じて、前記第1変調信号および前記第2変調信号の周波数を可変とし、前記オフ指令幅と前記第2変調信号の1つの正パルスの期間を同一とし、前記オフ指令幅と前記第2変調信号の1つの負パルスの期間を同一とし、前記オフ指令となる度に前記第2変調信号の前記正パルスと前記負パルスを交互に出力することを特徴とするゲート駆動回路の制御方法。 - ゲート指令のオン指令とオフ指令に基づいて、第1変調信号と第2変調信号を出力する変調回路と、
前記第1変調信号が印加されるオン側1次巻線および前記オン側1次巻線に印加された電圧を変圧して出力するオン側2次巻線,オン側3次巻線を有する第1パルストランスと、前記オン側2次巻線の出力を整流する第1ダイオード回路と、前記オン側3次巻線の出力を整流する第2ダイオード回路と、を具備するオン側整流回路と、
前記第2変調信号が印加されるオフ側1次巻線および前記オフ側1次巻線に印加された電圧を変圧して出力するオフ側2次巻線,オフ側3次巻線を有する第2パルストランスと、前記オフ側2次巻線の出力を整流する第3ダイオード回路と、前記オフ側3次巻線の出力を整流する第4ダイオード回路と、を具備するオフ側整流回路と、
を備え、前記第1~第4ダイオード回路の出力に応じて駆動対象の半導体素子を制御するゲート駆動回路の制御方法であって、
前記変調回路は、前記ゲート指令のオン指令幅およびオフ指令幅に応じて前記第1変調信号および前記第2変調信号の周波数を可変とし、前記ゲート指令のオン指令の期間、前記第1変調信号は正パルスまたは負パルスを出力し、前記ゲート指令の1周期毎に前記第1変調信号の出力開始時の極性を反転し、前記第1変調信号の出力期間が所定時間経過した時に前記第1変調信号の極性を反転させることを特徴とするゲート駆動回路の制御方法。 - ゲート指令のオン指令とオフ指令に基づいて、第1変調信号と第2変調信号を出力する変調回路と、
前記第1変調信号が印加されるオン側1次巻線および前記オン側1次巻線に印加された電圧を変圧して出力するオン側2次巻線,オン側3次巻線を有する第1パルストランスと、前記オン側2次巻線の出力を整流する第1ダイオード回路と、前記オン側3次巻線の出力を整流する第2ダイオード回路と、を具備するオン側整流回路と、
前記第2変調信号が印加されるオフ側1次巻線および前記オフ側1次巻線に印加された電圧を変圧して出力するオフ側2次巻線,オフ側3次巻線を有する第2パルストランスと、前記オフ側2次巻線の出力を整流する第3ダイオード回路と、前記オフ側3次巻線の出力を整流する第4ダイオード回路と、を具備するオフ側整流回路と、
を備え、前記第1~第4ダイオード回路の出力に応じて駆動対象の半導体素子を制御するゲート駆動回路の制御方法であって、
前記変調回路は、前記ゲート指令のオン指令幅およびオフ指令幅に応じて前記第1変調信号および前記第2変調信号の周波数を可変とし、前記ゲート指令のオフ指令の期間、前記第2変調信号は正パルスまたは負パルスを出力し、前記ゲート指令の1周期毎に前記第2変調信号の出力開始時の極性を反転し、前記第2変調信号の出力期間が所定時間経過した時に前記第2変調信号の極性を反転させることを特徴とするゲート駆動回路の制御方法。
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