JP2023067333A - ゲート駆動回路，電力変換装置およびゲート駆動回路の制御方法 - Google Patents

Abstract

【課題】パルストランスの磁気飽和を防ぎつつ、パルストランスの駆動周波数を抑制し、ゲート指令のパルス幅の時間分解能を向上させたゲート駆動回路を提供する。【解決手段】ゲート駆動回路は、変調回路２，３と、オン側整流回路４と、オフ側整流回路５と、を備える。変調回路２，３は、ゲート指令のオン指令とオフ指令に基づいて、第１変調信号ｖＴｒ１と第２変調信号ｖＴｒ２を出力する。オン側整流回路４は１次巻線，２次巻線，３次巻線を有する第１パルストランスＴｒ１と、第１，第２ダイオード回路ｄｂ１，ｄｂ２と、を備える。オフ側整流回路５は１次巻線，２次巻線，３次巻線を有する第２パルストランスＴｒ２と、第３，第４ダイオード回路ｄｂ３，ｄｂ４と、を備える。変調回路２，３は、ゲート指令のオン指令幅およびオフ指令幅に応じて、第１変調信号ｖＴｒ１および第２変調信号ｖＴｒ２の周波数を可変とする。【選択図】図１

Description

本発明は、半導体素子のゲート駆動回路，電力変換装置およびゲート駆動回路の制御方法に関する。

図１０，図１１に特許文献１における回路構成及び動作例を示す。図１０，図１１は半導体素子のゲート駆動回路に関する発明を示しており、ＤＣ／ＡＣ変換回路、変調回路によりパルストランスを駆動しゲート信号とゲート駆動用の電力の両方を伝送することで光ファイバなどの通信ケーブルを省略し、低コスト化を実現している。

図１０，図１１の制御例ではゲート信号が入力されている期間のみ、変調回路の出力電圧を大きくすることでゲート信号の出力状態を判別し、信号の判別を行っているものと推察される。

特開２００６－２７１０４１号公報

しかし、図１０の構成の場合、パルストランスの磁気飽和を防ぐために、ゲート入力信号はパルストランスの駆動周期の整数倍としなければならず、出力できるゲート入力信号のパルス幅の時間分解能が低くなってしまうという問題がある。図１１の波形が、ゲート入力信号のオン期間をパルストランスの駆動周期の１０倍とした例である。なお、このパルストランスの駆動周期は、常時固定値である。

パルストランスの駆動周波数を増加させることでゲート入力信号のパルス幅の時間分解能を向上できるが、パルストランスを駆動するＤＣ／ＡＣ変換回路のスイッチング周波数を高くしなければならないためスイッチング損失が増大してしまい現実的ではない。

以上示したようなことから、パルストランスの磁気飽和を防ぎつつ、パルストランスの駆動周波数を抑制し、ゲート指令のパルス幅の時間分解能を向上させたゲート駆動回路を提供することが課題となる。

本発明は、前記従来の問題に鑑み、案出されたもので、その一態様は、ゲート指令のオン指令とオフ指令に基づいて、第１変調信号と第２変調信号を出力する変調回路と、前記第１変調信号が印加されるオン側１次巻線および前記オン側１次巻線に印加された電圧を変圧して出力するオン側２次巻線，オン側３次巻線を有する第１パルストランスと、前記オン側２次巻線の出力を整流する第１ダイオード回路と、前記オン側３次巻線の出力を整流する第２ダイオード回路と、を具備するオン側整流回路と、前記第２変調信号が印加されるオフ側１次巻線および前記オフ側１次巻線に印加された電圧を変圧して出力するオフ側２次巻線，オフ側３次巻線を有する第２パルストランスと、前記オフ側２次巻線の出力を整流する第３ダイオード回路と、前記オフ側３次巻線の出力を整流する第４ダイオード回路と、を具備するオフ側整流回路と、を備え、前記第１～第４ダイオード回路の出力に応じて駆動対象の半導体素子を制御するゲート駆動回路であって、前記変調回路は、前記ゲート指令のオン指令幅およびオフ指令幅に応じて、前記第１変調信号および前記第２変調信号の周波数を可変とすることを特徴とする。

また、その一態様として、前記変調回路は、前記ゲート指令をクロック信号に同期させる同期回路と、前記同期回路の出力の立ち上がりエッジを検出する立ち上がりエッジ検出部と、前記同期回路の出力の立ち下がりエッジを検出する立ち下がりエッジ検出部と、前記立ち上がりエッジを検出するとカウントを開始し、前記立ち下がりエッジを検出するとカウントを停止し、前記クロック信号が入力されるたびにカウント値を加算するオンパルス幅測定部と、前記立ち下がりエッジを検出するとカウントを開始し、前記立ち上がりエッジを検出するとカウントを停止し、前記クロック信号が入力されるたびにカウント値を加算するオフパルス幅測定部と、前記オンパルス幅測定部の出力を１／２にするオン側１ビットシフト回路と、前記オフパルス幅測定部の出力を１／２にするオフ側１ビットシフト回路と、前記オン側１ビットシフト回路の出力を前記立ち下がりエッジのタイミングでラッチするオン側ラッチ回路と、前記オフ側１ビットシフト回路の出力を前記立ち上がりエッジのタイミングでラッチするオフ側ラッチ回路と、前記オン側ラッチ回路の出力と前記クロック信号を入力し、前記クロック信号が入力されるたびにカウント値を減算する第１ダウンカウンタと、前記オン側ラッチ回路の出力と前記第１ダウンカウンタの出力と前記クロック信号を入力し、前記クロック信号が入力されるたびにカウント値を減算する第２ダウンカウンタと、前記オフ側ラッチ回路の出力と前記クロック信号を入力し、前記クロック信号が入力されるたびにカウント値を減算する第３ダウンカウンタと、前記オフ側ラッチ回路の出力と前記第３ダウンカウンタの出力と前記クロック信号を入力し、前記クロック信号が入力されるたびにカウント値を減算する第４ダウンカウンタと、前記第１，第２ダウンカウンタのカウンタがゼロになるまで前記第１変調信号を出力し、前記第３，第４ダウンカウンタのカウンタがゼロになるまで前記第２変調信号を出力する変調信号生成回路と、を備えたことを特徴とする。

また、他の態様として、前記変調回路は、コンデンサと、前記コンデンサの両端間に直列接続されたオン側第１，第２半導体素子と、前記コンデンサの両端間に直列接続されたオン側第３，第４半導体素子と、を有するオン信号生成用フルブリッジ回路と、前記コンデンサの両端間に直列接続されたオフ側第１，第２半導体素子と、前記コンデンサの両端間に直列接続されたオフ側第３，第４半導体素子と、を有するオフ信号生成用フルブリッジ回路と、を備え、前記オン側第１，第２半導体素子の接続点と前記オン側第３，第４半導体素子の接続点との間に前記第１パルストランスの前記オン側１次巻線が接続され、前記オフ側第１，第２半導体素子の接続点と前記オフ側第３，第４半導体素子の接続点との間に前記第２パルストランスの前記オフ側１次巻線が接続されたことを特徴とする。

また、その一態様として、前記変調回路は、前記ゲート指令をクロック信号に同期させる同期回路と、前記同期回路の出力の立ち上がりエッジを検出する立ち上がりエッジ検出部と、前記同期回路の出力の立ち下がりエッジを検出する立ち下がりエッジ検出部と、前記立ち上がりエッジを検出するとカウントを開始し、前記立ち下がりエッジを検出するとカウントを停止し、前記クロック信号が入力されるたびにカウント値を加算するオンパルス幅測定部と、前記立ち下がりエッジを検出するとカウントを開始し、前記立ち上がりエッジを検出するとカウントを停止し、前記クロック信号が入力されるたびにカウント値を加算するオフパルス幅測定部と、前記オンパルス幅測定部の出力を１／２にするオン側１ビットシフト回路と、前記オフパルス幅測定部の出力を１／２にするオフ側１ビットシフト回路と、前記オン側１ビットシフト回路の出力を前記立ち下がりエッジのタイミングでラッチするオン側ラッチ回路と、前記オフ側１ビットシフト回路の出力を前記立ち上がりエッジのタイミングでラッチするオフ側ラッチ回路と、前記オン側ラッチ回路の出力と前記クロック信号を入力し、前記クロック信号が入力されるたびにカウント値を減算し、カウント値が０になるまで前記オン側第１，第４半導体素子のゲート指令を出力する第１ダウンカウンタと、前記オン側ラッチ回路の出力と前記第１ダウンカウンタの出力と前記クロック信号を入力し、前記クロック信号が入力されるたびにカウント値を減算し、カウント値が０になるまで前記オン側第２，第３半導体素子のゲート指令を出力する第２ダウンカウンタと、前記オフ側ラッチ回路の出力と前記クロック信号を入力し、前記クロック信号が入力されるたびにカウント値を減算し、カウント値が０になるまで前記オフ側第１，第４半導体素子のゲート指令を出力する第３ダウンカウンタと、前記オフ側ラッチ回路の出力と前記第３ダウンカウンタの出力と前記クロック信号を入力し、前記クロック信号が入力されるたびにカウント値を減算し、カウント値が０になるまで前記オフ側第２，第３半導体素子のゲート指令を出力する第４ダウンカウンタと、を備えたことを特徴とする。

また、その一態様として、前記オンパルス幅測定部および前記オフパルス幅測定部はｎ（ｎ：１以上の整数）段構成であり、１段目に、Ｄ－ＦＦ端子に前記クロック信号を入力し、Ｄ端子に第１オン側Ｄフリップフロップ回路の／Ｑ端子の出力を入力し、Ｑ端子の出力が１ｂｉｔ信号となる前記第１オン側Ｄフリップフロップ回路、を有し、２段目に、前記第１オン側Ｄフリップフロップ回路のＱ端子の出力と第２オン側Ｄフリップフロップ回路のＱ端子の出力を入力する第２オン側ＸＯＲ回路と、Ｄ－ＦＦ端子に前記クロック信号を入力し、Ｄ端子に前記第２オン側ＸＯＲ回路の出力を入力し、Ｑ端子の出力が２ｂｉｔ信号となる前記第２オン側Ｄフリップフロップ回路と、を有し、３段目に、前記第１オン側Ｄフリップフロップ回路のＱ端子の出力と前記第２オン側Ｄフリップフロップ回路のＱ端子の出力を入力する第３オン側ＡＮＤ回路と、前記第３オン側ＡＮＤ回路の出力と第３オン側Ｄフリップフロップ回路のＱ端子の出力を入力する第３オン側ＸＯＲ回路と、Ｄ－ＦＦ端子に前記クロック信号を入力し、Ｄ端子に前記第３オン側ＸＯＲ回路の出力を入力し、Ｑ端子の出力が３ｂｉｔ信号となる前記第３オン側Ｄフリップフロップ回路と、を有し、４段目～ｎ段目に、ｋ（ｋ：４～ｎの整数）－１ｂｉｔ信号と（ｋ－２）ｂｉｔ・（ｋ－３）ｂｉｔ…２ｂｉｔ・１ｂｉｔ信号を入力する第ｋオン側ＡＮＤ回路と、前記第ｋオン側ＡＮＤ回路の出力と第ｋオン側Ｄフリップフロップ回路のＱ端子の出力を入力する第ｋオン側ＸＯＲ回路と、Ｄ－ＦＦ端子に前記クロック信号を入力し、Ｄ端子に前記第ｋオン側ＸＯＲ回路の出力を入力し、Ｑ端子の出力がｋｂｉｔ信号となる前記第ｋオン側Ｄフリップフロップ回路と、を有することを特徴とする。

また、その一態様として、前記第１～第４ダウンカウンタはｎ（ｎ：１以上の整数）段構成であり、１段目に、Ｄ－ＦＦ端子に前記クロック信号を入力し、Ｄ端子に第１オフ側Ｄフリップフロップ回路の／Ｑ端子の出力を入力し、Ｑ端子の出力が１ｂｉｔ信号となる前記第１オフ側Ｄフリップフロップ回路、を有し、２段目に、前記第１オフ側Ｄフリップフロップ回路の／Ｑ端子の出力と第２オフ側Ｄフリップフロップ回路の／Ｑ端子の出力を入力する第２オフ側ＸＯＲ回路と、Ｄ－ＦＦ端子に前記クロック信号を入力し、Ｄ端子に前記第２オフ側ＸＯＲ回路の出力を入力し、Ｑ端子の出力が２ｂｉｔ信号となる前記第２オフ側Ｄフリップフロップ回路と、を有し、３段目に、前記第１オフ側Ｄフリップフロップ回路の／Ｑ端子の出力と前記第２オフ側Ｄフリップフロップ回路の／Ｑ端子の出力を入力する第３オフ側ＡＮＤ回路と、前記第３オフ側ＡＮＤ回路の出力と第３オフ側Ｄフリップフロップ回路の／Ｑ端子の出力を入力する第３オフ側ＸＯＲ回路と、Ｄ－ＦＦ端子に前記クロック信号を入力し、Ｄ端子に前記第３オフ側ＸＯＲ回路の出力を入力し、Ｑ端子の出力が３ｂｉｔ信号となる前記第３オフ側Ｄフリップフロップ回路と、を有し、４段目～ｎ段目に、／ｋ（ｋ：４～ｎの整数）－１ｂｉｔ信号と／（ｋ－２）ｂｉｔ・／（ｋ－３）ｂｉｔ…／２ｂｉｔ・／１ｂｉｔ信号を入力する第ｋオフ側ＡＮＤ回路と、前記第ｋオフ側ＡＮＤ回路の出力と第ｋオフ側Ｄフリップフロップ回路の／Ｑ端子の出力を入力する第ｋオフ側ＸＯＲ回路と、Ｄ－ＦＦ端子に前記クロック信号を入力し、Ｄ端子に前記第ｋオフ側ＸＯＲ回路の出力を入力し、Ｑ端子の出力がｋｂｉｔ信号となる前記第ｋオフ側Ｄフリップフロップ回路と、を有することを特徴とする。

本発明によれば、パルストランスの磁気飽和を防ぎつつ、パルストランスの駆動周波数を抑制し、ゲート指令のパルス幅の時間分解能を向上させたゲート駆動回路を提供することが可能となる。

実施形態１におけるゲート駆動回路を示す回路構成図。 ゲート駆動回路の各波形を示すタイムチャート。 実施形態１における変調回路を示すブロック図。 実施形態１における変調回路の各波形を示すタイムチャート。 オンパルス幅測定部、オフパルス幅測定部（ｎ段のアップカウンタ）を示す図。 ｎ段のダウンカウンタを示す図。 実施形態２における変調回路を示す図。 実施形態２における変調回路の制御部を示すブロック図。 実施形態２における変調回路の制御部の各波形を示すタイムチャート。 特許文献１のゲート駆動回路を示す回路構成図。 特許文献１のゲート駆動回路の各波形を示すタイムチャート。

以下、本願発明におけるゲート駆動回路の実施形態１，２を図１～図９に基づいて詳述する。

［実施形態１］
本実施形態１は、ゲート指令を測定し、そのパルス幅に応じてパルストランスの駆動周波数を変更することで変調回路のスイッチング損失を増大させることなく装置の出力パルス（ゲート指令のパルス幅）の時間分解能を向上させる。

本実施形態１におけるゲート駆動回路の回路図を図１、ゲート駆動回路の各波形を示すタイムチャートを図２、変調回路のブロック図を図３、変調回路の各波形のタイムチャートを図４に示す。

まず、図１のゲート駆動回路について説明する。図１に示すように、本実施形態１のゲート駆動回路は、変調回路２，３と、オン側整流回路４と、オフ側整流回路５と、復調回路６と、ゲート回路７と、を有し、駆動対象の半導体素子８を制御する。

ゲート指令のオン指令が変調回路２に出力される。また、ゲート指令のオフ指令が変調回路３に出力される。図１ではオン指令が入力される変調回路２とオフ指令が入力される変調回路３を示しているが、オン指令、オフ指令が１つの変調回路に入力される構成でもよい。

変調回路２に、オン側整流回路４の第１パルストランスＴｒ１のオン側１次巻線が接続される。第１パルストランスＴｒ１はオン側１次巻線とオン側１次巻線に印加された電圧を変圧して出力するオン側２次巻線とオン側３次巻線とを有する。第１パルストランスＴｒ１のオン側２次巻線には第１ダイオード回路ｄｂ１が接続され、第１パルストランスＴｒ１のオン側３次巻線には第２ダイオード回路ｄｂ２が接続される。

変調回路３に、オフ側整流回路５の第２パルストランスＴｒ２のオフ側１次巻線が接続される。第２パルストランスＴｒ２はオフ側１次巻線とオフ側１次巻線に印加された電圧を変圧して出力するオフ側２次巻線とオフ側３次巻線とを有する。第２パルストランスＴｒ２のオフ側２次巻線には第３ダイオード回路ｄｂ３が接続され、第２パルストランスＴｒ２のオフ側３次巻線には第４ダイオード回路ｄｂ４が接続される。第１～第４ダイオード回路ｄｂ１～ｄｂ４は例えばフルブリッジ回路とする。

次に、復調回路６について説明する。第１ダイオード回路ｄｂ１の一方の端子には第１ダイオードＤ１のアノードが接続される。第２ダイオード回路ｄｂ２の一方の端子には第２ダイオードＤ２のアノードが接続される。第３ダイオード回路ｄｂ３の一方の端子には第３ダイオードＤ３のアノードが接続される。第４ダイオード回路ｄｂ４の一方の端子には第４ダイオードＤ４のアノードが接続される。

第１，第３ダイオードＤ１，Ｄ３のカソードと第２，第４ダイオード回路ｄｂ２，ｄｂ４の他方の端子との間に第１，第２コンデンサＣ１，Ｃ２が直列接続される。第１，第３ダイオード回路ｄｂ１，ｄｂ３の他方の端子は第１，第２コンデンサＣ１，Ｃ２の接続点に接続される。また、第２ダイオードＤ２，第４ダイオードＤ４のカソードは第１，第２コンデンサＣ１，Ｃ２の接続点に接続される。

第１ダイオードＤ１のアノードには第１抵抗Ｒ１の一端が接続される。第１抵抗Ｒ１の他端には第２半導体素子Ｑ２の第２端子（ドレイン端子）、第３半導体素子Ｑ３の第１端子（ゲート端子）、第４半導体素子Ｑ４の第１端子（ゲート端子）が接続される。

第２ダイオードＤ２のアノードには第４抵抗Ｒ４の一端と第１半導体素子Ｑ１の第１端子（ゲート端子）が接続される。第４抵抗Ｒ４の他端には、第２，第４ダイオード回路ｄｂ２，ｄｂ４の他方の端子が接続される。

第４ダイオードＤ４のアノードには第２抵抗Ｒ２の一端が接続される。第２抵抗Ｒ２の他端には第１半導体素子Ｑ１の第２端子（ドレイン端子）と第３抵抗Ｒ３の一端が接続される。第１半導体素子Ｑ１の第３端子（ソース端子）は第２，第４ダイオード回路ｄｂ２，ｄｂ４の他方の端子に接続される。

第３抵抗Ｒ３の他端には第５抵抗Ｒ５の一端と第２半導体素子Ｑ２の第１端子（ゲート端子）が接続される。第５抵抗Ｒ５の他端は第２，第４ダイオード回路ｄｂ２，ｄｂ４の他方の端子に接続される。第２半導体素子Ｑ２の第３端子（ソース端子）は第２，第４ダイオード回路ｄｂ２，ｄｂ４の他方の端子に接続される。

次に、ゲート回路７について説明する。第３半導体素子Ｑ３の第１端子（ゲート端子）は第１抵抗Ｒ１の他端と第２半導体素子Ｑ２の第２端子（ドレイン端子）と接続される。第３半導体素子Ｑ３の第２端子（ドレイン端子）は第１ダイオードＤ１のカソードと接続される。第３半導体素子Ｑ３の第３端子（ソース端子）はオン側抵抗Ｒｏｎの一端と接続される。

第４半導体素子Ｑ４の第１端子（ゲート端子）は第１抵抗Ｒ１の他端と第２半導体素子Ｑ２の第２端子（ドレイン端子）と接続される。第４半導体素子Ｑ４の第２端子（ドレイン端子）はオフ側抵抗Ｒｏｆｆの一端と接続される。第４半導体素子Ｑ４の第３端子（ソース端子）は第２，第４ダイオード回路ｄｂ２，ｄｂ４の他方の端子と接続される。

オン側抵抗Ｒｏｎとオフ側抵抗Ｒｏｆｆの他端は駆動対象の半導体素子８の第１端子（ゲート端子）に接続される。駆動対象の半導体素子８の第３端子（ソース端子）は第２，第４ダイオードＤ２，Ｄ４のカソードに接続される。

ここで、第１パルストランスＴｒ１のオン側１次巻線に印加する第１変調信号（電圧）をｖＴｒ１とし、第２パルストランスＴｒ２のオフ側１次巻線に印加する第２変調信号（電圧）をｖＴｒ２とする。また、第１コンデンサＣ１の電圧をＶｇ＋とし、第２コンデンサＣ２の電圧をＶｇ－とする。さらに、駆動対象の半導体素子８のゲート電圧（ゲート－ソース間の電圧）をＶｇｓとする。

図１の回路は特許文献１と同様にオン信号、オフ信号に対して第１，第２パルストランスＴｒ１，Ｔｒ２を駆動する周波数で変調することにより第１，第２パルストランスＴｒ１，Ｔｒ２をドライブし、電力を伝送すると同時に、復調回路６に信号を入力することによりゲート回路７にオンオフ指令を伝達する。この時、ゲート指令として入力されるパルス幅をカウンタにより計測し、その幅を一周期とした周波数で第１，第２パルストランスＴｒ１，Ｔｒ２を駆動することによりゲート指令のパルス幅に適した周波数で第１，第２パルストランスＴｒ１，Ｔｒ２を変調できるため高分解能化を実現できる。

図１の回路はゲートオン指令生成用の第１パルストランスＴｒ１とゲートオフ指令生成用の第２パルストランスＴｒ２を具備している点に特徴がある。オン指令を送信したい場合には第１パルストランスＴｒ１に電圧を印加し、オフ指令を送信したい場合には第２パルストランスＴｒ２に電圧を印加すればよい。

第１，第２パルストランスＴｒ１，Ｔｒ２に３次巻線を設けることでゲート電圧Ｖｇｓに負バイアスを印加することができる。Ｖｇ＋は２次巻線による電圧を整流した電圧，Ｖｇ－は３次巻線による電圧を整流した電圧となる。電圧Ｖｇ＋，Ｖｇ－の大きさは第１，第２パルストランスＴｒ１，Ｔｒ２の巻数比と第１，第２パルストランスＴｒ１，Ｔｒ２に印加する電圧（第１，第２変調信号）ｖＴｒ１，ｖＴｒ２により調節できる。

プッシュプル回路を構成する第３，第４半導体素子Ｑ３，Ｑ４の出力はオン側とオフ側でゲート抵抗値を分けることを想定し、抵抗を介して結線することでダイオードを省略する構成としている。プッシュプル回路の出力は抵抗を介さずに結線してもよい。

まず、オン時の動作について概説する。動作タイムチャートを図２に示す。図２のタイムチャートでは説明を簡略化するために第１～第４半導体素子Ｑ１，Ｑ２，Ｑ３，Ｑ４のゲート電圧閾値は無視するものとする。図２に示すようにゲート指令がｈｉｇｈになると第１パルストランスＴｒ１に第１変調信号ｖＴｒ１の電圧が印加され、第１，第２ダイオード回路ｄｂ１，ｄｂ２を介して第１，第２コンデンサＣ１，Ｃ２が充電される。

この時、第１半導体素子Ｑ１のゲート－ソース間に電圧が印加され第１半導体素子Ｑ１が導通し、第２半導体素子Ｑ２がオフ状態となる。第２半導体素子Ｑ２がオフ状態となるので第３，第４半導体素子Ｑ３，Ｑ４のゲート電圧が第１抵抗Ｒ１を介して充電される。すると、第３，第４半導体素子Ｑ３，Ｑ４のゲート電圧は第１コンデンサＣ１と同電位となり、第３半導体素子Ｑ３が導通し、ゲート電圧Ｖｇｓが第１コンデンサＣ１の充電電圧ｖｇ＋まで上昇する。

次に、オフ時の動作について概説する。図２に示すようにゲート指令がｌｏｗになると第２パルストランスＴｒ２に第２変調信号ｖＴｒ２の電圧が印加され、第３，第４ダイオード回路ｄｂ３，ｄｂ４を介して第１，第２コンデンサＣ１，Ｃ２が充電される。

この時、第２半導体素子Ｑ２のゲート－ソース間は第２抵抗Ｒ２を介して充電されるため第２半導体素子Ｑ２が導通する。すると、第３，第４半導体素子Ｑ３，Ｑ４のゲート電圧が第２コンデンサＣ２と同電位となるため、第４半導体素子Ｑ４が導通しゲート電圧Ｖｇｓが第２コンデンサＣ２の充電電圧－ｖｇ－まで低下する。以上の動作を１周期とすることで駆動対象の半導体素子８のオンオフ動作を制御することができる。

次に、本実施形態１における第１，第２変調信号ｖＴｒ１，ｖＴｒ２の生成方法について述べる。第１，第２変調信号ｖＴｒ１，ｖＴｒ２の生成は図３に示した変調回路２，３の構成例を用いることで実現できる。

同期回路９は、ゲート指令（発信器出力）とクロック信号を入力し、ゲート指令（発振器出力）をクロック信号に同期させる。立ち上りエッジ検出回路１０は、同期回路９の立ち上りエッジを検出する。立ち下りエッジ検出回路１１は、同期回路９の立ち下りエッジを検出する。

オンパルス幅測定部（アップカウンタ）１２は、同期回路９の立ち上りエッジを検出するとカウントを開始し、立ち下りエッジを検出するとカウントを停止し、クロック信号が入力されるたびにカウント値を加算する。オフパルス幅測定部（アップカウンタ）１３は同期回路９の立ち下がりエッジを検出するとカウントを開始し、立ち上りエッジを検出するとカウントを停止し、クロック信号が入力されるたびにカウント値を加算する。

この時、立ち上がりエッジ、立ち下がりエッジは同期回路９の働きにより、クロック信号と同期しているものとする。これによりオンパルス幅及びオフパルス幅を測定することが可能である。

オン側１ビットシフト回路１４によりオンパルス幅測定部１２の出力（カウント値）を１／２とする。オフ側１ビットシフト回路１５によりオフパルス幅測定部１３の出力（カウント値）を１／２とする。

オン側ラッチ回路１６は、立ち下りエッジを検出したタイミングでオン側１ビットシフト回路１４の出力をラッチする。オフ側ラッチ回路１７は、立ち上りエッジを検出したタイミングでオフ側１ビットシフト回路１５の出力をラッチする。

変換信号生成用カウンタ（第１ダウンカウンタ）１８は、オン側ラッチ回路１６の出力とクロック信号を入力し、クロック信号を入力されるたびにカウント値を減算する。変調信号生成用カウンタ（第２ダウンカウンタ）１９は、オン側ラッチ回路１６の出力と第１ダウンカウンタ１８の出力とクロック信号を入力し、クロック信号を入力するたびにカウント値を減算する。変調信号生成用カウンタ（第３ダウンカウンタ）２０は、オフ側ラッチ回路１７の出力とクロック信号を入力し、クロック信号が入力されるたびにカウント値を減算する。変調信号生成用カウンタ（第４ダウンカウンタ）２１は、オフ側ラッチ回路１７の出力と第３ダウンカウンタ２０の出力とクロック信号を入力し、クロック信号を入力するたびにカウント値を減算する。

変調信号生成回路２２は、第１～第４ダウンカウンタ１８～２１の出力を入力し、カウント値が０になるまで変調信号を出力するように回路（ＡＣ／ＤＣ変換回路）を組むことで、指令であるパルス幅を１周期とするｄｕｔｙ５０％の第１，第２変調信号ｖＴｒ１，ｖＴｒ２を生成できる。

したがって、第１，第２変調信号ｖＴｒ１，ｖＴｒ２の周波数を駆動対象の半導体素子８のスイッチング周波数の２倍に抑えることが可能となり、第１，第２パルストランスＴｒ１，Ｔｒ２の駆動周波数を高くすることなくゲート指令のパルス幅の時間分解能を向上することができる。

次に、オンパルス幅測定部１２，オフパルス幅測定部１３（アップカウンタ）について説明する。図５は例としてｎ（ｎ：１以上の整数）段構成のアップカウンタを示す。

１段目において、第１オン側Ｄフリップフロップ回路２３ａは、Ｄ－ＦＦ端子にクロック信号ＣＬＫを入力する。Ｄ端子に第１オン側Ｄフリップフロップ回路２３ａの／Ｑ端子の出力を入力する。第１オン側Ｄフリップフロップ回路２３ａのＱ端子の出力が１ｂｉｔ信号として出力される。

２段目において、第２オン側ＸＯＲ回路２４ｂは、第１オン側Ｄフリップフロップ回路２３ａのＱ端子の出力と第２オン側Ｄフリップフロップ回路２３ｂのＱ端子の出力を入力する。

第２オン側Ｄフリップフロップ回路２３ｂのＤ－ＦＦ端子にクロック信号ＣＬＫを入力し、Ｄ端子に第２オン側ＸＯＲ回路２４ｂの出力を入力する。第２オン側Ｄフリップフロップ回路２３ｂのＱ端子の出力が２ｂｉｔ信号として出力される。

３段目において、第３オン側ＡＮＤ回路２５ｃは、１ｂｉｔ信号と２ｂｉｔ信号とを入力する。

第３オン側ＸＯＲ回路２４ｃは、第３オン側ＡＮＤ回路２５ｃの出力と第３オン側Ｄフリップフロップ回路２３ｃのＱ端子の出力を入力する。

第３オン側Ｄフリップフロップ回路２３ｃは、Ｄ－ＦＦ端子にクロック信号ＣＬＫを入力し、Ｄ端子に第３オン側ＸＯＲ回路２４ｃの出力を入力する。第３オン側Ｄフリップフロップ回路２３ｃのＱ端子の出力が３ｂｉｔ信号として出力される。

このように、アップカウンタはｎ段で構成される。ｋ段目（ｋ：４～ｎの整数）では、第ｋＡＮＤ回路２５ｋはｋ－１ｂｉｔ信号と（ｋ－２）ｂｉｔ・（ｋ－３）ｂｉｔ…２ｂｉｔ・１ｂｉｔ信号が入力される。

第ｋＸＯＲ回路２４ｋは第ｋＡＮＤ回路２５ｋの出力信号と第ｋＤフリップフロップ回路２３ｋのＱ端子の出力を入力する。

第ｋＤフリップフロップ回路２３ｋは、Ｄ－ＦＦ端子にクロック信号ＣＬＫを入力し、Ｄ端子に第ｋＸＯＲ回路２４ｋの出力信号を入力する。第ｋＤフリップフロップ回路１８ｋのＱ端子の出力がｋｂｉｔ信号となる。

次に、第１～第４ダウンカウンタ１８～２１について説明する。図６にｎ段構成のダウンカウンタを示す。

１段目において、第１オフ側Ｄフリップフロップ回路２６ａは、Ｄ－ＦＦ端子にクロック信号ＣＬＫを入力し、Ｄ端子に第１オフ側Ｄフリップフロップ回路２６ａの／Ｑ端子の出力を入力する。第１オフ側Ｄフリップフロップ回路２６ａのＱ端子の出力が１ｂｉｔ信号として出力される。

２段目において、第２オフ側ＸＯＲ回路２７ｂは、第１オフ側Ｄフリップフロップ回路２６ａの／Ｑ端子の出力と第２オフ側Ｄフリップフロップ回路２６ｂの／Ｑ端子の出力を入力する。

第２オフ側Ｄフリップフロップ回路２６ｂはＤ－ＦＦ端子にクロック信号ＣＬＫを入力し、Ｄ端子に第２オフ側ＸＯＲ回路２７ｂの出力を入力する。第２オフ側Ｄフリップフロップ回路２６ｂのＱ端子の出力が２ｂｉｔ信号として出力される。

３段目において、第３オフ側ＡＮＤ回路２８ｃは、第１オフ側Ｄフリップフロップ回路２６ａの／Ｑ端子の出力と、第２オフ側Ｄフリップフロップ回路２６ｂの／Ｑ端子の出力を入力する。

第３オフ側ＸＯＲ回路２７ｃは、第３オフ側ＡＮＤ回路２８ｃの出力と第３オフ側Ｄフリップフロップ回路２６ｃの／Ｑ端子の出力を入力する。

第３オフ側Ｄフリップフロップ回路２６ｃは、Ｄ－ＦＦ端子にクロック信号ＣＬＫを入力し、Ｄ端子に第３オフ側ＸＯＲ回路２７ｃの出力を入力する。第３オフ側Ｄフリップフロップ回路２６ｃのＱ端子の出力が３ｂｉｔ信号として出力される。

このように、ダウンカウンタはｎ段で構成される。ｋ段目（ｋ：４～ｎの整数）では、第ｋＡＮＤ回路２８ｋは／ｋ－１ｂｉｔ信号と／（ｋ－２）ｂｉｔ・／（ｋ－３）ｂｉｔ…／２ｂｉｔ・／１ｂｉｔ信号が入力される。

第ｋＸＯＲ回路２７ｋは第ｋＡＮＤ回路２８ｋの出力信号と第ｋＤフリップフロップ回路２６ｋの／Ｑ端子の出力を入力する。

第ｋＤフリップフロップ回路２６ｋは、Ｄ－ＦＦ端子にクロック信号ＣＬＫを入力し、Ｄ端子に第ｋＸＯＲ回路２７ｋの出力信号を入力する。第ｋＤフリップフロップ回路２６ｋのＱ端子の出力がｋｂｉｔ信号となる。

図５，図６のアップカウンタ，ダウンカウンタはクロック信号が入力されるとカウント値が変更される構成であり、図５はカウントするたびにｂｉｔが加算されていき、図６はカウントするたびにカウント値が減算されていく。

２進数の出力（１ｂｉｔ～ｎｂｉｔ）を読み取りクロック周期と掛け合わせることでパルス幅を判断することができる。カウンタの段数は計測したいパルス幅に応じて増設することで対応することが可能である。

以上のような回路構成及び制御方法を用いることでゲート指令に対して高い分解能でゲート電圧を出力できるようになる。

以上示したように、本実施形態１によれば、ゲート信号に応じて第１，第２変調信号ｖＴｒ１，ｖＴｒ２の周波数を可変にできる。これにより、第１，第２パルストランスＴｒ１，Ｔｒ２の磁気飽和を抑制しつつ、第１，第２パルストランスＴｒ１，Ｔｒ２を駆動する変調信号生成回路（ＤＣ／ＡＣ変換回路）のスイッチング損失を必要最小限に抑制できる。さらに、ゲート指令のパルス幅の時間分解能を低減させないため、指令パルスをより精度良く再現・出力できる。

［実施形態２］
本実施形態２では実施形態１の変調回路として図７の構成を適用した場合について説明する。オン信号を伝送する第１パルストランスＴｒ１を駆動するオン信号生成用フルブリッジ回路２９と、オフ信号を伝送する第２パルストランスＴｒ２を駆動するオフ信号生成用フルブリッジ回路３０を具備している点に特徴がある。

コンデンサＣにオン信号生成用フルブリッジ回路２９とオフ信号生成用フルブリッジ回路３０が並列接続される。コンデンサＣの両端間にオン側第１，第２半導体素子Ｓ１ｏｎ，Ｓ２ｏｎが直列接続される。また、コンデンサＣの両端間にオン側第３，第４半導体素子Ｓ３ｏｎ，Ｓ４ｏｎが直列接続される。オン側第１～第４半導体素子Ｓ１ｏｎ～Ｓ４ｏｎがオン信号生成用フルブリッジ回路２９となる。

オン側第１，第２半導体素子Ｓ１ｏｎ，Ｓ２ｏｎの接続点とオン側第３，第４半導体素子Ｓ３ｏｎ，Ｓ４ｏｎの接続点との間にコンデンサＣｈ１と第１パルストランスＴｒ１のオン側１次巻線が接続される。

コンデンサＣの両端間にオフ側第１，第２半導体素子Ｓ１ｏｆｆ，Ｓ２ｏｆｆが直列接続される。また、コンデンサＣの両端間にオフ側第３，第４半導体素子Ｓ３ｏｆｆ，Ｓ４ｏｆｆが直列接続される。オフ側第１～第４半導体素子Ｓ１ｏｆｆ～Ｓ４ｏｆｆがオフ信号生成用フルブリッジ回路３０となる。

オフ側第１，第２半導体素子Ｓ１ｏｆｆ，Ｓ２ｏｆｆの接続点とオフ側第３，第４半導体素子Ｓ３ｏｆｆ，Ｓ４ｏｆｆの接続点との間にコンデンサＣｈ２と第２パルストランスＴｒ２のオフ側１次巻線が接続される。

コンデンサＣｈ１，Ｃｈ２は直流成分をカットし、第１，第２パルストランスＴｒ１，Ｔｒ２の磁気飽和を防ぐために接続しているが省略してもよい。

第１，第２変調信号ｖＴｒ１，ｖＴｒ２の生成は図８に示した制御部を用いてオン信号生成用フルブリッジ回路２９、オフ信号生成用フルブリッジ回路３０を制御することで実現できる。動作タイムチャートを図９に示す。基本的な動作は実施形態１と同様である。

図８に示したオンパルス幅測定部（アップカウンタ）１２は、同期回路９の立ち上りエッジを検出するとカウントを開始し、立ち下りエッジを検出するとカウントを停止し、クロック信号が入力されるたびにカウント値を加算する。オフパルス幅測定部（アップカウンタ）１３は同期回路９の立ち下がりエッジを検出するとカウントを開始し、立ち上りエッジを検出するとカウントを停止し、クロック信号が入力されるたびにカウント値を加算する。この時、立ち上がりエッジ、立ち下がりエッジは同期回路９の働きにより、クロックと同期しているものとする。

これによりオンパルス幅及びオフパルス幅を測定することが可能である。そしてオン側，オフ側１ビットシフト回路１４，１５によりカウント値を１／２とする。

オン側ラッチ回路１６は、立ち下りエッジを検出したタイミングでオン側１ビットシフト回路１４の出力をラッチする。オフ側ラッチ回路１７は、立ち上りエッジを検出したタイミングでオフ側１ビットシフト回路１５の出力をラッチする。

オン側，オフ側ラッチ回路１６，１７の出力を後段のゲート生成用カウンタ（第１～第４ダウンカウンタ）１８～２１に入力し、カウント値が０になるまでゲート指令を出力するように回路を組むことで、指令であるパルス幅を１周期とするｄｕｔｙ５０％の変調信号を生成できる。

具体的な動作として、オン信号を生成する場合には第１ダウンカウンタ１８がカウントをしている期間（カウント値が０になるまで）はオン側第１，第４半導体素子Ｓ１ｏｎ，Ｓ４ｏｎのゲート指令をｈｉｇｈとし、オン側第２，第３半導体素子Ｓ２ｏｎ，Ｓ３ｏｎのゲート指令をｌｏｗとする。

第２ダウンカウンタ１９がカウントをしている期間（カウント値が０になるまで）はオン側第２，第３半導体素子Ｓ２ｏｎ，Ｓ３ｏｎのゲート指令をｈｉｇｈとしオン側第１，第４半導体素子Ｓ１ｏｎ，Ｓ４ｏｎのゲート指令をｌｏｗとする。

オフ信号を生成する場合には第３ダウンカウンタ２０がカウントをしている期間（カウント値が０になるまで）はオフ側第１，第４半導体素子Ｓ１ｏｆｆ，Ｓ４ｏｆｆのゲート指令をｈｉｇｈとし、オフ側第２，第３半導体素子Ｓ２ｏｆｆ，Ｓ３ｏｆｆのゲート指令をｌｏｗとする。

第４ダウンカウンタ２１がカウントをしている期間（カウント値が０になるまで）はオフ側第２，第３半導体素子Ｓ２ｏｆｆ，Ｓ３ｏｆｆのゲート指令をｈｉｇｈとしオフ側第１，第４半導体素子Ｓ１ｏｆｆ，Ｓ４ｏｆｆのゲート指令をｌｏｗとする。

これにより、第１，第２変調信号ｖＴｒ１，ｖＴｒ２の周波数を駆動対象のスイッチング周波数の２倍に抑えることが可能となり、第１，第２パルストランスＴｒ１，Ｔｒ２の駆動周波数を高くすることなくゲート指令のパルス幅の時間分解能を向上できるためフルブリッジ回路の損失を低減しつつ分解能を向上することができる。

以上示したように、本実施形態２によれば、実施形態１と同様の作用効果を奏する。

以上、本発明において、記載された具体例に対してのみ詳細に説明したが、本発明の技術思想の範囲で多彩な変形および修正が可能であることは、当業者にとって明白なことであり、このような変形および修正が特許請求の範囲に属することは当然のことである。

例えば、実施形態１，２の駆動対象の半導体素子８は電力変換装置（コンバータやインバータ等）に用いられる。

２，３…変調回路
４…オン側整流回路
５…オフ側整流回路
６…復調回路
７…ゲート回路
８…駆動対象の半導体素子
ｄｂ１～ｄｂ４…第１～第４ダイオード回路
９…同期回路
１０…立ち上がりエッジ検出回路
１１…立ち下がりエッジ検出回路
１２…オンパルス幅測定部（アップカウンタ）
１３…オフパルス幅測定部（アップカウンタ）
１４…オン側１ビットシフト回路
１５…オフ側１ビットシフト回路
１６…オン側ラッチ回路
１７…オフ側ラッチ回路
１８～２１…変調信号生成用カウンタ（第１～第４ダウンカウンタ）
２２…変調信号生成回路
２３，２６…Ｄフリップフロップ回路
２４，２７…ＸＯＲ回路
２５，２８…ＡＮＤ回路
２９…オン信号生成用フルブリッジ回路
３０…オフ信号生成用フルブリッジ回路

Claims (8)

1. ゲート指令のオン指令とオフ指令に基づいて、第１変調信号と第２変調信号を出力する変調回路と、
   前記第１変調信号が印加されるオン側１次巻線および前記オン側１次巻線に印加された電圧を変圧して出力するオン側２次巻線，オン側３次巻線を有する第１パルストランスと、前記オン側２次巻線の出力を整流する第１ダイオード回路と、前記オン側３次巻線の出力を整流する第２ダイオード回路と、を具備するオン側整流回路と、
   前記第２変調信号が印加されるオフ側１次巻線および前記オフ側１次巻線に印加された電圧を変圧して出力するオフ側２次巻線，オフ側３次巻線を有する第２パルストランスと、前記オフ側２次巻線の出力を整流する第３ダイオード回路と、前記オフ側３次巻線の出力を整流する第４ダイオード回路と、を具備するオフ側整流回路と、
   を備え、前記第１～第４ダイオード回路の出力に応じて駆動対象の半導体素子を制御するゲート駆動回路であって、
   前記変調回路は、
   前記ゲート指令のオン指令幅およびオフ指令幅に応じて、前記第１変調信号および前記第２変調信号の周波数を可変とすることを特徴とするゲート駆動回路。
2. 前記変調回路は、
   前記ゲート指令をクロック信号に同期させる同期回路と、
   前記同期回路の出力の立ち上がりエッジを検出する立ち上がりエッジ検出部と、
   前記同期回路の出力の立ち下がりエッジを検出する立ち下がりエッジ検出部と、
   前記立ち上がりエッジを検出するとカウントを開始し、前記立ち下がりエッジを検出するとカウントを停止し、前記クロック信号が入力されるたびにカウント値を加算するオンパルス幅測定部と、
   前記立ち下がりエッジを検出するとカウントを開始し、前記立ち上がりエッジを検出するとカウントを停止し、前記クロック信号が入力されるたびにカウント値を加算するオフパルス幅測定部と、
   前記オンパルス幅測定部の出力を１／２にするオン側１ビットシフト回路と、
   前記オフパルス幅測定部の出力を１／２にするオフ側１ビットシフト回路と、
   前記オン側１ビットシフト回路の出力を前記立ち下がりエッジのタイミングでラッチするオン側ラッチ回路と、
   前記オフ側１ビットシフト回路の出力を前記立ち上がりエッジのタイミングでラッチするオフ側ラッチ回路と、
   前記オン側ラッチ回路の出力と前記クロック信号を入力し、前記クロック信号が入力されるたびにカウント値を減算する第１ダウンカウンタと、
   前記オン側ラッチ回路の出力と前記第１ダウンカウンタの出力と前記クロック信号を入力し、前記クロック信号が入力されるたびにカウント値を減算する第２ダウンカウンタと、
   前記オフ側ラッチ回路の出力と前記クロック信号を入力し、前記クロック信号が入力されるたびにカウント値を減算する第３ダウンカウンタと、
   前記オフ側ラッチ回路の出力と前記第３ダウンカウンタの出力と前記クロック信号を入力し、前記クロック信号が入力されるたびにカウント値を減算する第４ダウンカウンタと、
   前記第１，第２ダウンカウンタのカウンタがゼロになるまで前記第１変調信号を出力し、前記第３，第４ダウンカウンタのカウンタがゼロになるまで前記第２変調信号を出力する変調信号生成回路と、
   を備えたことを特徴とする請求項１記載のゲート駆動回路。
3. 前記変調回路は、
   コンデンサと、
   前記コンデンサの両端間に直列接続されたオン側第１，第２半導体素子と、前記コンデンサの両端間に直列接続されたオン側第３，第４半導体素子と、を有するオン信号生成用フルブリッジ回路と、
   前記コンデンサの両端間に直列接続されたオフ側第１，第２半導体素子と、前記コンデンサの両端間に直列接続されたオフ側第３，第４半導体素子と、を有するオフ信号生成用フルブリッジ回路と、
   を備え、前記オン側第１，第２半導体素子の接続点と前記オン側第３，第４半導体素子の接続点との間に前記第１パルストランスの前記オン側１次巻線が接続され、前記オフ側第１，第２半導体素子の接続点と前記オフ側第３，第４半導体素子の接続点との間に前記第２パルストランスの前記オフ側１次巻線が接続されたことを特徴とする請求項１記載のゲート駆動回路。
4. 前記変調回路は、
   前記ゲート指令をクロック信号に同期させる同期回路と、
   前記同期回路の出力の立ち上がりエッジを検出する立ち上がりエッジ検出部と、
   前記同期回路の出力の立ち下がりエッジを検出する立ち下がりエッジ検出部と、
   前記立ち上がりエッジを検出するとカウントを開始し、前記立ち下がりエッジを検出するとカウントを停止し、前記クロック信号が入力されるたびにカウント値を加算するオンパルス幅測定部と、
   前記立ち下がりエッジを検出するとカウントを開始し、前記立ち上がりエッジを検出するとカウントを停止し、前記クロック信号が入力されるたびにカウント値を加算するオフパルス幅測定部と、
   前記オンパルス幅測定部の出力を１／２にするオン側１ビットシフト回路と、
   前記オフパルス幅測定部の出力を１／２にするオフ側１ビットシフト回路と、
   前記オン側１ビットシフト回路の出力を前記立ち下がりエッジのタイミングでラッチするオン側ラッチ回路と、
   前記オフ側１ビットシフト回路の出力を前記立ち上がりエッジのタイミングでラッチするオフ側ラッチ回路と、
   前記オン側ラッチ回路の出力と前記クロック信号を入力し、前記クロック信号が入力されるたびにカウント値を減算し、カウント値が０になるまで前記オン側第１，第４半導体素子のゲート指令を出力する第１ダウンカウンタと、
   前記オン側ラッチ回路の出力と前記第１ダウンカウンタの出力と前記クロック信号を入力し、前記クロック信号が入力されるたびにカウント値を減算し、カウント値が０になるまで前記オン側第２，第３半導体素子のゲート指令を出力する第２ダウンカウンタと、
   前記オフ側ラッチ回路の出力と前記クロック信号を入力し、前記クロック信号が入力されるたびにカウント値を減算し、カウント値が０になるまで前記オフ側第１，第４半導体素子のゲート指令を出力する第３ダウンカウンタと、
   前記オフ側ラッチ回路の出力と前記第３ダウンカウンタの出力と前記クロック信号を入力し、前記クロック信号が入力されるたびにカウント値を減算し、カウント値が０になるまで前記オフ側第２，第３半導体素子のゲート指令を出力する第４ダウンカウンタと、
   を備えたことを特徴とする請求項３記載のゲート駆動回路。
5. 前記オンパルス幅測定部および前記オフパルス幅測定部はｎ（ｎ：１以上の整数）段構成であり、
   １段目に、
   Ｄ－ＦＦ端子に前記クロック信号を入力し、Ｄ端子に第１オン側Ｄフリップフロップ回路の／Ｑ端子の出力を入力し、Ｑ端子の出力が１ｂｉｔ信号となる前記第１オン側Ｄフリップフロップ回路、を有し、
   ２段目に、
   前記第１オン側Ｄフリップフロップ回路のＱ端子の出力と第２オン側Ｄフリップフロップ回路のＱ端子の出力を入力する第２オン側ＸＯＲ回路と、
   Ｄ－ＦＦ端子に前記クロック信号を入力し、Ｄ端子に前記第２オン側ＸＯＲ回路の出力を入力し、Ｑ端子の出力が２ｂｉｔ信号となる前記第２オン側Ｄフリップフロップ回路と、を有し、
   ３段目に、
   前記第１オン側Ｄフリップフロップ回路のＱ端子の出力と前記第２オン側Ｄフリップフロップ回路のＱ端子の出力を入力する第３オン側ＡＮＤ回路と、
   前記第３オン側ＡＮＤ回路の出力と第３オン側Ｄフリップフロップ回路のＱ端子の出力を入力する第３オン側ＸＯＲ回路と、
   Ｄ－ＦＦ端子に前記クロック信号を入力し、Ｄ端子に前記第３オン側ＸＯＲ回路の出力を入力し、Ｑ端子の出力が３ｂｉｔ信号となる前記第３オン側Ｄフリップフロップ回路と、を有し、
   ４段目～ｎ段目に、
   ｋ（ｋ：４～ｎの整数）－１ｂｉｔ信号と（ｋ－２）ｂｉｔ・（ｋ－３）ｂｉｔ…２ｂｉｔ・１ｂｉｔ信号を入力する第ｋオン側ＡＮＤ回路と、
   前記第ｋオン側ＡＮＤ回路の出力と第ｋオン側Ｄフリップフロップ回路のＱ端子の出力を入力する第ｋオン側ＸＯＲ回路と、
   Ｄ－ＦＦ端子に前記クロック信号を入力し、Ｄ端子に前記第ｋオン側ＸＯＲ回路の出力を入力し、Ｑ端子の出力がｋｂｉｔ信号となる前記第ｋオン側Ｄフリップフロップ回路と、
   を有することを特徴とする請求項２または４記載のゲート駆動回路。
6. 前記第１～第４ダウンカウンタはｎ（ｎ：１以上の整数）段構成であり、
   １段目に、
   Ｄ－ＦＦ端子に前記クロック信号を入力し、Ｄ端子に第１オフ側Ｄフリップフロップ回路の／Ｑ端子の出力を入力し、Ｑ端子の出力が１ｂｉｔ信号となる前記第１オフ側Ｄフリップフロップ回路、を有し、
   ２段目に、
   前記第１オフ側Ｄフリップフロップ回路の／Ｑ端子の出力と第２オフ側Ｄフリップフロップ回路の／Ｑ端子の出力を入力する第２オフ側ＸＯＲ回路と、
   Ｄ－ＦＦ端子に前記クロック信号を入力し、Ｄ端子に前記第２オフ側ＸＯＲ回路の出力を入力し、Ｑ端子の出力が２ｂｉｔ信号となる前記第２オフ側Ｄフリップフロップ回路と、を有し、
   ３段目に、
   前記第１オフ側Ｄフリップフロップ回路の／Ｑ端子の出力と前記第２オフ側Ｄフリップフロップ回路の／Ｑ端子の出力を入力する第３オフ側ＡＮＤ回路と、
   前記第３オフ側ＡＮＤ回路の出力と第３オフ側Ｄフリップフロップ回路の／Ｑ端子の出力を入力する第３オフ側ＸＯＲ回路と、
   Ｄ－ＦＦ端子に前記クロック信号を入力し、Ｄ端子に前記第３オフ側ＸＯＲ回路の出力を入力し、Ｑ端子の出力が３ｂｉｔ信号となる前記第３オフ側Ｄフリップフロップ回路と、を有し、
   ４段目～ｎ段目に、
   ／ｋ（ｋ：４～ｎの整数）－１ｂｉｔ信号と／（ｋ－２）ｂｉｔ・／（ｋ－３）ｂｉｔ…／２ｂｉｔ・／１ｂｉｔ信号を入力する第ｋオフ側ＡＮＤ回路と、
   前記第ｋオフ側ＡＮＤ回路の出力と第ｋオフ側Ｄフリップフロップ回路の／Ｑ端子の出力を入力する第ｋオフ側ＸＯＲ回路と、
   Ｄ－ＦＦ端子に前記クロック信号を入力し、Ｄ端子に前記第ｋオフ側ＸＯＲ回路の出力を入力し、Ｑ端子の出力がｋｂｉｔ信号となる前記第ｋオフ側Ｄフリップフロップ回路と、
   を有することを特徴とする請求項２または４記載のゲート駆動回路。
7. 請求項１記載の駆動対象の半導体素子を備えたことを特徴とする電力変換装置。
8. ゲート指令のオン指令とオフ指令に基づいて、第１変調信号と第２変調信号を出力する変調回路と、
   前記第１変調信号が印加されるオン側１次巻線および前記オン側１次巻線に印加された電圧を変圧して出力するオン側２次巻線，オン側３次巻線を有する第１パルストランスと、前記オン側２次巻線の出力を整流する第１ダイオード回路と、前記オン側３次巻線の出力を整流する第２ダイオード回路と、を具備するオン側整流回路と、
   前記第２変調信号が印加されるオフ側１次巻線および前記オフ側１次巻線に印加された電圧を変圧して出力するオフ側２次巻線，オフ側３次巻線を有する第２パルストランスと、前記オフ側２次巻線の出力を整流する第３ダイオード回路と、前記オフ側３次巻線の出力を整流する第４ダイオード回路と、を具備するオフ側整流回路と、
   を備え、前記第１～第４ダイオード回路の出力に応じて駆動対象の半導体素子を制御するゲート駆動回路の制御方法であって、
   前記変調回路は、前記ゲート指令のオン指令幅およびオフ指令幅に応じて、前記第１変調信号および前記第２変調信号の周波数を可変とすることを特徴とするゲート駆動回路の制御方法。

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