CN118100901A - 隔离驱动器器件、对应电子系统以及方法 - Google Patents

隔离驱动器器件、对应电子系统以及方法 Download PDF

Info

Publication number
CN118100901A
CN118100901A CN202311577900.8A CN202311577900A CN118100901A CN 118100901 A CN118100901 A CN 118100901A CN 202311577900 A CN202311577900 A CN 202311577900A CN 118100901 A CN118100901 A CN 118100901A
Authority
CN
China
Prior art keywords
signal
pulse
output
circuit
reset
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202311577900.8A
Other languages
English (en)
Inventor
C·卡里纳
V·本多蒂
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics SRL
Original Assignee
STMicroelectronics SRL
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US18/508,011 external-priority patent/US20240178835A1/en
Application filed by STMicroelectronics SRL filed Critical STMicroelectronics SRL
Publication of CN118100901A publication Critical patent/CN118100901A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Dc Digital Transmission (AREA)

Abstract

本公开涉及隔离驱动器器件、对应电子系统以及方法。在电子器件中，脉冲生成器接收输入信号和时钟信号，并且产生包括跟随输入信号和时钟信号的每个边沿的脉冲的传输信号。当输入信号为低时脉冲为低，而当输入信号为高时脉冲为高。发射器在其两个输出节点处产生传输信号的副本和传输信号的补码。电流隔离屏障耦合到发射器的输出节点，并产生差分信号，该差分信号包括在发射信号的每个上升沿处的正尖峰和在发射信号的每个下降沿处的负尖峰。

Description

隔离驱动器器件、对应电子系统以及方法
技术领域
本说明书涉及隔离门驱动器装置，其可应用于例如用于电动车辆(EV)和混合电动车辆(HEV)的牵引反相器，DC/DC转换器，车载充电器(OBC)和皮带起动器发电机(BSG)中。
背景技术
常规的隔离门驱动器器件包括布置在同一封装中的两个半导体管芯：通常与微控制器交换信号的低压管芯，以及包括驱动器电路的高压管芯。低压管芯和高压管芯通过电流隔离屏障(barrier)彼此电流隔离，电流隔离屏障通常包括布置在两个管芯之间的一个或多个高压电容器(HVCap)。
图1是隔离门驱动器器件的示例性电路框图。图2和图3是包括图1的隔离门驱动器器件中的信号的示例性波形的时序图，其示出了门驱动器器件的可能操作。
如图1所示，隔离门驱动器器件10包括布置在同一封装中的低压半导体管芯10a和高压半导体管芯10b。在器件10中提供双向通信信道，使得在低压管芯10a的输入引脚101a处接收的(单端)输入信号tx_comHV(也称为低电压传输信号，例如从微控制器接收的具有在15kHz与5MHz之间的频率的脉冲宽度调制信号)可作为由高压管芯10b的输出引脚106b传输的(单端)输出信号rx_comHV(也称为高电压接收信号)传播。并且在高压管芯10b的输入引脚101b处接收的(单端)输入信号tx_comHV(也称为高压传输信号)可以作为由低压管芯10a的输出引脚106a传输的(单端)输出信号rx_comLV(也称为低压接收信号)来传播。
具体地，低压管芯10a包括耦合到输入引脚101a并被配置为将接收到的单端信号tx_comLV转换成一对差分(脉宽调制)信号com_pLV，com_nLV的发射器电路102a。例如，信号com_pLV可以在接收信号tx_comLV的输入处的缓冲器电路的输出处被产生，而信号com_nLV可以在接收信号tx_comLV的补码(例如，反相副本)的输入处的另一缓冲器电路(即，反相缓冲器)的输出处产生。低压管芯10a进一步包含第一高电压电容器103P(例如，隔离电容器)，其具有耦合到发射器电路102a的第一输出以接收信号com_pLV的第一端子；以及第二高电压电容器103N(例如，隔离电容器)，其具有耦合到发射器电路102a的第二输出以接收信号com_nLV的第一端子。电容器103P和103N的第二端子提供低压管芯10a的输出节点，其连接(例如，经由键合线)到高压管芯10b的输入节点。信号com_pLV，com_nLV由隔离电容器103P，103N滤波，使得脉冲差分信号VdHV到达高压管芯10b。差分信号VdHV包括对应于信号tx_comLV的边沿(分别为上升和下降)的脉冲串或尖峰(正和负)，如图3所例示。高压管芯10b包括接收器电路104b，该接收器电路104b耦合到管芯10b的输入节点以接收差分信号VdHV，并被配置为产生作为接收到的差分信号VdHV的函数的重构(脉宽调制)信号rx_comHV。举例来说，接收器电路104b可被配置为将信号rx_comHV设定为高逻辑值(“1”)以作为在差分信号VdHV中检测到正脉冲的结果，并且设定为低逻辑值(“0”)以作为在差分信号VdHV中检测到负脉冲的结果，如图3中所例示。因此，重构信号rx_comHV可以基本上对应于传输信号tx_comHV的(稍微)延迟副本，如图2和图3中所例示的。高压管芯10b可进一步包含驱动器级，所述驱动器级包含被配置为接收经重构信号rx_comHV且根据其来驱动输出切换电路的预驱动器电路。例如，输出开关电路可以包括半桥驱动级。
以上提供的通信信道的低电压到高电压部分的描述几乎相同地适用于器件10的通信信道的高电压到低电压部分。实际上，双向通信通道的两个部分几乎是对称的，不同之处在于隔离电容器103P，103N常规地被实现低压管芯10a中。因此，高压管芯10b包括耦合到输入引脚101b并被配置(类似于电路102a)为将接收到的单端信号tx_comHV转换为一对差分(脉宽调制)信号com_pHV，com_nHV的发射器电路102b。信号com_pHV，com_nHV由隔离电容器103P，103N滤波，使得脉冲差分信号VdLV到达低压管芯10a。差分信号VdLV包括对应于信号tx_comHV的边沿的脉冲串。低压管芯10a包含接收器电路104a，其耦合到隔离电容器以接收差分信号VdLV并且(类似于电路104b)被配置为产生作为所接收的差分信号VdLV的函数的经重构(经脉冲宽度调制)信号rx_comLV。因此，重构信号rx_comLV可以基本上对应于传输信号tx_comHV的(稍微)延迟副本。
由于双向通信通道共享相同的导体(例如，管芯10a和10b之间的键合线)以及相同的隔离电容器103P和103N，所以通信由一对禁用信号com_disLV和com_disHV(在此通常也表示为com_dis)来驱动(例如，管理)。具体地，信号com_disLV由低压管芯10a的发射器电路102a和接收器电路104a接收，而信号com_disHV由高压管芯10b的发射器电路102b和接收器电路104b接收。通常，如果禁用信号com_dis被解除断言(例如，低，com_dis＝'0')，则相应的发射器电路102被启用，并且相应的接收器电路104被设置为高阻抗状态；如果禁用信号com_dis被断言(例如，高，com_dis＝'1')，则相应的发射器电路102被设置为高阻抗状态，并且相应的接收器电路104被启用。因此，当信号com_disLV被解除断言时，发生从低压管芯10a到高压管芯10b的通信(参见例如图2中的间隔COM1)，并且当信号com_disHV被解除断言时，发生从高压管芯10b到低压管芯10a的通信(参见例如图2中的间隔COM2)。管芯的控制逻辑适当地驱动信号com_dis，以便允许从一个管芯到另一个管芯的通信，反之亦然。
图4是接收器电路104(例如，104a或104b)的可能实现的示例性电路框图，并且图5是包括图4的接收器电路104中的信号的示例性波形的时序图，其示出了接收器电路的可能操作。电路104的输入端子可经由相应电阻器参考局部接地GND(例如，在电路104a的情况下为低电压接地GNDLV，且在电路104b的情况下为高电压接地GNDHV)，并且输入端子接收差分信号Vd(例如，VdLV或VdHV)且耦合到产生差分信号的经放大副本的放大器级40。在具有相反输入极性的一对比较器42，44处接收经放大的差分信号(例如，放大器40的正输出耦合到比较器42的负输入且耦合到比较器44的正输入，且放大器40的负输出耦合到比较器42的正输入且耦合到比较器44的负输入)。因此，比较器42产生包括对应于信号Vd的正脉冲的脉冲的(数字)信号setn(例如，信号setn通常为高且包括低脉冲)，并且比较器44产生包括对应于信号Vd的负脉冲的脉冲的(数字)信号resetn(例如，信号resetn通常为高且包括低脉冲)。信号setn和resetn被用作设置－重置(S－R)触发器46的设置和重置信号。具体地说，触发器46在其数据输入端D接收偏置电压VDD，在其时钟输入端CP接收信号setn(可能由反相级补充)，并在其重置输入端CD接收信号resetn。触发器46的数据输出端Q由此产生接收信号rx_com，该接收信号rx_com对应于由器件10的另一管芯(如图5所示)传输的传输信号tx_com的(延迟)副本。
在各种应用中，如图1所例示的门驱动器装置可能被放置(例如，操作)在噪声环境中。因此，由于一些不可预测和/或不可预见的原因(例如，干扰，干扰，寄生尖峰信号等)，如图6的波形中所例示的，有时接收器电路104(例如，104a或104b)可能不对差分信号Vd的一个或多个脉冲(例如，尖峰信号)进行解码(例如，检测)，其中接收器电路104未检测到信号Vd的负脉冲MP(例如，丢失)。在这种情况下，重构的信号rx_com可以不切换到预期值，并且可以保持其最后的值(如图6中通过在脉冲MP之后在高逻辑值处保持静止的信号rx_com所例示的，而当它应当切换到低逻辑值时，如标记为MV的虚线波形所例示的)。重构的信号rx_com在正确检测到的信号Vd的下一个“有用”脉冲处再次切换(例如，如果错过的脉冲是负脉冲，则下一个负脉冲NP，如图6所示)。相反，在其他情况下，差分信号Vd中的意外尖峰(例如，由于干扰)可能产生重构信号rx_com的虚假(spurious)的、不想要的换向。
为了减轻上述问题(即，在接收器电路104的输入处的信号Vd中丢失“良好”脉冲和/或检测到“虚假”脉冲的问题)，常规方法可依赖于使用如图7、图8和图9中所例示的输入信号(tx_comLV或tx_comHV)的开关键控(OOK)调制。在这种情况下，每个半导体管芯(例如，10a和10b)包括混频器电路70，混频器电路70接收输入信号tx_com(分别为tx_comLV或tx_comHV)和高频载波信号C(t)(例如，具有在100MHz到500MHz范围内的频率的正弦信号)，并根据OOK调制的已知等式产生用于传输到发射器电路102(例如，分别为102a或102b)的OOK调制信号tx_com_OOK(分别为tx_com_OOKLV或tx_com_OOKHV)，如下再现：
或者，等效地：
tx_com_OOK＝tx_com·C(t)
此外，门驱动器件10的每个管芯(10a和10b)可以包括用于产生高频载波信号C(t)的振荡器电路。
根据此方法，接收器电路104可被配置为计数N个脉冲(例如，如图8和图9中所例示的N＝2)以重构信号rx_com。在接收到N个脉冲之后，接收器电路104断言(例如，设定为高逻辑值)经重构信号rx_com。否则，重构信号rx_com保持解除断言(例如，设置为低逻辑值)。如果接收器电路104错过脉冲，那么其仍能够重构信号rx_com，只要其将从紧跟错过的脉冲之后的脉冲开始对脉冲进行计数：例如，参见图9中的丢失脉冲MP'，其中输出信号rx_com在信号tx_com_OOK的第三脉冲处被断言(例如，设置为高逻辑值)，因为接收器电路104开始对第二脉冲而不是第一脉冲进行计数。载波信号C(t)的频率越高，接收器电路校正重构信号rx_com的值越快。
然而，基于OOK调制的方法在低压管芯10a与高压管芯10b之间的通信中引入延迟，因为接收器电路104在其每一换向处将正确值指派给经重构信号rx_com之前需要时间间隔Tdecoding，如图8和图9中所例示。时间间隔Tdecoding基本上等于载波信号C(t)的周期的N倍，N再次是在向信号rx_com分配新值(例如，断言或解除断言)之前检测(例如，计数)的脉冲数。
因此，在本领域中需要提供一种具有解决上述问题的改进结构的隔离通信信道(例如，用于在门驱动器器件中实现，可能是双向的)。
发明内容
一个或多个实施例有助于(例如)在隔离门驱动器器件中提供此改进的隔离通信信道。
根据一个或多个实施例，这种改进的隔离通信信道可以通过具有以下在权利要求中阐述的特征的电子器件(例如，隔离驱动器器件)来实现。
一个或多个实施例可以涉及相应的电子系统。
一个或多个实施例可以涉及跨越电流隔离屏障传输数据信号的相应方法。
权利要求是这里提供的关于实施例的技术教导的整体部分。
根据本说明书的第一方面，一种电子器件包括第一半导体管芯和第二半导体管芯。脉冲生成器电路在第一半导体管芯上实现，并被配置为接收具有第一频率的数字输入信号和具有第二频率的时钟信号。所述第二频率高于所述第一频率。脉冲生成器电路还被配置为产生数字传输信号，该数字传输信号包括跟随输入数字信号和时钟信号的每个边沿的脉冲。当数字输入信号具有第一(例如，低)逻辑值时，脉冲具有第一极性(例如，相对于高基线的低脉冲)，而当数字输入信号具有第二(例如，高)逻辑值时，脉冲具有第二极性(例如，相对于低基线的高脉冲)。发射器电路被实现在第一半导体管芯上，并且被配置为接收数字传输信号并产生一对互补数字信号。第一互补数字信号是数字传输信号的副本，并在发射器电路的第一输出节点产生，第二互补数字信号是数字传输信号的补码信号，并在发射器电路的第二输出节点产生。在第一半导体管芯上或在第二半导体管芯上实现电流隔离屏障，并且电流隔离屏障包括第一电容器和第二电容器，第一电容器具有耦合到发射器电路的第一输出节点的第一端子，第二电容器具有耦合到发射器电路的第二输出节点的第一端子。在第一电容器的第二端子和第二电容器的第二端子之间产生差分信号。差分信号包括在数字传输信号的每个上升沿处的第一极性(例如，正)的尖峰和在数字传输信号的每个下降沿处的第二极性(例如，负)的尖峰。第一比较器电路被实现在第二半导体管芯上，并且被配置为接收差分信号并产生中间设置信号，该中间设置信号包括在差分信号的具有第一极性的每个尖峰处的脉冲。第二比较器电路被实现在第二半导体管芯上，并且被配置为接收差分信号并产生中间重置信号，该中间重置信号包括在差分信号的具有第二极性的每个尖峰处的脉冲。逻辑电路被实现在第二半导体管芯上，并且被配置为接收中间设置信号和中间重置信号。所述逻辑电路进一步被配置为通过响应于所述中间重置信号的脉冲而激活对所述中间设置信号(的脉冲)的屏蔽且响应于所述中间设置信号的脉冲的结束或响应于在所述中间重置信号的脉冲(的结束)之后经过的时间间隔而禁用对所述中间设置信号(的脉冲)的屏蔽来产生最终设置信号。所述逻辑电路进一步被配置为通过响应于所述中间设置信号的脉冲而激活对所述中间重置信号(的脉冲)的屏蔽且响应于所述中间重置信号的脉冲的结束或响应于在所述中间设置信号的脉冲(的结束)之后经过的时间间隔而禁用对所述中间重置信号(的脉冲)的屏蔽来产生最终重置信号。输出控制电路被实现在第二半导体管芯上，并且被配置为接收最终设置信号和最终重置信号，并且还被配置为响应于在最终设置信号中检测到脉冲而断言数字输出信号，并且响应于在最终重置信号中检测到脉冲而解除断言数字输出信号。
因此，一个或多个实施例可以提供一种通信信道，该通信信道允许依赖于简单的架构(例如，仅包括附加的逻辑电路)在电流隔离屏障上传输数据信号。
根据本说明书的另一方面，一种电子系统包括根据一个或多个实施例的处理单元和电子器件。处理单元被配置为产生由电子器件接收的数字输入信号和时钟信号。
根据本说明书的另一方面，一种跨越电流隔离屏障传输数据信号的方法包括：
接收具有第一频率的数字输入信号和具有第二频率的时钟信号，其中所述第二频率高于所述第一频率；
产生数字传输信号，所述数字传输信号包括跟随每个边沿的脉冲的数字传输信号，当所述数字输入信号具有第一(例如，低)逻辑值时，所述脉冲具有第一极性(例如，相对于高基线的低脉冲)，并且当所述数字输入信号具有第二(例如，高)逻辑值时，所述脉冲具有第二极性(例如，相对于低基线的高脉冲)；
产生一对互补数字信号，其中所述互补数字信号中的第一个是所述数字传输信号的副本，并且所述互补数字信号中的第二个是所述数字传输信号的补码；
通过第一电容器传播所述第一互补数字信号，通过第二电容器传播所述第二互补数字信号，由此产生差分信号，所述差分信号包括在所述数字传输信号的每个上升沿处的第一极性(例如正)的尖峰和在所述数字传输信号的每个下降沿处的第二极性(例如负)的尖峰；
产生中间设置信号，所述中间设置信号包括在所述差分信号的具有所述第一极性的每个尖峰处的脉冲；
产生中间重置信号，所述中间重置信号包括在所述差分信号的具有所述第二极性的每个尖峰处的脉冲；
通过响应于中间重置信号的脉冲而激活中间设置信号(的脉冲)的屏蔽，并且响应于中间设置信号的脉冲的结束或者响应于在中间重置信号的脉冲(的结束)之后经过的时间间隔而去激活中间设置信号(的脉冲)的屏蔽，来产生最终设置信号；
通过响应于所述中间设置信号的脉冲而激活对所述中间重置信号(的脉冲)的屏蔽，并且响应于所述中间重置信号的脉冲的结束或者响应于在所述中间设置信号的脉冲(的结束)之后经过的时间间隔而去激活对所述中间重置信号(的脉冲)的屏蔽，来产生最终重置信号；
响应于在所述最终设置信号中检测到脉冲而断言数字输出信号，并且响应于在所述最终重置信号中检测到脉冲而解除断言所述数字输出信号。
附图说明
现在将参考附图仅以举例的方式描述一个或多个实施例，其中：
图1至图9已经在上文中进行了描述；
图10是根据本说明书的一个或多个实施例的隔离通信信道的示例性电路框图；
图11是根据本说明书的一个或多个实施例的用于通信信道的发射器侧的脉冲生成器电路的门级实现的示例性电路框图；
图12是包括根据本说明书的一个或多个实施例的通信信道的发射器侧中的信号的示例性波形的时序图；
图13是根据本说明书的一个或多个实施例的用于通信信道的接收器侧的逻辑电路的内部架构的示例性电路框图；
图14是图13的逻辑电路的门级实现的示例性电路框图；
图15是包括根据本说明书的一个或多个实施例的通信信道的接收器侧中的信号的示例性波形的时序图；
图16是包括根据本说明书的一个或多个实施例的通信信道中的信号的示例性波形的时序图；以及
图17是图14的电路的变形实施例的示例性电路框图。
具体实施方式
在随后的描述中，示出了一个或多个具体细节，以提供对本描述的实施例的示例的深入理解。可以在没有一个或多个具体细节的情况下，或者利用其他方法、组件、材料等来获得实施例。在其他情况下，没有详细示出或描述已知的结构、材料或操作，从而不会模糊实施例的某些方面。
在本说明书的框架中对“一个实施例”或“一个实施例”的引用旨在指示关于该实施例描述的特定配置，结构或特性被包括在至少一个实施例中。因此，可能出现在本说明书的一个或多个点中的诸如“在实施例中”或“在一个实施例中”的短语不一定指同一个实施例。此外，在一个或多个实施例中，可以以任何适当的方式组合特定的配置，结构或特性。
这里使用的标题/参考仅仅是为了方便而提供的，因此不限定保护范围或实施例的范围。
在本文所附附图中，除非上下文另有说明，否则相同的部分或元件用相同的附图标记/数字表示，并且为了简洁起见，将不重复相应的描述。
一个或多个实施例可提供改进的隔离通信信道(例如，用于隔离驱动器器件10中)，其基于以下认识：接收器电路104(例如，在驱动器器件10的高压管芯10b中)被配置为通过响应于在输入差分信号Vd(例如，VdHV)中检测到正脉冲(例如，尖峰脉冲)而将信号rx_com设定为高逻辑值('1')且响应于在输入差分信号Vd(例如，VdHV)中检测到负脉冲(例如，尖峰脉冲)而将信号rx_com设定为低逻辑值('0')，来产生经重构PWM信号rx_com，如先前参看图1到5所论述。具体地，一个或多个实施例实现了一种通过利用在发射器侧可用的时钟信号来在输入差分信号Vd中连续产生脉冲(例如，尖峰)的机制，使得即使丢失了脉冲，重构的信号仍然可以在下一个脉冲处正确地切换。
具体地，一个或多个实施例可以依赖于图10中例示的一般体系结构，图10是根据一个或多个实施例的隔离通信信道的电路框图示例。应当注意，在整个说明书中，为了简洁起见，将主要参考通信信道的低电压到高电压部分(例如，参考图1的包括电路102a和104b的通信信道部分)，但是相同的架构和操作原理可以应用于通信信道的高电压到低电压部分(例如，再次参考图1的包括电路102b和104a的通信信道部分)。为此，将使用附图标记例如101、102、104、106(而不是101a和101b，102a和102b，104a和104b，106a和106b)来分别指示通信信道的输入引脚、发射器电路、接收器电路和输出引脚；类似地，下标LV和HV将从指示所涉及的信号的附图标记中去除。
如图10所示，改进的通信信道的发射器侧包括设置在输入引脚101和发射器电路102之间的脉冲生成器电路11。脉冲生成器11接收输入信号tx_com(例如，PWM信号)和在发射器侧(例如，在低压管芯10a中)可用的时钟信号clk，且产生经修改的传输信号tx_in，所述经修改的传输信号tx_in被传播到发射器电路102。时钟信号clk具有比输入信号tx_com更高的频率。另外，改进的通信信道的接收器侧包括布置在比较器42，44与S－R(设置-重置)触发器46之间的逻辑电路12，以便允许在触发器46的输出106处对所传输的信号tx_com进行正确重构(rx_com)。
特别地，发射器侧被配置为经由脉冲生成器11产生修改的传输信号tx_in，其不仅在传输信号tx_com的边沿处而且在时钟信号clk的边沿处包括脉冲。这样，差分信号Vd也包括所有这样的脉冲，并且可以在半时钟周期的最大时间内完成丢失脉冲的校正。为了能够在接收器侧重构正确的信号rx_com(即，等于tx_com)，差分信号Vd中的脉冲应当具有与输入信号tx_com的电平相关的符号(即，差分信号Vd应当具有输入信号tx_com的值的记忆)。特别地，如果tx_com＝'1'，则信号Vd应当包括正脉冲，使得比较器42被触发并且在设置信号setn中产生(低)脉冲，而如果tx_com＝'0'，则信号Vd应当包括负脉冲，使得比较器44被触发并且在重置信号resetn中产生(低)脉冲。
图11是示例性的脉冲生成器电路11的可能的门级实现的电路框图，以及图12是包括示例性的图10的通信信道的发射器侧中的信号的波形的时序图，其示出了发射器侧的可能的操作。这里，注意，对信号tx_com的传播延迟没有限制，并且时钟信号clk与信号tx_com同步。脉冲生成器11包括内部脉冲生成器电路110和符号选择器电路112。内部脉冲生成器110接收时钟信号clk并产生脉冲信号clk'，该脉冲信号clk'包括跟随在时钟信号clk的每个边沿之后的持续时间为Tdly2的(正)脉冲，该脉冲相对于时钟信号clk的边沿(因此也相对于传输信号tx_com的边沿)被延迟了时间间隔Tdly1。符号选择器电路112通过根据传输信号tx_com的当前值传播信号clk'或信号clk'的补码clk'(即其反相副本)来产生修改的传输信号tx_in，具体地，如果tx_com＝'1'则传播信号clk'，如果tx_com＝'0'则传播信号clk'。
具体地，在一个或多个实施例中，内部脉冲生成器110包括：第一延迟电路块(例如，缓冲器)，其接收时钟信号clk并以延迟Tdly1传播该时钟信号clk，从而产生信号clk_dly1；第二延迟电路块(例如，缓冲器)，其接收信号clk_dly1并以延迟Tdly2传播该信号clk_dly2，从而产生信号clk_dly2；以及异或(XOR)门，其组合来自第一和第二延迟电路块的输出信号clk_dly1和clk_dly2，以产生脉冲信号clk'。
具体地，在一个或多个实施例中，符号选择器电路112包括接收脉冲信号clk'并产生补码信号clk'的反相器门，以及由传输信号tx_com控制的多路复用器，如果tx_com被断言('1')则传递信号clk'，或者如果tx_com被解除断言('0')则传递信号clk'。
因此，在如图10和图11所示的一个或多个实施例中，发射器电路102在其输入端接收信号tx_in。如图12所示，信号tx_in是周期等于Tclk/2(Tclk是时钟信号clk的周期)的脉冲波，其中每个脉冲的持续时间等于Tdly2，并且每个脉冲相对于时钟信号clk的边沿被延迟了时间Tdly1。如果信号tx_com被断言(“1”)，则信号tx_in的脉冲为正(即，与基线低逻辑值相比，该脉冲具有高逻辑值)，如果信号tx_com被解除断言(“0”)，则信号tx_in的脉冲为负(即，与基线高逻辑值相比，该脉冲具有低逻辑值)。在图12中还例示了在隔离电容器103P，103N的下游(并且由通信信道的接收器电路104看到)产生的所得差分信号Vd：它包括脉冲串(例如，尖峰)，每个尖峰对应于信号tx_in的边沿，特别是在信号tx_in的每个上升沿处的正尖峰，以及在信号tx_in的每个下降沿处的负尖峰。换言之：
在跟随时钟信号clk的每个边沿的信号Vd中产生一对尖峰信号(具有延迟Tdly1)，特别地，如果信号tx_com被断言，则短的正尖峰信号由短的负尖峰信号快速地跟随，并且如果信号tx_com被解除断言，则短的负尖峰信号由短的正尖峰信号快速地跟随；以及
在传输信号tx_com的每个边沿处，在信号Vd中产生单个尖峰，特别是在信号tx_com的上升沿的情况下产生短的负尖峰，而在信号tx_com的下降沿的情况下产生短的正尖峰。
在图12中还示出了第一有用(正的)尖峰U1和第一有用(负的)尖峰U2，第一有用(正的)尖峰U1可以由接收器侧用来检测信号tx_com从低电平到高电平的换向，第一有用(负)尖峰U2可以由接收器侧用来检测信号tx_com从高电平到低电平的换向。
参考图11公开的通信信道的发射器部分的电路布置是有利的，因为它除了常规结构之外仅通过使用逻辑门(例如，延迟块、X或门、反相器、多路复用器)来连续地产生差分信号Vd中的尖峰信号(即使当传输信号tx_com是固定的时)。然而，如图12所示，它在时钟信号clk的每个边沿之后产生一对尖峰(具有相反极性)。因此，必须修改通信信道的接收器部分，以便仅读取(例如，检测)每对中的第一尖峰(参见图12中标记为D的尖峰)，并忽略第二尖峰。通过这样做，当断言信号tx_com('1')时，接收器电路104仅检测到差分信号Vd的正尖峰，并且在设置信号setn中产生对应的脉冲(再次参见图5)；类似地，当信号tx_com被解除断言('0')时，只有差分信号Vd的负尖峰信号被接收器电路104检测到，并且在重置信号resetn中产生相应的脉冲(再次参见图5)。
为此，如所预期的，改进的通信信道的接收器侧包括布置在比较器42，44与S－R触发器46之间的逻辑电路12，以便允许将所传输的信号tx_com正确地重构为触发器46的输出rx_com(在引脚106处)。图13是例示逻辑电路12的可能的内部体系结构的电路框图，图14是例示逻辑电路12的可能的门级实现的电路框图，以及图15是包括例示图10的通信信道的接收器侧中的信号的波形的时序图，其示出了接收器侧的可能的操作。
如图13所示，逻辑电路12包括：
第一屏蔽生成器电路122，其被配置为屏蔽在断言信号tx_com('1')时接收的信号Vd的每对尖峰中的第二(例如，负)尖峰，以便在设定信号setn中正确地产生脉冲；
第二屏蔽生成器电路124，其被配置为屏蔽在信号tx_com被解除断言(“0”)时接收的信号Vd的每对尖峰中的第二(例如，正)尖峰，以便在重置信号resetn中正确地产生脉冲；
第一控制电路126，其被配置为产生作为信号set_inn和电路122的屏蔽操作的函数的信号setn，以及被配置为依据信号set_inn和reset_inn启用和禁用第二掩模生成器电路124；以及
第二控制电路128，其被配置为根据信号reset_inn和电路124的屏蔽操作来产生信号resetn，以及被配置为根据信号set_inn和reset_inn来启用和禁用第一屏蔽生成器电路122。
如图14所示，第一和第二控制电路126和128可以具有相同的内部结构。具体地，这些控制电路中的每一个可以包括第一输入端子，第二输入端子、第三输入端子、耦合到第二输入端子的第一延迟电路块、被配置为从第一输入端子和从第一延迟电路块接收输入信号的与门、耦合到与门的输出的第二延迟电路块、耦合到第二延迟电路块的输出的反相器门、被配置为从与门的输出和从反相器的输出接收输入信号以在控制电路的第一输出端子处产生第一输出信号的与非门，以及或门，或门被配置为从所述第一输入端子和所述第三输入端子接收输入信号以在所述控制电路的第二输出端子处产生第二输出信号。具体地，对于第一控制电路126：第一输入端子被配置为接收信号set_inn，第二输入端子被配置为接收信号reset_inn，第三输入端子被配置为从第一屏蔽生成器电路122接收屏蔽信号maskset，第一输出端子被配置为产生屏蔽控制信号cdset，并且第二输出端子被配置为产生脉冲信号setn。具体地，对于第二控制电路128：第一输入端子被配置为接收信号reset_inn，第二输入端子被配置为接收信号set_inn，第三输入端子被配置为从第二掩模生成器电路124接收掩模信号maskreset，第一输出端子被配置为产生掩模控制信号cdreset，且第二输出端子被配置为产生脉冲信号resetn。
如图14所示，第一和第二掩模生成器电路122和124可以具有相同的内部结构。具体地，这些屏蔽生成器电路中的每一个可以包括第一输入端子、第二输入端子、耦合到第一输入端子的反相器门，以及设置－重置触发器，所述设置－重置触发器具有被配置为接收偏置电压VDD的数据输入端子D，被配置为接收由反相器门输出的信号的时钟输入端子CP，被配置为接收来自屏蔽生成器电路的第二输入端子的信号的重置输入端子CD，以及被配置为在屏蔽生成器电路的输出端子处产生输出信号的数据输出端子Q。具体地，对于第一屏蔽生成器电路122：第一输入端子耦合到控制电路128的第二输出端子以接收信号resetn，第二输入端子耦合到控制电路128的第一输出端子以接收信号cdreset，并且输出端子被配置为产生在控制电路126的第三输入端子处接收的屏蔽信号maskset。具体地，对于第二屏蔽生成器电路124：第一输入端耦合到控制电路126的第二输出端以接收信号setn，第二输入端耦合到控制电路126的第一输出端以接收信号cdset，并且输出端子被配置为产生在控制电路128的第三输入端接收的屏蔽信号maskreset。
如图15所示，输入信号set_inn和reset_inn通常为高。当第一输入信号(例如，reset_inn)具有高到低的边沿(参见脉冲P1的下降沿，其对应于信号Vd的第一负尖峰)时，用于第二输入信号(例如，set_inn)的屏蔽被激活(参见信号maskset，其变为'1')。因此，第二输入信号(如set_inn)不传播到电路12的第一输出：相应的输出信号(例如，setn)被强制为高逻辑值('1')，并且这具有屏蔽第二输入信号的后续脉冲的效果(参见脉冲P2，其对应于信号Vd的第二正尖峰，该信号Vd与先前的负尖峰形成对)。当具有以下情况时，第二输入信号(例如set_inn)的屏蔽被抬起(即，去激活，屏蔽信号maskset再次变为'0')：
i)第二输入信号(例如set_inn)具有低到高的边沿(参见脉冲P2的上升沿)，表示第二输入信号的脉冲已经被完全屏蔽；和/或
ii)在从第一输入信号的低到高边沿的时间延迟Tdly3之后(例如，reset_inn－参见脉冲P3的上升沿)，对于信号Vd的单个尖峰的情况(即当尖峰由信号tx_com的边沿产生时)；延迟Tdly3满足条件Tdly2<Tdly3<Tdly1。
类似地，当第二输入信号(例如set_inn)具有高到低的边沿时(参见脉冲P4的下降沿，其对应于信号Vd的第一正尖峰)，用于第一输入信号(例如reset_inn)的屏蔽被激活(参见信号maskreset，其变为'1')。因此，第一输入信号(如reset_inn)不传播到电路12的第二输出：相应的输出信号(例如，resetn)被强制为高逻辑值('1')，并且这具有屏蔽第一输入信号的后续脉冲的效果(参见脉冲P5，其对应于信号Vd的第二负尖峰，该信号Vd与前一正尖峰形成对)。当具有以下情况时，第一输入信号(例如reset_inn)的屏蔽被抬起(即，去激活，屏蔽信号maskreset再次变为'0')：
i)第一输入信号(例如reset_inn)具有低到高的边沿(参见脉冲P5的上升沿)，表示第一输入信号的脉冲已经被完全屏蔽；和/或
ii)在从第二输入信号的低到高边沿的时间延迟Tdly3之后(例如，set_inn－参见脉冲P6的上升沿)，对于信号Vd的单个尖峰的情况(即，当尖峰由信号tx_com的边沿产生时)；延迟Tdly3满足条件Tdly2<Tdly3<Tdly1。
图16是包括根据一个或多个实施例的通信信道中的信号的示例性波形的时序图，其示出了如上文公开的通信信道的可能操作(从输入信号tx_com到具有各种中间信号的输出信号rx_com)。
图17是改进通信信道(例如，提供高达100V/ns的CMTI)的共模瞬态抗扰度(CMTI，即，施加到两个隔离电路的共模电压的最大可容忍上升或下降速率)的变体实施例的示范性电路框图。特别地，与先前描述的实施例相比，图17的实施例包括低通滤波器电路170，其布置在触发器46的数据输出端子Q和通信信道的输出引脚106之间，以产生滤波的输出信号rx_com'。在这种情况下，在存在共模电压瞬变的情况下，即使在信号rx_com中出现误差，实际输出rx_com'在切换之前也需要额外的时间(由滤波器170的时间常数固定)，使得瞬变可能更早地期满并且可以避免虚假切换。
因此，一个或多个实施例可以证明是有利的，因为它们提供鲁棒的隔离通信信道，而不需要实现用于产生用于调制(例如，OOK调制)的载波的高频振荡器；另外，一个或多个实施例依赖于简单的实现(例如，与常规解决方案相比仅包括附加的逻辑门)，其与常规的发射器/接收器架构兼容。
在不违背基本原则的情况下，在不脱离保护范围的情况下，细节和实施例可以相对于仅通过示例描述的内容甚至显著变化。
保护范围由所附权利要求确定。
一种电子器件(10)，可概括为包括第一半导体管芯(10a)和第二半导体管芯(10b)；在所述第一半导体管芯(10a)上实现的脉冲生成器电路(11)，所述脉冲生成器电路(11)被配置为接收具有第一频率的数字输入信号(tx_com)和具有第二频率的时钟信号(clk)，其中所述第二频率高于所述第一频率，所述脉冲生成器电路(11)还被配置为产生数字传输信号(tx_in)，所述数字传输信号(tx_in)包括跟随所述输入数字信号(tx_com)和所述时钟信号(clk)的每个边沿的脉冲，当所述数字输入信号(tx_com)具有第一逻辑值时，所述脉冲具有第一极性，并且当所述数字输入信号(tx_com)具有第二逻辑值时，所述脉冲具有第二极性；在所述第一半导体管芯(10a)上实现的发射器电路(102)，所述发射器电路(102)被配置为接收所述数字传输信号(tx_in)并产生一对互补数字信号(com_p，com_n)，其中所述互补数字信号中的第一个(com_p)是所述数字传输信号(tx_in)的副本，并且在所述发射器电路(102)的第一输出节点处产生，并且所述互补数字信号中的第二个(com_n)是所述数字传输信号(tx_in)的补码，并且在所述发射器电路(102)的第二输出节点处产生；在所述第一半导体管芯(10a)或所述第二半导体管芯(10b)上实现的电流隔离屏障，所述电流隔离屏障包括第一电容器(103P)和第二电容器(103N)，所述第一电容器(103P)具有耦合到所述发射器电路(102)的第一输出节点的第一端子，所述第二电容器(103N)具有耦合到所述发射器电路(102)的第二输出节点的第一端子，由此在所述第一电容器(103P)的第二端子与所述第二电容器(103N)的第二端子之间产生差分信号(Vd)，所述差分信号(Vd)包括在所述数字传输信号(tx_in)的每个上升沿处的第一极性的尖峰以及在所述数字传输信号(tx_in)的每个下降沿处的第二极性的尖峰；在所述第二半导体管芯(10b)上实现的第一比较器电路(42)，所述第一比较器电路(42)被配置为接收所述差分信号(Vd)并产生中间设置信号(set_inn)，所述中间设置信号包括在所述差分信号(Vd)的每个尖峰处具有所述第一极性的脉冲；在所述第二半导体管芯(10b)上实现的第二比较器电路(44)，所述第二比较器电路(44)被配置为接收所述差分信号(Vd)并产生中间重置信号(reset_inn)，所述中间重置信号包括在所述差分信号(Vd)的每个尖峰处具有所述第二极性的脉冲；在所述第二半导体管芯(10b)上实现的逻辑电路(12)，所述逻辑电路(12)被配置为接收所述中间设置信号(set_inn)和所述中间重置信号(reset_inn)，并且还被配置为：通过响应于所述中间重置信号(reset_inn)的脉冲而激活所述中间设置信号(set_inn)的屏蔽(maskset)，并且响应于所述中间设置信号(set_inn)的脉冲的结束或者响应于在所述中间重置信号(reset_inn)的脉冲之后经过的时间间隔(Tdly3)而去激活所述中间设置信号(set_inn)的屏蔽(maskset)，来产生最终设置信号(setn)；以及通过响应于所述中间设置信号(set_inn)的脉冲而激活所述中间重置信号(reset_inn)的屏蔽(maskreset)，以及响应于所述中间重置信号(reset_inn)的脉冲的结束或响应于在所述中间设置信号(set_inn)的脉冲之后经过的时间间隔(Tdly3)而去激活所述中间重置信号(reset_inn)的屏蔽(maskreset)，来产生最终重置信号(resetn)；以及在所述第二半导体管芯(10b)上实现的输出控制电路(46)，所述输出控制电路(46)被配置为接收所述最终设置信号(setn)和所述最终重置信号(resetn)，并且还被配置为响应于在所述最终设置信号(setn)中检测到脉冲而断言数字输出信号(rx_com)，并且响应于在所述最终重置信号(resetn)中检测到脉冲而解除断言所述数字输出信号(rx_com)。
所述脉冲生成器电路(11)可以包括内部脉冲生成器电路(110)和符号选择器电路(112)，其中所述内部脉冲生成器电路(110)可以被配置为接收所述时钟信号(clk)并产生脉冲时钟信号(clk')，所述脉冲时钟信号(clk')包括跟随所述时钟信号(clk)的每个边沿的脉冲；并且所述符号选择器电路(112)可以被配置为响应于具有所述第二逻辑值的所述数字输入信号(tx_com)来传播脉冲时钟信号(clk')，并且响应于具有所述第一逻辑值的所述数字输入信号(tx_com)来传播脉冲时钟信号(clk')的补码(clk')，以产生所述数字传输信号(tx_in)。
所述内部脉冲生成器电路(110)可以包括第一延迟电路块，所述第一延迟电路块被配置为接收所述时钟信号(clk)并以第一延迟(Tdly1)传播所述时钟信号(clk)以产生第一延迟时钟信号(clk_dly1)；第二延迟电路块，配置为接收所述第一延迟时钟信号(clk_dly1)，并以第二延迟(Tdly2)传播所述第一延迟时钟信号(clk_dly1)，以产生第二延迟时钟信号(clk_dly2)；以及异或门，被配置为组合第一延迟时钟信号(clk_dly1)和第二延迟时钟信号(clk_dly2)以产生所述脉冲时钟信号(clk')。
所述符号选择器电路(112)可以包括反相器门，所述反相器门被配置为接收所述脉冲时钟信号(clk')并产生所述脉冲时钟信号(clk')的补码(clk')；以及多路复用器，其被配置为如果所述数字输入信号(tx_com)具有所述第二逻辑值则传递脉冲时钟信号(clk')，或者如果所述数字输入信号(tx_com)具有所述第一逻辑值则传递脉冲时钟信号(clk')的补码(clk')。
逻辑电路(12)可以包括第一屏蔽生成器电路(122)，第二屏蔽生成器电路(124)，第一控制电路(126)和第二控制电路(128)，其中第一控制电路(126)可以包括被配置为接收所述中间设置信号(set_inn)的第一输入端子，被配置为接收所述中间重置信号(reset_inn)的第二输入端子，被配置为接收设置屏蔽信号(maskset)的第三输入端子，耦合到相应的第二输入端子的相应的第一延迟电路块，被配置为从相应的第一输入端子和从相应的第一延迟电路块接收信号的相应的与逻辑门，耦合到相应的与逻辑门的输出的相应的第二延迟电路块，耦合到所述相应第二延迟电路块的输出的相应反相器门，被配置为从所述相应与门的输出和从所述相应反相器的输出接收信号以在所述第一控制电路(126)的第一输出端子处产生设置屏蔽控制信号(cdset)的相应与非逻辑门，以及被配置为从所述相应第一输入端子和从所述相应第三输入端子接收信号以在所述第一控制电路(126)的第二输出端子处产生所述最终设置信号(setn)的相应或逻辑门；第二控制电路(128)可以包括被配置为接收所述中间重置信号(reset_inn)的第一输入端子，被配置为接收所述中间设置信号(set_inn)的第二输入端子，被配置为接收重置屏蔽信号(maskreset)的第三输入端子，被耦合到相应的第二输入端子的相应的第一延迟电路块，被配置为从相应的第一输入端子和从相应的第一延迟电路块接收信号的相应的与逻辑门，被耦合到相应的与逻辑门的输出的相应的第二延迟电路块，被耦合到相应的第二延迟电路块的输出的相应的反相器门。各自的与非逻辑门，其被配置为从各自的与门的输出和从各自的反相器的输出接收信号，以在第二控制电路(128)的第一输出端子处产生重置屏蔽控制信号(cdreset)，以及各自的或逻辑门，其被配置为从各自的第一输入端子和从各自的第三输入端子接收信号，以在第二控制电路(128)的第二输出端子处产生所述最终重置信号(resetn)；第一屏蔽生成器电路(122)可以包括耦合到第二控制电路(128)的第二输出端子以接收所述最终重置信号(resetn)的第一输入端子，耦合到第二控制电路(128)的第一输出端子以接收所述重置屏蔽控制信号(cdreset)的第二输入端子，耦合到相应的第一输入端子的相应的反相器门，以及具有被配置为接收偏置电压(VDD)的数据输入端子(D)，被配置为接收由相应的反相器门输出的信号的时钟输入端子(CP)，被配置为接收所述重置屏蔽控制信号(cdreset)的重置输入端子(CD)的相应的设置－重置触发器。以及数据输出端子(Q)，其被配置为产生所述设置屏蔽信号(maskset)；第二屏蔽生成器电路(124)可以包括：第一输入端，其耦合到第一控制电路(126)的第二输出端以接收所述最终设置信号(setn)；第二输入端，其耦合到第一控制电路(126)的第一输出端以接收所述设置屏蔽控制信号(cdset)；相应的反相器门，其耦合到相应的第一输入端；以及相应的设置－重置触发器，其具有被配置为接收偏置电压(VDD)的数据输入端(D)；时钟输入端(CP)，其被配置为接收由相应的反相器门输出的信号；重置输入端(CD)，其被配置为接收所述设置屏蔽控制信号(cdset)。以及数据输出端子(Q)，其被配置为产生所述重置屏蔽信号(maskreset)。
所述输出控制电路可以包括设置－重置触发器(46)，该设置－重置触发器(46)具有由所述最终设置信号(setn)驱动的时钟输入端(CP)和由所述最终重置信号(resetn)驱动的重置输入端(CD)，以在设置－重置触发器(46)的数据输出端(Q)产生所述数字输出信号(rx_com)。
电子器件(10)可以包括布置在所述输出控制电路(46)的输出端和电子器件(10)的输出引脚(106)之间的低通滤波器电路(170)。
电子器件(10)可以包括在所述第二半导体管芯(10b)上实现的放大器电路(40)，该放大器电路(40)被配置为接收所述差分信号(Vd)，并将所述差分信号(Vd)的放大副本传递到所述第一比较器电路(42)和所述第二比较器电路(44)。
电子器件(10)可以包括在所述第二半导体管芯(10b)上实现的驱动器电路，该驱动器电路可以包括半桥电路，该半桥电路设置在正电源电压引脚和参考电源电压引脚之间，并由所述数字输出信号(rx_com)驱动以产生输出开关信号。
一种电子系统，可以被概括为包括处理单元和电子器件，所述处理单元被配置为产生由所述电子器件接收的所述数字输入信号(tx_com)和所述时钟信号(clk)。
一种跨越电流隔离屏障传输数据信号的方法，所述方法可概括为包括接收具有第一频率的数字输入信号(tx_com)和具有第二频率的时钟信号(clk)，其中所述第二频率高于所述第一频率；产生包括跟随所述输入数字信号(tx_com)和所述时钟信号(clk)的每个边沿的脉冲的数字传输信号(tx_in)，当所述数字输入信号(tx_com)具有第一逻辑值时，所述脉冲具有第一极性，并且当所述数字输入信号(tx_com)具有第二逻辑值时，所述脉冲具有第二极性；产生一对互补数字信号(com_p，com_n)，其中所述互补数字信号中的第一个互补数字信号(com_p)是所述数字传输信号(tx_in)的副本，并且所述互补数字信号中的第二个互补数字信号(com_n)是所述数字传输信号(tx_in)的补码信号；通过第一电容器(103P)传播所述第一互补数字信号(com_p)并且通过第二电容器(103N)传播所述第二互补数字信号(com_n)，由此产生差分信号(Vd)，该差分信号包括在所述数字传输信号(tx_in)的每个上升沿处的第一极性的尖峰以及在所述数字传输信号(tx_in)的每个下降沿处的第二极性的尖峰；产生中间设置信号(set_inn)，该中间设置信号在所述差分信号(Vd)的每个尖峰处包括具有所述第一极性的脉冲；产生中间重置信号(reset_inn)，所述中间重置信号在所述差分信号(Vd)的每个尖峰处包括具有所述第二极性的脉冲；通过响应于所述中间重置信号(reset_inn)的脉冲而激活所述中间设置信号(set_inn)的屏蔽(maskset)，并且响应于所述中间设置信号(set_inn)的脉冲的结束或者响应于在所述中间重置信号(reset_inn)的脉冲之后经过的时间间隔(Tdly3)而去激活所述中间设置信号(set_inn)的屏蔽(maskset)，来产生最终设置信号(setn)；通过响应于所述中间设置信号(set_inn)的脉冲而激活所述中间重置信号(reset_inn)的屏蔽(maskreset)，并且响应于所述中间重置信号(reset_inn)的脉冲的结束或者响应于在所述中间设置信号(set_inn)的脉冲之后经过的时间间隔(Tdly3)而去激活所述中间重置信号(reset_inn)的屏蔽(maskreset)，来产生最终重置信号(resetn)；以及响应于在所述最终设置信号(setn)中检测到脉冲而断言数字输出信号(rx_com)，以及响应于在所述最终重置信号(resetn)中检测到脉冲而解除断言所述数字输出信号(rx_com)。
根据上述详细描述，可以对实施例进行这些和其它改变。通常，在下面的权利要求中，所使用的术语不应该被解释为将权利要求限制到在说明书和权利要求中公开的特定实施例，而是应该被解释为包括所有可能的实施例以及这些权利要求被授权的等同物的全部范围。因此，权利要求不受本公开的限制。

Claims (20)

1.一种电子器件，包括：
第一半导体管芯和第二半导体管芯；
脉冲生成器电路，被实现在所述第一半导体管芯上，所述脉冲生成器电路被配置为接收具有第一频率的数字输入信号和具有第二频率的时钟信号，其中所述第二频率高于所述第一频率，所述脉冲生成器电路还被配置为产生数字传输信号，所述数字传输信号包括跟随所述输入数字信号的每个边沿以及所述时钟信号的每个边沿的脉冲，当所述数字输入信号具有第一逻辑值时所述脉冲具有第一极性，并且当所述数字输入信号具有第二逻辑值时所述脉冲具有第二极性；
发射器电路，被实现在所述第一半导体管芯上，所述发射器电路被配置为接收所述数字传输信号并且产生一对互补数字信号，其中所述互补数字信号中的第一个互补数字信号是所述数字传输信号的副本并且在所述发射器电路的第一输出节点处被产生，并且所述互补数字信号中的第二个互补数字信号是所述数字传输信号的补码并且在所述发射器电路的第二输出节点处被产生；
电流隔离屏障，被实现在所述第一半导体管芯或所述第二半导体管芯上，所述电流隔离屏障包括第一电容器和第二电容器，所述第一电容器具有耦合到所述发射器电路的所述第一输出节点的第一端子，所述第二电容器具有耦合到所述发射器电路的所述第二输出节点的第一端子，由此在所述第一电容器的第二端子与所述第二电容器的第二端子之间产生差分信号，所述差分信号包括在所述数字传输信号的每个上升沿处的第一极性的尖峰和在所述数字传输信号的每个下降沿处的第二极性的尖峰；
第一比较器电路，被实现在所述第二半导体管芯上，所述第一比较器电路被配置为接收所述差分信号并且产生中间设置信号，所述中间设置信号包括在所述差分信号的具有所述第一极性的每个尖峰处的脉冲；
第二比较器电路，被实现在所述第二半导体管芯上，所述第二比较器电路被配置为接收所述差分信号并且产生中间重置信号，所述中间重置信号包括在所述差分信号的具有所述第二极性的每个尖峰处的脉冲；
逻辑电路，被实现在所述第二半导体管芯上，所述逻辑电路被配置为接收所述中间设置信号和所述中间重置信号，并且还被配置为：
通过响应于所述中间重置信号的脉冲而激活所述中间设置信号的屏蔽，并且响应于所述中间设置信号的脉冲的结束或者响应于在所述中间重置信号的脉冲之后经过的时间间隔而去激活所述中间设置信号的屏蔽，来产生最终设置信号；以及
通过响应于所述中间设置信号的脉冲而激活所述中间重置信号的屏蔽，并且响应于所述中间重置信号的脉冲的结束或者响应于在所述中间设置信号的脉冲之后经过的时间间隔而去激活所述中间重置信号的屏蔽，来产生最终重置信号；以及
输出控制电路，被实现在所述第二半导体管芯上，所述输出控制电路被配置为接收所述最终设置信号和所述最终重置信号，并且还被配置为响应于在所述最终设置信号中检测到脉冲而断言数字输出信号，并且响应于在所述最终重置信号中检测到脉冲而解除断言所述数字输出信号。
2.根据权利要求1所述的电子器件，其中所述脉冲生成器电路包括内部脉冲生成器电路和符号选择器电路，其中：
所述内部脉冲生成器电路被配置为接收所述时钟信号并且产生脉冲时钟信号，所述脉冲时钟信号包括跟随所述时钟信号的每个边沿的脉冲；以及
所述符号选择器电路被配置为响应于所述数字输入信号具有所述第二逻辑值而传播所述脉冲时钟信号，并且响应于所述数字输入信号具有所述第一逻辑值而传播所述脉冲时钟信号的所述补码，以产生所述数字传输信号。
3.根据权利要求2所述的电子器件，其中所述内部脉冲生成器电路包括：
第一延迟电路块，被配置为接收所述时钟信号并且以第一延迟传播所述时钟信号以产生第一延迟时钟信号；
第二延迟电路块，被配置为接收所述第一延迟时钟信号并且以第二延迟传播所述第一延迟时钟信号以产生第二延迟时钟信号；以及
异或门，被配置为组合所述第一延迟时钟信号和所述第二延迟时钟信号以产生所述脉冲时钟信号。
4.根据权利要求2所述的电子器件，其中所述符号选择器电路包括：
反相器门，被配置为接收所述脉冲时钟信号以及产生所述脉冲时钟信号的所述补码；以及
多路复用器，被配置为如果所述数字输入信号具有所述第二逻辑值则传递所述脉冲时钟信号，或者如果所述数字输入信号具有所述第一逻辑值则传递所述脉冲时钟信号的所述补码。
5.根据权利要求1所述的电子器件，其中逻辑电路包括第一屏蔽生成器电路、第二屏蔽生成器电路、第一控制电路和第二控制电路，其中：
所述第一控制电路包括被配置为接收所述中间设置信号的第一输入端子，被配置为接收所述中间重置信号的第二输入端子，被配置为接收设置屏蔽信号的第三输入端子，耦合到相应的所述第二输入端子的相应的第一延迟电路块，被配置为从相应的所述第一输入端子和从相应的所述第一延迟电路块接收信号的相应的与逻辑门，耦合到相应的所述与逻辑门的输出的相应的第二延迟电路块，耦合到相应的所述第二延迟电路块的输出的相应的反相器门，被配置为从相应的所述与门的输出以及从相应的所述反相器的输出接收信号以在所述第一控制电路的第一输出端子处产生设置屏蔽控制信号的相应的与非逻辑门，以及被配置为从相应的所述第一输入端子以及从相应的所述第三输入端子接收信号以在所述第一控制电路的第二输出端子处产生所述最终设置信号的相应的或逻辑门；
所述第二控制电路包括：被配置为接收所述中间重置信号的第一输入端子，被配置为接收所述中间设置信号的第二输入端子，被配置为接收重置屏蔽信号的第三输入端子，耦合到相应的所述第二输入端子的相应的第一延迟电路块，被配置为从相应的所述第一输入端子以及从相应的所述第一延迟电路块接收信号的相应的与逻辑门，耦合到相应的所述与逻辑门的输出的相应的第二延迟电路块，耦合到相应的所述第二延迟电路块的输出的相应的反相器门，被配置为从相应的所述与门的输出以及从相应的所述反相器的输出接收信号以在所述第二控制电路的第一输出端子处产生重置屏蔽控制信号的相应的所述与非逻辑门，以及被配置为从相应的所述第一输入端子以及从相应的所述第三输入端子接收信号以在所述第二控制电路的第二输出端子处产生所述最终重置信号的相应的或逻辑门；
所述第一屏蔽生成器电路包括：耦合到所述第二控制电路的所述第二输出端子以接收所述最终重置信号的第一输入端子，耦合到所述第二控制电路的所述第一输出端子以接收所述重置屏蔽控制信号的第二输入端子，耦合到相应的所述第一输入端子的相应的反相器门，以及具有被配置为接收偏置电压的数据输入端子的相应的设置－重置触发器，被配置为接收由相应的所述反相器门输出的所述信号的时钟输入端子，被配置为接收所述重置屏蔽控制信号的重置输入端子，以及被配置为产生所述设置屏蔽信号的数据输出端子；以及
所述第二屏蔽生成器电路包括：耦合到所述第一控制电路的所述第二输出端子以接收所述最终设置信号的第一输入端子，耦合到所述第一控制电路的所述第一输出端子以接收所述设置屏蔽控制信号的第二输入端子，耦合到相应的所述第一输入端子的相应的反相器门，以及具有被配置为接收偏置电压的数据输入端子的相应的设置－重置触发器，被配置为接收由相应的所述反相器门输出的所述信号的时钟输入端子，被配置为接收所述设置屏蔽控制信号的重置输入端子，以及被配置为产生所述重置屏蔽信号的数据输出端子。
6.根据权利要求1所述的电子器件，其中所述输出控制电路包括设置－重置触发器，所述设置－重置触发器具有由所述最终设置信号驱动的时钟输入端子和由所述最终重置信号驱动的重置输入端子，以在所述设置－重置触发器的数据输出端子处产生所述数字输出信号。
7.根据权利要求1所述的电子器件，包括布置在所述输出控制电路的输出端子与所述电子器件的输出引脚之间的低通滤波器电路。
8.根据权利要求1所述的电子器件，包括被实现在所述第二半导体管芯上的放大器电路，所述放大器电路被配置为接收所述差分信号并且将所述差分信号的经放大副本传递到所述第一比较器电路和所述第二比较器电路。
9.根据权利要求1所述的电子器件，包括被实现在所述第二半导体管芯上的驱动器电路，所述驱动器电路包括半桥电路，所述半桥电路被布置在正电源电压引脚与参考电源电压引脚之间，并且由所述数字输出信号驱动以产生输出切换信号。
10.一种跨电流隔离屏蔽传输数据信号的方法，所述方法包括：
接收具有第一频率的数字输入信号和具有第二频率的时钟信号，其中所述第二频率高于所述第一频率；
产生包括跟随所述输入数字信号和所述时钟信号的每个边沿的脉冲的数字传输信号，当所述数字输入信号具有第一逻辑值时所述脉冲具有第一极性，并且当所述数字输入信号具有第二逻辑值时所述脉冲具有第二极性；
产生一对互补数字信号，其中所述互补数字信号中的第一个互补数字信号是所述数字传输信号的副本，并且所述互补数字信号中的第二个互补数字信号是所述数字传输信号的补码；
通过第一电容器传播所述第一互补数字信号，并且通过第二电容器传播所述第二互补数字信号，由此产生差分信号，所述差分信号包括在所述数字传输信号的每个上升沿处的第一极性的尖峰和在所述数字传输信号的每个下降沿处的第二极性的尖峰；
产生中间设置信号，所述中间设置信号包括在所述差分信号的具有所述第一极性的每个尖峰处的脉冲；
产生中间重置信号，所述中间重置信号包括在所述差分信号的具有所述第二极性的每个尖峰处的脉冲；
通过响应于所述中间重置信号的脉冲而激活所述中间设置信号的屏蔽，并且响应于所述中间设置信号的脉冲的结束或者响应于在所述中间重置信号的脉冲之后经过的时间间隔而去激活所述中间设置信号的屏蔽，来产生最终设置信号；
通过响应于所述中间设置信号的脉冲而激活所述中间重置信号的屏蔽，并且响应于所述中间重置信号的脉冲的结束或者响应于在所述中间设置信号的脉冲之后经过的时间间隔而去激活所述中间重置信号的屏蔽，来产生最终重置信号；以及
响应于在所述最终设置信号中检测到脉冲而断言数字输出信号，并且响应于在所述最终重置信号中检测到脉冲而解除断言所述数字输出信号。
11.根据权利要求10所述的方法，包括：
产生脉冲时钟信号，所述脉冲时钟信号包括跟随所述时钟信号的每个边沿的脉冲；以及
响应于所述数字输入信号具有所述第二逻辑值来传播所述脉冲时钟信号；以及
响应于所述数字输入信号具有所述第一逻辑值来传播所述脉冲时钟信号的补码，以产生所述数字传输信号。
12.根据权利要求11所述的方法，包括：
以第一延迟传播所述时钟信号以产生第一延迟时钟信号；
以第二延迟传播所述第一延迟时钟信号以产生第二延迟时钟信号；以及
组合所述第一延迟时钟信号和所述第二延迟时钟信号以产生所述脉冲时钟信号。
13.根据权利要求11所述的方法，包括：
利用反相器门接收所述脉冲时钟信号；
利用所述反相器门产生所述脉冲时钟信号的所述补码；以及
如果所述数字输入信号具有所述第二逻辑值，则用多路复用器传递所述脉冲时钟信号；以及
如果所述数字输入信号具有所述第一逻辑值，则用所述多路复用器传递所述脉冲时钟信号的补码。
14.根据权利要求10所述的方法，包括：
用所述最终设置信号驱动设置－重置触发器的时钟输入端子；以及
用所述最终重置信号驱动所述设置－重置触发器的重置输入端子，以在所述设置－重置触发器的数据输出端子处产生所述数字输出信号。
15.根据权利要求10所述的方法，包括：
利用放大器电路接收所述差分信号；以及
利用所述放大器电路传递所述差分信号的放大的副本。
16.根据权利要求10所述的方法，利用所述输出信号驱动驱动器电路的半桥电路以产生输出开关信号。
17.一种器件，包括：
电流隔离屏障，具有第一电容器和第二电容器；
第一半导体管芯，包括：
脉冲生成器电路，具有第一输入、第二输入和输出；
发射器电路，具有耦合到所述脉冲生成器电路的所述输出的输入，耦合到所述第一电容器的第一端子的第一输出，以及耦合到所述第二电容器的第一端子的第二输出；
第二半导体管芯，包括：
第一比较器，具有耦合到所述第一电容器的第二端子的第一输入和耦合到所述第二电容器的第二端子的第二输入；
第二比较器，具有耦合到所述第一电容器的所述第二端子的第一输入和耦合到所述第二电容器的所述第二端子的第二输入；
逻辑电路，具有耦合到所述第一比较器的输出的第一输入和耦合到所述第二比较器的输出的第二输入；以及
输出控制电路，具有耦合到所述逻辑电路的输出的输入。
18.根据权利要求17所述的器件，其中所述电流隔离屏障被实现在所述第一半导体管芯或所述第二半导体管芯任一者中。
19.根据权利要求18所述的器件，其中所述第二半导体管芯包括耦合在所述电流隔离屏障与所述第一比较器电路以及所述第二比较器电路之间的放大器电路。
20.根据权利要求18所述的器件，其中所述输出控制输出数字控制信号。
CN202311577900.8A 2022-11-25 2023-11-24 隔离驱动器器件、对应电子系统以及方法 Pending CN118100901A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
IT102022000024381 2022-11-25
US18/508,011 US20240178835A1 (en) 2022-11-25 2023-11-13 Isolated driver device, corresponding electronic system and method of transmitting a data signal across a galvanic isolation barrier
US18/508,011 2023-11-13

Publications (1)

Publication Number Publication Date
CN118100901A true CN118100901A (zh) 2024-05-28

Family

ID=91144798

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202311577900.8A Pending CN118100901A (zh) 2022-11-25 2023-11-24 隔离驱动器器件、对应电子系统以及方法

Country Status (1)

Country Link
CN (1) CN118100901A (zh)

Similar Documents

Publication Publication Date Title
US20040217794A1 (en) Propagation delay adjustment circuit
US9467060B2 (en) Capacitive level shifter devices, methods and systems
WO2007033305A2 (en) Serializer and deserializer
US10187053B1 (en) Drive circuit for power semiconductor devices
US20240195405A1 (en) Receiver circuit, corresponding isolated driver device, electronic system and method of decoding a differential signal into a digital output signal
CN110149113B (zh) 隔离式信号传输电路及利用其的通信装置
US11303271B2 (en) Filtering circuit for pulse width modulated signal
CN113612467A (zh) 用于双向数据传输的电路装置及方法
US20160056832A1 (en) Digital-to-analog converter (dac), method for operating a dac and transceiver circuit
CN118100901A (zh) 隔离驱动器器件、对应电子系统以及方法
EP4376298A1 (en) Isolated driver device, corresponding electronic system and method of transmitting a data signal across a galvanic isolation barrier
WO2021136745A1 (en) Fast digital isolator
KR101457268B1 (ko) 용량성 통신 회로 및 이를 위한 방법
US20220308618A1 (en) Clock data recovery circuit
KR101759681B1 (ko) 다중-위상 시그널링을 위한 클록 펄스 생성기
US12015515B2 (en) Transmitter circuit, corresponding isolated driver device, electronic system and method of encoding a pulse-width modulated signal into a differential pulsed signal
EP4391465A2 (en) Receiver circuit, corresponding isolated driver device, electronic system and method of decoding a differential signal into a digital output signal
CN118157698A (zh) 接收器电路、对应隔离驱动器器件、电子系统和将差分信号解码为数字输出信号的方法
EP1989778B1 (en) Signal differentiation with differential conversion circuit
Ke et al. Design of Capacitive Digital Isolation Chip
US9313052B2 (en) Method and apparatus for signal transmission
CN114696804A (zh) 脉宽调制解码器电路、对应设备及操作方法
EP4091249A1 (en) Delay circuit that accurately maintains input duty cycle
CN118554942A (zh) 线性电容隔离器
JP2734360B2 (ja) ディジタル信号リピータ

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination