JPH10289586A - メモリ・セルのセンス方法およびビット線等化回路 - Google Patents

Abstract

(57)【要約】 【課題】 ＡＴＤ回路を使用せずに、メモリ・セルの状
態をセンスし、ビット線電圧を等化する方法および装置
を提供する。 【解決手段】 本発明は、一対のビット線に結合したメ
モリ・セルと、ビット線に結合したビット線負荷回路
と、ビット線に結合した等化回路と、ビット線に結合し
た入力および等化回路に結合した出力を有するセンス増
幅回路とを有する。等化回路は相互結合していない一対
のインバータを有するＳＲＡＭセルでよい。等化回路の
インバータの入力は、センス増幅回路が出力した信号を
受け取ることができ、インバータの出力は一対のビット
線に結合することができる。センス増幅器は、メモリ・
セルがビット線に出力したデータをセンスし、出力信号
を生成する。等化回路は、出力信号を受け取り、ビット
線を等化するために、メモリ・セルが出力したデータと
は反対のデータでビット線を駆動する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は一般的には、半導体
メモリ・デバイス分野に関する。より具体的には本発明
は、アドレス遷移検出（ＡＴＤ）回路を使用せずにビッ
ト線電圧を等化する方法および装置に関する。

【０００２】

【従来の技術】スタティック・ランダム・アクセス・メ
モリ（ＳＲＡＭ）セルなどのメモリ・セルにアクセスす
る際の遅延を低減するために、多くのメモリ・デバイス
が、アドレス遷移検出（ＡＴＤ）回路を備えている。ア
ドレス遷移検出回路は、メモリ・デバイスに供給された
アドレス変化を検出し、選択される前の特定の状態に差
動ノードを復元する等化パルスを生成するものである。

【０００３】ＡＴＤ回路を含む従来のメモリ・デバイス
１０の１例を図１に示す。ＡＴＤ１８は、ワード線ＷＬ
０およびＷＬ１を監視し制御信号を読み出す。メモリ・
デバイス１０が、ＷＬ０を低レベルに引き下げてメモリ
・セル１２の選択を解除し、ＷＬ１を高レベルに引き上
げてメモリ・セル１４を選択すると、ＡＴＤ１８は、ワ
ード線の変化を検出して、等化パルスをトランジスタ１
６に送り、ビット線ＢＬとビット線ＢＬＢを等化する、
すなわち両方の線を短絡する。一般に、ビット線を等化
すると等化しない場合よりも高速に、メモリ・セル１４
に記憶されたデータをセンスすることができるようにな
る。

【０００４】ＡＴＤ回路は一般に、メモリ・セルに記憶
されたデータを読み出す際のアクセス時間またはセンス
経路を短縮させるが、不利な点もいくつかある。第１
に、各新世代のメモリ製品ではより優秀で高速な性能が
期待されているため、ＡＴＤ回路の複雑さが増し、より
多くの設計時間およびダイ面積が必要となる。第２に、
等化パルスを生成しなかったり、または等化パルスを誤
ったタイミングで生成するなど、ＡＴＤ回路が故障した
場合には、メモリ・デバイス全体が故障する恐れがあ
る。いくつかのメモリ設計は、ＡＴＤ故障からデバイス
を回復させる追加回路を含んでいるが、これらの設計
は、メモリ・セルのアクセス時間を２０〜４０％も押し
上げる。第３に、ＡＴＤ回路がアドレス変化を検出する
まで等化パルスは生成されない。等化がもっと早くに実
施されるならば、センス経路の速度は増大するはずであ
る。第４に、等化パルスの終わりでのＷＬ０の選択解除
とＷＬ１の選択の間の必要な信号マージン保護帯域に起
因する「不動作時間（ｄｅａｄｔｉｍｅ）」のためにメ
モリ・セルのセンス経路が遅延させられる。理想的に
は、トランジスタ１６に適用された等化パルスの終わり
に、ＷＬ０が選択解除され、ＷＬ１が選択されるのが好
ましい。しかし、実施上の考慮事項（例えば、信号遅延
など）から、ある量の保護帯域が、ＷＬ０の選択解除お
よびＷＬ１の選択と等化パルスの終わりとの間に含まれ
る。この保護帯域は、一般に１〜２ナノ秒（ｎｓ）の遅
延をセンス経路に与える。

【０００５】したがって、設計の複雑さを減らし、メモ
リ・デバイスの大きさを低減し、ＡＴＤ故障が生じる可
能性のある設計に関係する遅延を排除し、アドレス線ま
たはワード線の最初の変化を検出することなくビット線
を等化し、ワード線選択とＡＴＤが生成する等化パルス
の終わりとの間の信号マージン保護帯域に起因する不動
作時間の設計の必要をなくすために、メモリ・デバイス
のセンス経路からＡＴＤ回路を取り去ることが望まし
い。

【０００６】ＡＴＤ回路を取り去り、ＷＬ０およびＷＬ
１にパルスを与え、ラッチング・センス増幅器をビット
線ＢＬおよびＢＬＢに結合して、より高速なメモリ・デ
バイスとすることが以前に試みられた。しかし、ビット
線に結合したセンス増幅回路が故障し（例えば、雑音が
多い動作条件による）、誤ったデータを出力する場合に
は、これらの方式は、故障から回復させることができな
い。

【０００７】

【発明が解決しようとする課題】したがって、必要とさ
れるのは、ビット線を等化し、センス増幅器が出力した
誤った状態を回復できる方法および回路である。

【０００８】本発明は、ＡＴＤ回路を使用することな
く、メモリ・セルの状態をセンスし、ビット線電圧を等
化する方法および装置を提供することを目的とする。

【０００９】

【課題を解決するための手段】本発明の一実施態様は、
一対のビット線に結合したメモリ・セルと、ビット線に
結合したビット線負荷回路と、ビット線に結合した等化
回路と、ビット線に結合した入力および等化回路に結合
した出力を有するセンス増幅回路とを含むメモリ・デバ
イスである。メモリ・セルは、相互結合した一対のイン
バータを有するＳＲＡＭセルでよい。等化回路は、相互
結合していない一対のインバータを有するＳＲＡＭセル
でよい。等化回路のインバータの入力は、センス増幅回
路が出力した信号を受け取ることができ、インバータの
出力は一対のビット線に結合することができる。センス
増幅器は、メモリ・セルがビット線に出力したデータを
センスし、出力信号を生成する。等化回路は、出力信号
を受け取り、ビット線を等化するために、メモリ・セル
が出力したデータとは反対のデータでビット線を駆動す
る。

【００１０】本発明のその他の特徴および利点は、添付
の図面および以下の詳細な説明から明白となろう。

【００１１】

【発明の実施の形態】本発明の特徴および利点は例示的
なものであり、本発明の範囲を提示する特定の実施形態
に限定することを目的としたものでは決してない。

【００１２】ＡＴＤ回路を使用することなく、メモリ・
セルの状態をセンスし、ビット線電圧を等化する方法お
よび装置を開示する。以下の説明では、説明の目的上、
本発明を十分に理解できるように、具体的な材料、厚
さ、パラメータなどの具体的な詳細を記載する。しか
し、これらの具体的な詳細が、本発明の実施に必要でな
い場合があることは、当業者には明白であろう。また、
本発明が不明瞭とならないよう、周知の工程段階、装置
などを特に詳細に説明することはしなかった。

【００１３】本発明は、外部ＡＴＤ回路を使用せずにビ
ット線電圧を等化する。後により詳細に説明するよう
に、メモリ・アレイ中の各メモリ・セル列に等化セルが
設けられる。メモリ・セルから一対のビット線にデータ
が出力されると、このデータは、等化セルに結合したセ
ンス増幅器によってセンスされる。等化セルは、センス
増幅器の出力を受け取り、ビット線の電圧を等しくする
ために、メモリ・セルが出力したデータと反対のデータ
でビット線を駆動する。等化セルは、センス増幅器が判
断を下した後に、ビット線を駆動することができ、選択
されたメモリ・セルがビット線を駆動するのと同時にビ
ット線を駆動することができる。したがって、メモリ・
デバイスは、次のアドレス線またはワード線の変化を待
って、ビット線を等化する必要がない。

【００１４】図２に、本発明を含めることができるメモ
リ・デバイス２００を示す。メモリ・デバイス２００
は、ＳＲＡＭデバイスの一実施形態である。他の構成の
ＳＲＡＭデバイスに本発明を組み込むこともできる。

【００１５】メモリ・デバイス２００は、ＳＲＡＭセル
を含むことができるメモリ・アレイ２０４を含む。メモ
リ・セルへのアクセスは、バス２１６にアドレスを供給
することによって実施する。このアドレスは、行デコー
ダ２０２および列デコーダ２１２によってデコードされ
る。行デコーダ２０２は、デコードされた行アドレスを
ワード線２１８でメモリ・アレイ２０４に結合し、列デ
コーダ２１２は、デコードされた列アドレスをバス２２
８でメモリ・アレイ２０４に結合する。

【００１６】データは、データ入力バス２３２から、入
力バッファ２０６およびバス２２０を介してメモリ・ア
レイ２０４に書き込むことができる。データは、メモリ
・アレイ２０４から、バス２２６、センス増幅器２１
０、バス２３０および出力バッファ２１４を介してデー
タ出力バス２３４に読み出すことができる。データの読
出しおよび書込みは、読出し／書込み制御回路２０８に
よって制御することができる。この回路は、制御信号で
あるチップ・イネーブル信号ＣＥＢ、出力イネーブル信
号ＯＥＢおよび書込みイネーブル信号ＷＥＢを受け取
り、バス２３６を介して入力バッファ２０６を、バス２
３８を介してセンス増幅器２１０を、バス２５０を介し
て出力バッファ２１４をそれぞれ制御する。他の制御信
号を供給してもよい。

【００１７】メモリ・アレイ２０４は、ＳＲＡＭセルの
行および列、またはＳＲＡＭセルの行および列のブロッ
クを含む。図３に、ワード線ＷＬ０およびビット線Ｂ
Ｌ、ＢＬＢに結合したメモリ・セル３０２と、ワード線
ＷＬ１およびビット線ＢＬ、ＢＬＢに結合した３０４を
含むメモリ・セル３００の例示的な列を示す。ビット線
ＢＬおよびＢＬＢは、ビット線負荷回路３１０によって
電源ＶＣＣの方へ引っ張られる。図３には、２つのメモ
リ・セル３０２および３０４のみが示されているが、列
３００は、メモリ・セルをいくつ含んでもよい。

【００１８】ＷＬ０を、高レベル電圧すなわち高レベル
状態にアサートし、ＢＬおよびＢＬＢを所定の反対の論
理状態に駆動することによって、メモリ・セル３０２に
データを書き込むことができる。ＷＬ０を、高レベル電
圧すなわち高レベル状態にアサートし、メモリ・セル３
０２からデータまたは電圧をＢＬおよびＢＬＢに出力さ
せることによって、メモリ・セル３０２からデータを読
み出すことができる。ＢＬおよびＢＬＢに出力されたデ
ータは、センス増幅器３０８によってセンスされる。メ
モリ・セル３０４の読出しおよび書込みも同様の方法で
実施される。

【００１９】センス増幅回路３０８は、ＢＬＢに結合し
た非反転入力およびＢＬに結合した反転入力を有する。
メモリ・アレイ２０４中の各列３００に１つのセンス増
幅器３０８を置くことができる。センス増幅器３０８
は、ＢＬおよびＢＬＢ上の信号に応答してＯＵＴ＋およ
びＯＵＴ−を生成する差動出力を有することができる。
例えば、ＢＬＢの電圧がＢＬより高い場合には、センス
増幅器３０８は、ＯＵＴ＋を論理「１」状態に、ＯＵＴ
−を論理「０」状態に増幅することができる。反対に、
ＢＬの電圧がＢＬＢより高い場合には、センス増幅器３
０８は、ＯＵＴ−を論理「１」状態に、ＯＵＴ＋を論理
「０」状態に増幅することができる。ＯＵＴ＋およびＯ
ＵＴ−を出力バッファ２１４に結合することができる。

【００２０】列３００はさらに、等化セルＣＥＬＬＥＱ
３０６を含む。等化セルＣＥＬＬＥＱ３０６は、選択信
号ＳＥＬＥＱを受け取るように構成された入力、ある電
圧をＢＬに出力するように構成された出力ＥＱ、ある電
圧をＢＬＢに出力するように構成された出力ＥＱＢ、セ
ンス増幅器３０８からＯＵＴ＋を受け取るように構成さ
れた真の入力ＩＮＴ、およびセンス増幅器３０８からＯ
ＵＴ−を受け取るように構成された相補入力ＩＮＣを有
する。等化セル３０６は、ＳＥＬＥＱに応答して使用可
能状態となる。ＳＥＬＥＱは、外部信号、行デコーダ２
０２、または読出し／書込み制御回路２０８によって生
成することができる。

【００２１】等化セル３０６は、センス増幅器３０８の
出力に応答して、メモリ・セル３０２または３０４によ
って駆動された電圧とは反対の電圧をビット線ＢＬおよ
びＢＬＢに駆動させる等化回路である。例えば、メモリ
・セル３０２が、ＢＬの論理状態を高レベルに、ＢＬＢ
の論理状態を低レベルに駆動した場合には、等化セル３
０６は、ＢＬの論理状態を低レベルに、ＢＬＢの論理状
態を高レベルに駆動する。等化セル３０６はセンス増幅
器３０８と、負のフィードバック配置に結合される。

【００２２】選択されたメモリ・セル、等化セル３０６
およびビット線負荷回路３１０は、ＢＬおよびＢＬＢ
を、ほぼ同じ電圧レベルの等化電圧に駆動する。後に詳
述するように、ビット線負荷回路３１０は、ＢＬおよび
ＢＬＢの等化電圧を、メモリ・セル３０２および３０４
のＤＣトリップ点から十分に離れたレベルまで引き上げ
るのを助けることができる。一実施形態では、ビット負
荷回路３１０は、ＢＬおよびＢＬＢにＶＣＣをそれぞれ
結合する２つのｐチャネル・ダイオード接続トランジス
タを含む。

【００２３】図３に示したビット線等化方式は、ビット
線ＢＬおよびＢＬＢを読出しの前に等化するＡＴＤ回路
を使用するのではなく、ＢＬおよびＢＬＢ上のデータを
センスした後に、センス増幅器３０８と等化セル３０６
の間の負のフィードバック配置によって、等化セル３０
６が、ビット線ＢＬおよびＢＬＢ上に電圧を生成し、Ｂ
ＬおよびＢＬＢの電圧を等化する。

【００２４】図３に示した方式は、ＢＬおよびＢＬＢを
等化する前に、アドレス変化またはワード線変化を検出
する必要もなく、選択されたメモリ・セルを読み出す
と、続いて、ＢＬおよびＢＬＢが等化される。

【００２５】メモリ・アレイ２０４中の各列は等化セル
を含むことができるので、メモリ・アレイ２０４中の各
メモリ・ブロックは、ＳＥＬＥＱに結合した等化セル行
を含むことができる。

【００２６】他の実施形態では、センス増幅器３０８が
単一の出力端子を含む。単一端子上の電圧はＢＬとＢＬ
Ｂの大小を示す。単一端子は、等化セル３０６のＩＮＴ
またはＩＮＣのいずれかに結合することができる。イン
バータを、ＩＮＴとＩＮＣの間に結合し、反転信号を生
成させて他方の入力としてもよい。別の実施形態とし
て、等化セル３０６の入力を、ＩＮＴまたはＩＮＣのい
ずれか１つとし、内部のインバータで他方の入力信号を
生成させることもできる。

【００２７】選択されたメモリ・セル、等化セル３０６
およびビット線負荷回路３１０で、ＢＬおよびＢＬＢの
電圧を等化した後は、センス増幅器３０８が検出すべき
差動電圧は存在しない。これによって、センス増幅器３
０８は、ＯＵＴ＋およびＯＵＴ−に適正な電圧をより長
く生成することができる。一実施形態として、ＢＬおよ
びＢＬＢの電圧が等化されていても、センス増幅器３０
８が、等化された電圧を差動情報として解釈し、正しい
状態のＯＵＴ＋およびＯＵＴ−を出力することができる
ようなヒステリシスをセンス増幅器３０８に持たせるこ
とができる。一般に、センス増幅器３０８の入力（すな
わち、ＢＬおよびＢＬＢ）でのヒステリシスの量が大き
いほど、メモリ・セル３０２または３０４から新しいデ
ータが読み出されたときに、ＯＵＴ＋およびＯＵＴ−を
新しい状態に切り換える時間が長くなる。一実施形態と
して、ＢＬの電圧とＢＬＢの電圧の間のヒステリシスの
量を、約４００〜８００ミリボルトとすることができ
る。これは、増幅された信号ＯＵＴ＋およびＯＵＴ−で
は約１．５〜２．５ボルトに相当する。

【００２８】図４に、図３の列３００の一実施形態であ
る列４００を示す。列４００は、ワード線ＷＬ０および
ビット線ＢＬ、ＢＬＢに結合したメモリ・セル４０２
と、ワード線ＷＬ１およびビット線ＢＬ、ＢＬＢに結合
したメモリ・セル４０４を含む。メモリ・セル４０２
は、図３のメモリ・セル３０２の一実施形態であり、メ
モリ・セル４０４は、図３のメモリ・セル３０４の一実
施形態である。

【００２９】メモリ・セル４０２は、２つのアクセス・
トランジスタまたはパス・トランジスタ４２４および４
２６、および２つの相互結合したインバータ回路４１６
および４１８を含む。アクセス・トランジスタ４２４
は、ゲートがＷＬ０に、ドレイン（ソース）がＢＬに、
ソース（ドレイン）がノード４２０に結合される。アク
セス・トランジスタ４２６は、ゲートがＷＬ０に、ドレ
イン（ソース）がＢＬＢに、ソース（ドレイン）がノー
ド４２２に結合される。インバータ４１８の入力はノー
ド４２０に結合され、インバータ４１８の出力はノード
４２２に結合される。インバータ４１６の入力はノード
４２２に結合され、インバータ４１６の出力はノード４
２０に結合される。

【００３０】メモリ・セル４０２は、ノード４２０およ
び４２２にデータを記憶する。ノード４２０に記憶され
たデータは、ノード４２２に記憶されたデータとは反対
のデータである。データは、ＷＬ０の電圧を引き上げて
アクセス・トランジスタ４２４および４２６をオンに
し、ＢＬおよびＢＬＢから適当な電圧を結合することに
よって、ノード４２０および４２２に書き込むことがで
きる。ＢＬの電圧は、ＢＬＢの電圧とは反対の論理状態
を表す。データは、ＷＬ０の電圧を引き上げてアクセス
・トランジスタ４２４および４２６をオンにし、ノード
４２０および４２２の電圧がそれぞれ、ＢＬおよびＢＬ
Ｂに結合されるようにすることによって、ノード４２０
および４２２から読み出すことができる。その後、セン
ス増幅器３０８が、ＢＬおよびＢＬＢの電圧をセンスす
ることができる。

【００３１】メモリ・セル４０４は、２つのアクセス・
トランジスタまたはパス・トランジスタ４３６および４
３８、および２つの相互結合インバータ回路４２８およ
び４３０を含む。アクセス・トランジスタ４３６は、ゲ
ートがＷＬ０に、ドレイン（ソース）がＢＬに、ソース
（ドレイン）がノード４３２に結合される。アクセス・
トランジスタ４３８は、ゲートがＷＬ０に、ドレイン
（ソース）がＢＬＢに、ソース（ドレイン）がノード４
３４に結合される。インバータ４２８の入力はノード４
３２に結合され、インバータ４２８の出力はノード４３
４に結合される。インバータ４３０の入力はノード４３
４に結合され、インバータ４３０の出力はノード４３２
に結合される。

【００３２】メモリ・セル４０４は、ノード４３２およ
び４３４にデータを記憶する。ノード４３２に記憶され
たデータは、ノード４３４に記憶されたデータとは反対
のデータである。データは、ＷＬ０の電圧を引き上げて
アクセス・トランジスタ４３６および４３８をオンに
し、ＢＬおよびＢＬＢから適当な電圧を結合することに
よって、ノード４３２および４３４に書き込むことがで
きる。データは、ＷＬ０の電圧を引き上げてアクセス・
トランジスタ４３６および４３８をオンにし、ノード４
３２および４３４の電圧がそれぞれ、ＢＬおよびＢＬＢ
に結合されるようにすることによって、ノード４３２お
よび４３４から読み出すことができる。その後、センス
増幅器３０８が、ＢＬおよびＢＬＢの電圧をセンスする
ことができる。

【００３３】等化セル４０６は、図３の等化セル３０６
の一実施形態である。等化セル４０６は、メモリ・セル
４０２および４０４と非常に似ているが、インバータ回
路間の相互接続が取り去られている点が異なる。

【００３４】等化セル４０６は、２つのアクセス・トラ
ンジスタまたはパス・トランジスタ４４４および４４
６、および２つのインバータ回路４４０および４４２を
含む。インバータ４４０の入力は、センス増幅器３０８
からＯＵＴ−を受け取るように構成された入力ＩＮＣに
結合される。インバータ４４０の出力は、アクセス・ト
ランジスタ４４４に結合される。インバータ４４２の入
力は、センス増幅器３０８からＯＵＴ＋を受け取るよう
に構成された入力ＩＮＴに結合される。インバータ４４
２の出力は、アクセス・トランジスタ４４６に結合され
る。アクセス・トランジスタ４４４は、ゲートがＳＥＬ
ＥＱに、ドレイン（ソース）がＢＬに、ソース（ドレイ
ン）がインバータ４４０の出力に結合される。アクセス
・トランジスタ４４６は、ゲートがＳＥＬＥＱに、ドレ
イン（ソース）がＢＬＢに、ソース（ドレイン）がイン
バータ４４２の出力に結合される。

【００３５】ＳＥＬＥＱが高レベルのとき、アクセス・
トランジスタ４４４は反転されたＯＵＴ−信号をＢＬに
結合し、アクセス・トランジスタ４４６は反転されたＯ
ＵＴ＋信号をＢＬＢに結合する。

【００３６】インバータ４１６、４１８、４２８、４３
０、４４０および４４２は、ＣＭＯＳインバータ、ＮＭ
ＯＳインバータ、またはＰＭＯＳインバータでよく、能
動負荷（例えばトランジスタ）または受動負荷（例えば
抵抗）を含んでもよい。

【００３７】図５に、インバータ４１６および４１８が
ＣＭＯＳインバータであるメモリ・セル４０２の一実施
形態を示す。インバータ４１６は、ソースがＶＣＣに、
ドレインがノード４２０に、ゲートがノード４２２に結
合したｐチャネル・トランジスタ４５０を含む。インバ
ータ４１６はさらに、ドレインがノード４２０に、ソー
スがグラウンドに、ゲートがノード４２２に結合したｎ
チャネル・トランジスタ４５２を含む。インバータ４１
８は、ソースがＶＣＣに、ドレインがノード４２２に、
ゲートがノード４２０に結合したｐチャネル・トランジ
スタ４５４を含む。インバータ４１８はさらに、ドレイ
ンがノード４２２に、ソースがグラウンドに、ゲートが
ノード４２０に結合したｎチャネル・トランジスタ４５
６を含む。一実施形態では、ミクロンで表したｐチャネ
ル・トランジスタ４５０および４５４の幅と長さの比
は、約０．５／０．５５であり、ｎチャネル・トランジ
スタ４５２および４５６のそれは、０．８／０．５であ
る。その他の大きさのトランジスタを使用する他の実施
形態も可能である。

【００３８】図６に、インバータ４４０および４４２が
ＣＭＯＳインバータである等化セル４０６の一実施形態
を示す。インバータ４４０は、ソースがＶＣＣに、ドレ
インが、ノード４６０およびアクセス・トランジスタ４
４４に、ゲートがＩＮＣに結合したｐチャネル・トラン
ジスタ４５８を有する。インバータ４４０はさらに、ド
レインがノード４６０に、ソースがグラウンドに、ゲー
トがＩＮＣに結合したｎチャネル・トランジスタ４６２
を含む。インバータ４４２は、ソースがＶＣＣに、ドレ
インが、ノード４６６およびアクセス・トランジスタ４
４６に、ゲートがＩＮＴに結合したｐチャネル・トラン
ジスタ４６４を有する。インバータ４４２はさらに、ド
レインがノード４６６に、ソースがグラウンドに、ゲー
トがＩＮＴに結合したｎチャネル・トランジスタ４６８
を含む。一実施形態では、ミクロンで表したｐチャネル
・トランジスタ４５８および４６４の幅と長さの比は、
約０．５／０．５５であり、ｎチャネル・トランジスタ
４６２および４６８のそれは、０．８／０．５である。
その他の大きさのトランジスタを使用する他の実施形態
も可能である。

【００３９】メモリ列４００はさらに、ダイオードとし
て構成されたｐチャネル・トランジスタ４１２および４
１４を含むビット線負荷回路４１０を含む。ｐチャネル
・トランジスタ４１２は、ソースが電源ＶＣＣに、ゲー
トおよびドレインがＢＬに結合される。ｐチャネル・ト
ランジスタ４１４は、ソースが電源ＶＣＣに、ゲートお
よびドレインがＢＬＢに結合される。

【００４０】図４の回路の動作を図７を参照して説明す
る。時刻ｔ０では、ＷＬ０、ＷＬ１およびＳＥＬＥＱは
全て低レベルであり、列４００、またはブロック４００
を含むメモリ・ブロックは選択されていない。時刻ｔ０
ではまた、センス増幅器３０８は使用禁止状態であり、
ＯＵＴ＋およびＯＵＴ−は低レベルである。時刻ｔ１
で、ＳＥＬＥＱが高レベル状態に変化して、アクセス・
トランジスタ４４４および４４６を使用可能状態にし、
インバータ４４０および４４２が、それぞれビット線Ｂ
ＬおよびＢＬＢに高レベル電圧を結合することができる
ようになる。時刻ｔ２で、ＷＬ０が、高レベル状態に変
化して、アクセス・トランジスタ４２４および４２６が
使用可能状態となり、ノード４２０および４２２に記憶
されたデータを、メモリ・セル４０２から読み出すこと
ができるようになる。一実施形態では、時刻ｔ１とｔ２
の間の間隔は、約０ｎｓ〜５ｎｓである。その他の時間
間隔を使用してもよい。

【００４１】説明の目的から、メモリ・セル４０２は、
ノード４２０に論理「１」状態を、ノード４２２に論理
「０」状態を記憶する、すなわち、ＷＬ０が高レベル状
態に変化したときに、負荷トランジスタ４１２およびイ
ンバータ４１６、４４０がＢＬを駆動する電圧は、負荷
トランジスタ４１４およびインバータ４１８、４４２が
ＢＬＢを駆動する電圧よりも高いと仮定する。時刻ｔ２
とｔ３の間で、センス増幅器３０８が、ＢＬとＢＬＢの
電圧差をセンスし、ＯＵＴ＋の論理状態を低レベルに、
ＯＵＴ−の論理状態を高レベルに駆動させる。ＯＵＴ＋
の低レベル論理状態は、等化セル４０６のインバータ４
４２の入力に結合される。インバータ４４２は、この低
レベル論理状態を高レベル論理状態に反転する。ＳＥＬ
ＥＱは高レベルなので、メモリ・セル４０２がＢＬＢの
論理状態を低レベルに駆動している間に、アクセス・ト
ランジスタ４４６は、インバータ４４２の高レベル論理
状態をＢＬＢに結合する。したがって、メモリ・セル４
０２、等化セル４０６および負荷トランジスタ４１４
が、ＢＬＢの最終的な電圧を決定する。

【００４２】同様に、ＯＵＴ−の高レベル論理状態は、
等化セル４０６のインバータ４４０の入力に結合され
る。インバータ４４０は、この高レベル論理状態を低レ
ベル論理状態に反転する。ＳＥＬＥＱは高レベルなの
で、メモリ・セル４０２がＢＬの論理状態を高レベルに
駆動している間に、アクセス・トランジスタ４４４はイ
ンバータ４４０の低レベル論理状態をＢＬに結合する。
したがって、メモリ・セル４０２、等化セル４０６およ
び負荷トランジスタ４１２が、ＢＬの最終的な電圧を決
定する。ｐチャネル・トランジスタ４１２および４１４
がほぼ同じ幾何学的形状を有し、インバータ４１６、４
１８、４４０および４４２が、ほぼ同じ駆動能力を有す
るような大きさである場合には、ＢＬとＢＬＢは、ほぼ
同じ電圧に落ちつく、すなわちこれらは、センス増幅器
３０８と等化セル４０６との負のフィードバック配置に
よって等化される。

【００４３】時刻ｔ３で、ＷＬ０が低レベル状態に変化
して、メモリ・セル４０２を選択解除する。時刻ｔ３で
はさらに、ＷＬ１が高レベル状態に変化して、メモリ・
セル４０４が選択され、ノード４３２および４３４に記
憶されたデータをそれぞれ、ビット線ＢＬおよびＢＬＢ
に出力できるようになる。このデータが、メモリ・セル
４０２から読み出したデータと同じである場合、すなわ
ち、ノード４３２が高レベル論理状態を記憶し、ノード
４３４が低レベル論理状態を記憶している場合は、ビッ
ト線は、等化されたまま残り、センス増幅器３０８は、
線ＯＵＴ＋およびＯＵＴ−に正しい出力を出力し続け
る。したがって、メモリ・セル４０４のデータを読み出
すアクセス時間は非常に高速となり、これを、約０〜３
ナノ秒程度にすることができる。

【００４４】ノード４３２および４３４に記憶されたデ
ータがメモリ・セル４０２から読み出したデータと異な
る場合、例えば、ノード４３２がＢＬに、低レベル論理
状態を、ノード４３４がＢＬＢに高レベル論理状態を出
力する場合には、センス増幅器３０８の出力が変化する
必要がある。メモリ・セル４０４から読み出された新し
い状態に応答して、センス増幅器３０８が切り換わる前
に、センス増幅器３０８と等化セル４０６の間のフィー
ドバック配置が、負のフィードバック配置から、ＢＬお
よびＢＬＢの新しい状態をセンス増幅器３０８が高速に
検出する正のフィードバック配置に変化する。例えば、
ＷＬ１が高レベル状態に変化すると、センス増幅器３０
８の出力が状態を変化させる前に、メモリ・セル４０４
および等化セル４０６が、ＢＬを、低レベル論理状態
に、ＢＬＢを、高レベル論理状態に駆動する。これによ
って、ＢＬおよびＢＬＢ上で駆動されたデータのスルー
・レート（ｄＶ／ｄｔ）はほぼ２倍になる。これは、メ
モリ・セル４０４だけではなく、２つのセル（メモリ・
セル４０４および等化セル４０６）が並行して、ＢＬお
よびＢＬＢを同じ状態に駆動するからである。ＢＬＢの
電圧がＢＬの電圧より高くなると、センス増幅器３０８
はＯＵＴ＋を、高レベル論理状態に変化させ、ＯＵＴ−
を低レベル論理状態に変化させる。ＯＵＴ＋が高レベル
のとき、インバータ４４２は低レベル論理状態を出力
し、この出力は、アクセス・トランジスタ４４６によっ
てＢＬＢに結合される。等化セル４０６による低レベル
の論理状態出力、選択されたメモリ・セル４０４による
高レベルの論理状態出力および負荷トランジスタ４１４
が、ＢＬＢを最終的な電圧にする。同様に、ＯＵＴ−が
低レベルのとき、インバータ４４０は、高レベル論理状
態を出力し、この出力は、アクセス・トランジスタ４４
４によってＢＬに結合される。等化セル４０６による高
レベル論理状態出力、選択されたメモリ・セル４０４に
よる低レベル論理状態出力および負荷トランジスタ４１
２が、ＢＬを、ＢＬＢの最終的な電圧とほぼ等しい最終
的な電圧にする。このように、ＢＬおよびＢＬＢは等し
い電圧に駆動される。

【００４５】時刻ｔ４で、ＷＬ１が低レベル状態に変化
して、列４００の別のメモリ・セルを選択できるように
なる。選択されたメモリ・セルに書き込むためには、Ｓ
ＥＬＥＱを低レベル状態にアサートして、等化セル４０
６を使用禁止にする。

【００４６】センス増幅器３０８が偶発的に、選択した
メモリ・セルに関して誤った状態に変化した場合にも、
センス増幅器３０８と等化セル４０６の間の負のフィー
ドバック配置が、正のフィードバック配置に変化して、
センス増幅器３０８が自体を修正する。例えば、メモリ
・セル４０２が選択されて、ＢＬに、高レベル論理状態
を、ＢＬＢに、低レベル論理状態を出力したが、ノイズ
または別の何らかの現象のために、センス増幅器３０８
が、高レベル論理状態のＯＵＴ＋、および低レベル論理
状態のＯＵＴ−を出力した場合、等化セル４０６とメモ
リ・セル４０２が、ＢＬを高レベルに、ＢＬＢを低レベ
ルに駆動し、これによって、センス増幅器がすぐに、Ｏ
ＵＴ＋を低レベル論理状態に、ＯＵＴ−を高レベル論理
状態に変化させる。このようにして、センス増幅器３０
８が誤った状態を出力しても、本発明はすぐに回復す
る。複数のセルが、ＢＬおよびＢＬＢを一度に正しい状
態に駆動することによってスルー・レートが向上するた
め、所与のメモリ・セルを読み出す際にアクセス時間の
プッシュアウトがほとんど（例えば約１〜１０％）また
は全く生じない。

【００４７】インバータ４１６、４１８、４２８および
４３０のＤＣトリップ点に、これらのインバータの静的
雑音余裕度を加えたものよりもＢＬおよびＢＬＢの等化
された最終的な電圧が大きくなるように設計することが
できる。こうして、メモリ・セル４０２および４０４に
記憶されたデータが誤った状態に切り換わらないような
十分な余裕を等化電圧に与えることによって、メモリ・
セル４０２および４０４の安定性を向上させることがで
きる。

【００４８】一実施形態では、インバータ４１６、４１
８、４２８および４３０のＤＣトリップ点が、（ＶＣＣ
−グラウンド）／２とメモリ・セル４０２および４０４
の静的雑音余裕度との差より小さくなるように設計す
る。この実施形態では、ＢＬおよびＢＬＢの等化電圧
が、ほぼ（ＶＣＣ−グラウンド）／２になるように設計
してもよい。

【００４９】メモリ・セルの静的雑音余裕は、メモリ・
セルの特性試験またはシミュレーションを実施し、当技
術分野で周知のバタフライ線図を作成することによって
容易に決定することができる。図８に、図５に示したＣ
ＭＯＳインバータを有するメモリ・セル４０２のバタフ
ライ線図の一実施形態を示す。このＣＭＯＳインバータ
は、ミクロンで表したｐチャネル・トランジスタ４５０
および４５４の幅と長さの比が約０．５／０．５５であ
り、ｎチャネル・トランジスタ４５２および４５６のそ
れは０．８／０．５である。このバタフライ線図には、
ノード４２０および４２２における電圧変化（垂直軸）
および、これ対するビット線ＢＬおよびＢＬＢにおける
電圧変化（水平軸）がプロットされている。波形Ａがノ
ード４２０に対応し、波形Ｂがノード４２２に対応す
る。この実施形態の最大静的雑音余裕は、−１．２５ボ
ルトの縦線で計測される約２４２ミリボルトである。バ
タフライ線図は、温度約−１０℃、ＶＣＣ電源電圧約
３．７ボルトでシミュレートされた。したがって、一実
施形態として、等化電圧を、インバータ４１８および４
２０のＤＣトリップ点に２４２ミリボルトを加えた値よ
り大きくなるように設計すればよい。

【００５０】図９に、センス増幅器３０８の一実施形態
と、基準電圧発生器７７４を含むその他の支援回路とを
含むメモリ・デバイス７００を示す。

【００５１】メモリ・デバイス７００は、ｐチャネル・
ダイオード接続トランジスタ７１０および７１２を有す
るビット線負荷回路を含む。トランジスタ７１０は、ゲ
ートおよびドレインがＢＬに、ソースが、列選択トラン
ジスタ７７０のドレインに結合される。トランジスタ７
１２は、ゲートおよびドレインがＢＬＢに、ソースが、
列選択トランジスタ７７０のドレインに結合される。列
選択トランジスタ７７０は、ゲートが信号ＳＥＬＢに、
ソースがＶＣＣに結合される。メモリ・セル３０２およ
び３０４を含む列が選択されているとき、ＳＥＬＢは低
レベルであり、トランジスタ７７０がｐチャネル・トラ
ンジスタ７１０および７１２のソースにＶＣＣを結合す
る。メモリ・セル３０２および３０４を含む列が選択解
除されているときには、ＳＥＬＢは高レベルであり、ト
ランジスタ７７０は、ｐチャネル・トランジスタ７１０
および７１２のソースにＶＣＣを結合しない。一実施形
態では、ミクロンで表したトランジスタ７７０の幅と長
さの比は約１０／０．５である。他の大きさのものを使
用することもできる。

【００５２】ｐチャネル負荷トランジスタ７１０および
７１２は、メモリ・セル３０２、３０４および等化セル
３０６とともに動作し、図４のｐチャネル負荷トランジ
スタ４１２および４１４に関して一般的に説明したよう
に、ビット線ＢＬおよびＢＬＢに等化電圧を発生させ
る。一実施形態では、ミクロンで表したｐチャネル・ト
ランジスタ７１０および７１２の幅と長さの比は約４／
０．５５である。他の大きさのものを使用することもで
きる。

【００５３】メモリ・デバイス７００は、電流センス増
幅器であるセンス増幅器３０８の一実施形態を示す。セ
ンス増幅器３０８は、ｐチャネル・トランジスタ７２０
および７２８、ｎチャネル・トランジスタ７２４および
７３２、ｐチャネル・トランジスタ７２６を含む。ｐチ
ャネル・トランジスタ７２０は、ｐチャネル・トランジ
スタ７２０のゲートがｐチャネル・トランジスタ７１０
のゲートおよびＢＬに結合される電流ミラー構成でｐチ
ャネル負荷トランジスタ７１０に接続される。ｐチャネ
ル・トランジスタ７２０のソースは列選択トランジスタ
７４８のドレインに結合され、トランジスタ７２０のド
レインは、ｎチャネル・トランジスタ７２４のドレイン
に結合される。ｐチャネル・トランジスタ７２８は、ｐ
チャネル・トランジスタ７２８のゲートがｐチャネル・
トランジスタ７１２のゲートおよびＢＬＢに結合される
電流ミラー構成でｐチャネル負荷トランジスタ７１２に
接続される。ｐチャネル・トランジスタ７２８のソース
は列選択トランジスタ７５０のドレインに結合され、ト
ランジスタ７２８のドレインは、ｎチャネル・トランジ
スタ７３２のドレインに結合される。一実施形態では、
ミクロンで表したｐチャネル・トランジスタ７２０およ
び７２８の幅と長さの比が４／０．５である。他の大き
さのものを使用することもできる。

【００５４】ｎチャネル・トランジスタ７２４および７
３２のソースはグラウンドに結合される。トランジスタ
７２４のゲートは、線７４６で、ｐチャネル・トランジ
スタ７２６のドレイン（ソース）に、ノード７６６で、
トランジスタ７３２のドレインに結合される。トランジ
スタ７３２のゲートは、線７４４で、ｐチャネル・トラ
ンジスタ７２６のソース（ドレイン）に、ノード７６８
で、トランジスタ７２４のドレインに結合される。トラ
ンジスタ７２６のゲートはグラウンドに結合される。一
実施形態では、ミクロンで表したｎチャネル・トランジ
スタ７２４および７３２の幅と長さの比が１．１／０．
６である。他の大きさのものを使用することもできる。

【００５５】メモリ・セル３０２または３０４に記憶さ
れたデータが、ビット線ＢＬおよびＢＬＢに読み出され
るとき、ｐチャネル・トランジスタ７２６は、ノード７
６６と７６８の電圧不均衡が、所定の量を超えて拡大す
るのを防ぐ。例えば、ｐチャネル・トランジスタ７２６
は、この電圧不均衡が、約３００〜７００ミリボルトよ
り大きくなることを防ぐ。この不均衡の量は、トランジ
スタ７２６の駆動強度を制御することによって制御でき
る。ｐチャネル・トランジスタ７２６の駆動強度を調整
することは、センス増幅回路のヒステリシスの量を制御
する機能を実行することでもある。一般に、トランジス
タ７２６の駆動強度が大きいほど（すなわち相互コンダ
クタンスが大きいほど）、ＢＬおよびＢＬＢの電圧に関
するヒステリシスの量は小さくなる。一実施形態では、
ミクロンで表したトランジスタ７２６の幅と長さの比は
約１．１／０．５５である。他の大きさのものを使用す
ることもできる。

【００５６】メモリ・デバイス７００はさらに、ノード
７６４および７６２のアナログ電圧をノード７６８およ
び７６６のＣＭＯＳ論理レベルにそれぞれ変換する２つ
の回路を含む。第１の回路は、ｐチャネル・トランジス
タ７１８およびｎチャネル・トランジスタ７２２を含
む。ｐチャネル・トランジスタ７１８は、ｐチャネル・
トランジスタ７１０と電流ミラー構成で結合される。ｐ
チャネル・トランジスタ７１８は、ソースが、列選択ト
ランジスタ７４８のドレインに、ドレインがノード７６
４でｎチャネル・トランジスタ７２２のドレインに、ゲ
ートがＢＬに結合される。ｎチャネル・トランジスタ７
２２は、ソースがグラウンドに、ゲートが、線７４６お
よびノード７６６でトランジスタ７３２のドレインに結
合される。第２の回路は、ｐチャネル・トランジスタ７
３０およびｎチャネル・トランジスタ７３４を含む。ｐ
チャネル・トランジスタ７３０は、ｐチャネル・トラン
ジスタ７１２と電流ミラー構成で結合される。ｐチャネ
ル・トランジスタ７３０は、ソースが、列選択トランジ
スタ７５０のドレインに、ドレインがノード７６２で、
ｎチャネル・トランジスタ７３４のドレインに、ゲート
がＢＬＢに結合される。ｎチャネル・トランジスタ７３
４は、ソースがグラウンドに、ゲートが、線７４４およ
びノード７６８でトランジスタ７２４のドレインに結合
される。センス増幅器の出力ＯＵＴ＋およびＯＵＴ−は
ノード７６４および７６２にそれぞれ現れる。

【００５７】センス増幅回路の１つの出力をノード７６
４でインバータ７５６の入力に結合することができる。
インバータ７５６の出力ＯＵＴ１を、出力バッファ２１
４またはその他の回路に結合することができる。センス
増幅回路のもう一方の出力をノード７６２で、別のイン
バータ（図示せず）の入力に結合することができる。こ
のインバータは、出力バッファ２１４またはその他の回
路に別の信号を出力することができる。

【００５８】メモリ・デバイス７００はさらに、列選択
ｐチャネル・トランジスタ７４８および７５０を含む。
これらのトランジスタは、ｐチャネル・トランジスタ７
１８、７２０、７２８および７３０に電力を供給するか
否かを制御することによって、メモリ・セル３０２およ
び３０４を含む列の選択を制御する。ｐチャネル・トラ
ンジスタ７４８は、ゲートがＣＯＬＢに、ソースがＶＣ
Ｃに、ドレインが、ｐチャネル・トランジスタ７１８お
よび７２０のソースに結合される。ＣＯＬＢが低レベル
のとき、ＶＣＣが、ｐチャネル・トランジスタ７１８お
よび７２０のソースに結合され、センス増幅回路への１
つの入力が使用可能状態になる。ＣＯＬＢが高レベルの
ときには、ＶＣＣが、ｐチャネル・トランジスタ７１８
および７２０のソースに結合されず、センス増幅回路へ
の１つの入力が事実上、使用禁止状態になる。同様に、
ｐチャネル・トランジスタ７５０は、ゲートがＳＥＬＢ
に、ソースがＶＣＣに、ドレインが、ｐチャネル・トラ
ンジスタ７２８および７３０のソースに結合される。Ｓ
ＥＬＢが低レベルのとき、ＶＣＣが、ｐチャネル・トラ
ンジスタ７２８および７３０のソースに結合され、セン
ス増幅回路への１つの入力が使用可能状態になる。ＳＥ
ＬＢが高レベルのときには、ＶＣＣが、ｐチャネル・ト
ランジスタ７２８および７３０のソースに結合されず、
センス増幅回路への１つの入力が事実上、使用禁止状態
になる。ＣＯＬＢおよびＳＥＬＢは、列デコーダ２１２
または読出し／書込み制御回路２０８によって生成する
ことができる。

【００５９】メモリ・デバイス７００はさらに、センス
増幅回路内の内部ノードを等化する回路を含んでもよ
い。例えば、ｎチャネル・トランジスタ７９０および７
９２をセンス増幅回路に含めることもできる。トランジ
スタ７９０は、ドレイン（ソース）が線７４０に、ソー
ス（ドレイン）が線７４２に、ゲートがＳＥＬＢに結合
される。トランジスタ７９２は、ソース（ドレイン）が
線７３６に、ドレイン（ソース）が線７３８に、ゲート
がＳＥＬＢに結合される。センス増幅回路を含む列また
はブロックが選択解除されているとき、ＳＥＬＢは高レ
ベルであり、トランジスタ７９０は線７４２を線７４０
に短絡し、トランジスタ７９２は線７３８を線７３６に
短絡している。ＳＥＬＢが低レベルのとき、トランジス
タ７９０および７９２はオフ状態となる。一実施形態で
は、ミクロンで表したトランジスタ７９０および７９２
の幅と長さの比は約１．１／０．５である。他の大きさ
のものを使用することもできる。

【００６０】メモリ・デバイス７００はさらに、トラン
ジスタ７５２および７５４などの書込み回路を含んでも
よい。トランジスタ７５２は、ドレイン（ソース）がＤ
ＡＴＡに、ソース（ドレイン）がＢＬに、ゲートが書込
み制御信号ＷＲＴに結合される。書込み制御信号ＷＲＴ
は、読出し／書込み制御回路２０８によって生成するこ
とができる。同様に、トランジスタ７５４は、ドレイン
（ソース）がＤＡＴＡＢに、ソース（ドレイン）がＢＬ
Ｂに、ゲートがＷＲＴに結合される。ＷＲＴが論理高レ
ベルであるとき、トランジスタ７５２および７５４は、
ＤＡＴＡおよびＤＡＴＡＢをそれぞれ、ＢＬおよびＢＬ
Ｂに結合する。ＷＲＴが論理低レベルであるとき、トラ
ンジスタ７５２および７５４はオフ状態となり、ＤＡＴ
ＡおよびＤＡＴＡＢをそれぞれＢＬおよびＢＬＢに結合
しない。ＤＡＴＡＢには、ＤＡＴＡと反対の論理状態を
有するデータを含めることができる。一実施形態では、
ミクロンで表したトランジスタ７５２および７５４の幅
と長さの比は約５／０．５である。他の大きさのものを
使用することもできる。

【００６１】書込み回路はさらに、パス・トランジスタ
７６０を含むことができる。パス・トランジスタ７６０
は、ドレイン（ソース）がＢＬに、ソース（ドレイン）
がＢＬＢに、ゲートが、書込み終了信号ＥＯＷに結合さ
れる。ＤＡＴＡおよびＤＡＴＡＢがＢＬおよびＢＬＢに
それぞれ書き込まれると、ＢＬおよびＢＬＢの電圧は、
異なる電圧レベルに変化する。パス・トランジスタを組
み込むと、書込み操作の後の次の読出しの前にＢＬおよ
びＢＬＢを素速く等化することができる。ＥＯＷが高レ
ベルのとき、パス・トランジスタ７６０はＢＬをＢＬＢ
に結合し、ＢＬおよびＢＬＢは等化されてほぼ同じ等化
電圧になる。ＥＯＷは、読出し／書込み制御回路２０８
によって、書込みサイクルの終わり（例えば、ＷＥＢが
ロー状態に変化するとき）に生成することができる。一
実施形態では、ミクロンで表したトランジスタ７６０の
幅と長さの比は約５／０．５である。他の大きさのもの
を使用することもできる。

【００６２】メモリ・セル３０２および３０４を含む列
が選択解除されているとき、またはこの列を含むメモリ
・ブロックが選択解除されているときに、ＢＬおよびＢ
ＬＢを選択されたメモリ・ブロックに対してほぼ同じ等
化電圧に維持するため、トランジスタ７１４および７１
６によってＢＬおよびＢＬＢにそれぞれ結合される等化
電圧ＶＲＥＦを生成する基準電圧発生器７７４を含める
ことができる。パス・トランジスタ７１４および７１６
は、ゲートがＶＣＣなどの高レベル論理状態に、ドレイ
ン（ソース）が線７７２でＶＲＥＦに、ソース（ドレイ
ン）がそれぞれ、ＢＬおよびＢＬＢに結合される。トラ
ンジスタ７１４および７１６は、選択されたメモリ・ブ
ロックのビット線ＢＬおよびＢＬＢの動作を一般には妨
害しないが、選択解除されたメモリ・ブロックのビット
線にＶＲＥＦを結合することはできる弱いパス・トラン
ジスタでよい。一実施形態では、ミクロン単位で表した
トランジスタ７１４および７１６の幅と長さの比は約
１．１／５である。

【００６３】一実施形態では、メモリ・デバイス１つに
つき基準電圧発生器が１つだけ必要である。この１つの
基準電圧発生器を、すべてのメモリ・ブロックのすべて
の列の各ビット線対に結合することができる。他の実施
形態では、２つ以上の基準電圧発生器をメモリ・デバイ
スに含め、これらを、１つまたは複数のビット線対に結
合することができる。

【００６４】図１０に、基準電圧発生器７４４の一実施
形態である基準電圧発生器８００を示す。基準電圧発生
器８００は等化セル８０２を含む。等化セル８０２は、
図３の等化セル３０６または図４の等化セル４０６と同
一のものでよい。等化セル８０２は、自体のＥＱＢ出力
に線８０６で結合されたＥＱ出力、ＶＣＣなどの高レベ
ル論理状態に結合されたＩＮＴ入力、およびグラウンド
などの低レベル論理状態に結合されたＩＮＣ入力を有す
る。別の実施形態として、ＩＮＴを、低レベル論理状態
に、ＩＮＣを高レベル論理状態に結合してもよい。

【００６５】基準電圧発生器８００はさらに、電源ＶＣ
Ｃと線８０６の間に結合された負荷回路８０４を含む。
負荷回路８０４および等化セル８０２は協動して、メモ
リ・セル３０２、３０４、等化セル３０６、およびビッ
ト線負荷トランジスタ７１０、７１２がＢＬおよびＢＬ
Ｂを駆動する等化電圧とほぼ同じ電圧の基準電圧ＶＲＥ
Ｆに線８０６を駆動する。

【００６６】一実施形態では、負荷回路８０４はｐチャ
ネル・ダイオード接続トランジスタである。このｐチャ
ネル・ダイオード接続トランジスタを基準電圧発生器８
００に含めると、ビット線負荷トランジスタ７１０およ
び７１２と同じ機能が提供される。例えば、ＳＥＬＢが
低レベル状態にアサートされて、メモリ・セル３０２お
よび３０４を含む列が選択解除されたときには、トラン
ジスタ７７０はオフ状態であり、ビット線ＢＬおよびＢ
ＬＢはＶＣＣに結合されない。そのため、ＢＬおよびＢ
ＬＢ上の等化電圧を複製するために、トランジスタ７１
０および７１２とほぼ同じ幾何学的形状を有するｐチャ
ネル・ダイオード接続トランジスタを基準電圧発生器８
００に含めることができる。

【００６７】一実施形態として、等化セル８０２は、図
４の等化セル４０６に示されているような２つのインバ
ータ回路および２つのアクセス・トランジスタを有する
ことができる。このアクセス・トランジスタは、ＳＥＬ
ＥＱがＶＣＣに結合されているときには常にオン状態と
なる。この実施形態では、ＩＮＴの高レベル論理状態
は、インバータによって反転され、これによってＥＱＢ
が、線８０６に低レベル論理状態を出力する。また、Ｉ
ＮＣの高レベル論理状態は、インバータによって反転さ
れ、これによってＥＱが、線８０６に低レベル論理状態
を出力する。ＩＮＣにおける低論理状態がインバータに
よって反転され、ＥＱが線８０６に高論理状態を出力す
る。したがって、ＥＱが、線８０６を１つの論理状態に
駆動すると、ＥＱＢは、反対の論理状態に線８０６を駆
動し、負荷回路８０４は、線８０６をＶＣＣよりに引き
上げる。この機構は、図３の列３００および図４の列４
００で示したＢＬおよびＢＬＢを等化電圧に駆動する機
構と同じである。負荷回路８０４が、トランジスタ７１
０および７１２とほぼ同じ駆動能力を有するように設計
され、等化セル８０２が、メモリ・セル３０２および３
０４とほぼ同じ駆動能力を有する（すなわち、トランジ
スタ部品がほぼ同じ寸法比率を有する）ように設計され
ている場合には、ＶＲＥＦは、図３のメモリ・セル３０
２、３０４および等化セル３０６がＢＬおよびＢＬＢを
駆動する等化電圧とほぼ同じ等化電圧を有する。

【００６８】メモリ・デバイス７００の動作を図１１の
例示的な波形図に関して説明する。時刻ｔ０では、ＣＯ
ＬＢおよびＳＥＬＢは高レベルであり、メモリ・セル３
０２および３０４があるメモリ列またはメモリ・ブロッ
クが選択解除されていることを示している。時刻ｔ０で
はまた、ＳＥＬＥＱが低レベルであり、等化セル３０６
は、ＥＱおよびＥＱＢからＢＬおよびＢＬＢにそれぞれ
電圧を出力することが禁止されている。時刻ｔ０からｔ
１までは、ＶＲＥＦが、ＢＬおよびＢＬＢに結合されて
いるため、これらのビット線は、ほぼ同じ等化電圧に維
持されている。一実施形態として、メモリ・デバイスが
約１００℃で動作し、およびＶＣＣが約２．９ボルトで
あるときに、ＶＲＥＦを、約１．２〜１．５ボルトとす
ることができる。

【００６９】時刻ｔ１で、ＣＯＬＢおよびＳＥＬＢが低
レベル状態に変化し、これによって、ｐチャネル・トラ
ンジスタ７４８、７５０および７７０がオン状態とな
り、ｐチャネル・トランジスタ７１０、７１２、７１
８、７２０、７２８および７３０のソースにＶＣＣが結
合される。時刻ｔ１ではまた、ＳＥＬＥＱが高レベル状
態に変化し、これによって、等化セル３０６が、出力Ｅ
ＱおよびＥＱＢからＢＬおよびＢＬＢに高レベル電圧を
それぞれ出力することができるようになる。

【００７０】時刻ｔ２とｔ３の間は、メモリ・セル３０
２が読出しのために選択されている。時刻ｔ２で、ワー
ド線ＷＬ０が高レベル状態に変化し、メモリ・セル３０
２に記憶されたデータをＢＬおよびＢＬＢに出力するこ
とが可能となる。一実施形態として、時刻ｔ１とｔ２の
間の時間差を約０〜５ｎｓとすることができる。ＢＬお
よびＢＬＢ上の電流がセンス回路によってセンスされ、
ＯＵＴ＋およびＯＵＴ−の該当する電圧が等化セル３０
６のＩＮＴおよびＩＮＣに結合される。次いで、等化セ
ル３０６が、メモリ・セル３０２によって出力されたデ
ータとは反対の電圧をＥＱおよびＥＱＢからＢＬおよび
ＢＬＢに出力し、ＢＬおよびＢＬＢが等化される。

【００７１】例えば、メモリ・セル３０２が、ＢＬに論
理「０」を、ＢＬＢに論理「１」を出力する場合には、
ＢＬには、ＢＬＢより大きな量の電流が流れる。ＢＬＢ
を流れる電流は、ｐチャネル・トランジスタ７１２、７
２８および７３０の電流ミラー構成によって、線７３８
および７４２にミラーされる。ＢＬを流れる電流は、ｐ
チャネル・トランジスタ７１０、７１８および７２０の
電流ミラー構成によって、線７３６および７４０にミラ
ーされる。ＢＬおよび線７３６を流れる電流が増大する
ので、ノード７６８の電圧は増大し、これは、トランジ
スタ７３２がオンになるまで続く。同様に、ＢＬＢおよ
び線７３８を流れる電流が低減するので、ノード７６６
の電圧は低下し、これは、トランジスタ７２４がオフに
なるまで続く。トランジスタ７２４がオフ、トランジス
タ７３２がオンになると、ノード７６８の電圧はノード
７６６の電圧より高くなるが、それぞれの電圧は、トラ
ンジスタ７２６によって制限される。一実施形態では、
ノード７６８とノード７６６の電圧差は、トランジスタ
７２６によって約３００〜７００ミリボルトに制限され
る。

【００７２】線７４０は、トランジスタ７３２のゲート
にも、トランジスタ７２４のゲートにも結合されていな
ので、ノード７６４の出力ＯＵＴ＋は、トランジスタ７
２６によって制限されない電圧レベルにまで上昇するこ
とができる。同様に、線７４２は、トランジスタ７２４
のゲートに結合されていないので、ノード７６２の出力
ＯＵＴ−は、トランジスタ７２６によって制限されない
電圧レベルにまで低下することができる。一実施形態で
は、等化セル３０６は、図６のようなＣＭＯＳインバー
タを含み、ノード７６４での電圧は、ＣＭＯＳ「１」論
理レベルに上昇し、ノード７６２の電圧はＣＭＯＳ
「０」論理レベルに低下することができる。ＩＮＣの論
理「１」レベルによって、等化セル３０６は、出力ＥＱ
からＢＬに論理低レベルを出力する。ＩＮＴの論理
「０」レベルによって、等化セル３０６は、出力ＥＱＢ
からＢＬＢに論理高レベルを出力する。こうして、ビッ
ト線ＢＬおよびＢＬＢは、等化セル３０６、メモリ・セ
ル３０２およびビット線負荷トランジスタ７１０および
７１２によって等化電圧に駆動される。

【００７３】時刻ｔ３で、ＷＬ０が低レベル状態に変化
してメモリ・セル３０２を選択解除し、ＷＬ１が高レベ
ル状態に変化して、メモリ・セル３０４の内容をＢＬお
よびＢＬＢに読み出すことができるようになる。時刻ｔ
４で、ＷＬ１が低レベル状態に変化してメモリ・セル３
０４を選択解除し、ＷＬ０が高レベル状態に変化して、
メモリ・セル３０２の内容をＢＬおよびＢＬＢに読み出
すことができるようになる。

【００７４】時刻ｔ５で、ＳＥＬＥＱが低レベル状態
に、ＷＲＴが高レベル状態に変化し、ＤＡＴＡを、ＢＬ
およびメモリ・セル３０２に書き込むことと、ＤＡＴＡ
Ｂを、ＢＬＢおよびメモリ・セル３０２に書き込むこと
ができるようになる。時刻ｔ６で、ＷＲＴパルスが終了
し、ＳＥＬＥＱが高レベルに変化して等化セル７０６を
使用可能にする。時刻ｔ６から時刻ｔ７までの間、短い
ＥＯＷパルスが、パス・トランジスタ７６０に結合さ
れ、ＢＬおよびＢＬＢの等化を助ける。一実施形態とし
て、時刻ｔ６とｔ７の間の時間差を約２〜７ｎｓとする
ことができる。

【００７５】ＥＯＷパルスが時刻ｔ７で終了したとき、
ＷＬ０はまだ高レベル状態にあり、そのため、メモリ・
セル３０２に書き込まれたデータを、直後の時刻ｔ７〜
ｔ８の間にメモリ・セル３０２からの読み出すことがで
きる。時刻ｔ９で、ＷＬ０が低レベル状態に変化してメ
モリ・セル３０２を選択解除し、ＷＬ１が高レベル状態
に変化して、ＷＬ１を選択しメモリ・セル３０４の内容
をＢＬおよびＢＬＢに出力することができるようにな
る。

【００７６】図１２に、図１１に示した例示的な波形に
対応する実際にシミュレートしたメモリ・デバイス７０
０の波形を示す。波形ＡはＯＵＴ１に、波形ＢはＢＬ
に、波形ＣはＢＬＢに、波形ＤはＳＥＬＢおよびＣＯＬ
Ｂに、波形ＥはＥＯＷに、波形ＦはＳＥＬＥＱに、波形
ＧはＷＬ０に、波形ＨはＷＬ１に、波形ＩはＷＲＴにそ
れぞれ対応する。図１１の時刻ｔ０、ｔ１、ｔ２、ｔ
３、ｔ４、ｔ５、ｔ６、ｔ７、ｔ８およびｔ９は、図１
２の時刻０ｎｓ、４ｎｓ、５ｎｓ、２０ｎｓ、３５ｎ
ｓ、５０ｎｓ、６０ｎｓ、６５ｎｓ、８０ｎｓおよび９
５ｎｓにほぼ対応する。図１２に示した信号は、温度約
１００℃、ＶＣＣ約２．９ボルトでシミュレートしたも
のである。

【００７７】以前の高速ＡＴＤベースのＳＲＡＭデバイ
スと比較すると、メモリ・デバイス７００は、約３０〜
３５％高速なセンス経路を有し、ほぼ同じ量の電流を消
費し、メモリ・セル３０２および３０４を除く図９に示
したセンス増幅回路およびその他の回路を含む支援回路
のゲートの面積が約２０〜２５％少ない。以前の高速Ａ
ＴＤベースのＳＲＡＭデバイスは、８列のメモリ・セル
が共有するはるかに大きいセンス増幅回路を含む。表１
に、測定結果を集計したものを示す。センス経路の速度
は、図１２に示すように、ワード線（例えば、ＷＬ０）
の変化から、ＯＵＴ１がＶＣＣ／２に変化するまでを測
定する。 表１ パラメータ 高速ＡＴＤ ＳＲＡＭ メモリ・デバイス７００ 速度 ３．７５ｎｓ ２．８４ｎｓ １列当たり電流 ０．５７８ｍＡ ０．５９０ｍＡ 総ゲート面積 ５２．５８μｍ² ４０．６９μｍ²

【００７８】図１３に、図９のメモリ・デバイス７００
の代替実施形態であるメモリ・デバイス９００を示す。
メモリ・デバイス９００は、メモリ・セル３０２および
３０４を含む列が選択解除されているときに、等化電圧
ＶＲＥＦをＢＬおよびＢＬＢに駆動する基準電圧発生器
７４４およびパス・トランジスタ７１４、７１６を含ま
ない。対照的に、メモリ・デバイス９００は、トランジ
スタ７７０と並列に結合されたｐチャネル・トランジス
タ９０２を含む。ｐチャネル・トランジスタ９０２は、
ゲートおよびドレインがｐチャネル・トランジスタ７１
０および７１２のソースに結合され、ソースがＶＣＣに
結合されたダイオード構成に構成される。

【００７９】ＳＥＬＢが高レベルのとき、メモリ・セル
３０２および３０４は選択解除され、ｐチャネル・トラ
ンジスタ７７０はオフになる。ｐチャネル・トランジス
タ９０２はオンのままで残り、トランジスタ９０２およ
び７１０のためにＢＬは、ｐチャネルしきい値の約２倍
分、ＶＣＣより低い等化電圧に落ちつく。同様に、トラ
ンジスタ９０２および７１２のためにＢＬＢは、ｐチャ
ネルしきい値の約２倍分、ＶＣＣより低い等化電圧に落
ちつく。

【００８０】ＳＥＬＢが低レベルのとき、メモリ・セル
３０２および３０４が選択され、ｐチャネル・トランジ
スタ７７０はオンになる。ｐチャネル・トランジスタ７
７０がオンのとき、このトランジスタは、トランジスタ
９０２を事実上、短絡させ、トランジスタ９０２は、Ｂ
ＬおよびＢＬＢの等化電圧の決定を助けないようにな
る。一実施形態では、ミクロンで表したｐチャネル・ト
ランジスタ９０２の幅と長さの比は約２／０．５であ
り、ｐチャネル・トランジスタ７７０のそれは約１０／
０．５である。他の大きさのものを使用することもでき
る。

【００８１】他の実施形態として、ＢＬおよびＢＬＢ上
に所望の等化電圧を生成させるために、２つ以上のダイ
オード接続トランジスタを、トランジスタ９０２とは直
列に、トランジスタ７７０とは並列に結合することがで
きる。

【００８２】本発明を、具体的で例示的な実施形態に関
して説明してきたが、前記特許請求の範囲に記載した本
発明の趣旨および範囲から逸脱することなく、当業者
が、各種変更および代替形態を実施できることが理解さ
れよう。

【図面の簡単な説明】

【図１】 ＡＴＤ回路を含む従来のメモリ・デバイスの
ブロック図である。

【図２】 本発明を含めることができるメモリ・デバイ
スの一実施形態を示すブロック図である。

【図３】 メモリ・セル、等化セル、ビット線負荷およ
びセンス増幅器を含むメモリ列の一実施形態を示すブロ
ック図である。

【図４】 図３のメモリ・セル、ビット線負荷および等
化回路の一実施形態を示す回路図である。

【図５】 図４のメモリ・セルの一実施形態を示す回路
図である。

【図６】 図４の等化セルの一実施形態を示す回路図で
ある。

【図７】 図４の回路の信号波形図である。

【図８】 メモリ・セルの一実施形態のバタフライ線図
である。

【図９】 図３の実施形態をより詳細に示す回路図であ
る。

【図１０】 基準電圧発生器の一実施形態を示す回路図
である。

【図１１】 図９の回路の信号波形図である。

【図１２】 図１１の波形図に対応するシミュレーショ
ン信号である。

【図１３】 図３の実施形態をより詳細に示す回路図で
ある。

【符号の説明】

３００ メモリ・セル列 ３０２ メモリ・セル ３０４ メモリ・セル ３０６ 等化セル ３０８ センス増幅器 ３１０ ビット線負荷回路

Claims (6)

【特許請求の範囲】
1. 【請求項１】 第１のビット線と、 第２のビット線と、 第１および第２のビット線に結合したビット線負荷回路
   と、 第１および第２のビット線に結合したメモリ・セルと、 第１のビット線に結合した第１の出力、第２のビット線
   に結合した第２の出力、および入力を有する第１の等化
   回路と、 第１のビット線に結合した第１の入力、第２のビット線
   に結合した第２の入力、および第１の等化回路の第１の
   入力に結合した出力を有するセンス増幅回路とを含むこ
   とを特徴とするメモリ・デバイス。
2. 【請求項２】 メモリ・セルに結合したワード線と、 等化回路に結合した選択線とをさらに含むことを特徴と
   する、請求項１に記載のメモリ・デバイス。
3. 【請求項３】 メモリ・セルが選択解除されているとき
   に、第１および第２のビット線に基準電圧を供給する基
   準電圧発生器をさらに含むことを特徴とする、請求項１
   に記載のメモリ・デバイス。
4. 【請求項４】 第１のビット線と、 第２のビット線と、 第１および第２のビット線に結合し、第１および第２の
   ビット線を電源電圧の方に引っ張る手段と、 第１および第２のビット線に結合したデータ記憶手段
   と、 第１および第２のビット線に結合し、記憶手段に記憶さ
   れたデータをセンスする手段と、 センス手段、第１のビット線、および第２のビット線に
   結合し、第１および第２のビット線の電圧を等化する電
   圧を生成する手段とを含むことを特徴とするメモリ・デ
   バイス。
5. 【請求項５】 第１のビット線と、 第２のビット線と、 第１および第２のビット線に結合したビット線負荷回路
   と、 第１および第２のビット線に結合し、第１および第２の
   ビット線に第１のデータを出力するメモリ・セルと、 第１および第２のビット線に結合した等化回路と、 第１および第２のビット線に結合し、等化回路と、負の
   フィードバック配置に結合したセンス増幅回路であっ
   て、等化回路が、第１のデータとは論理的に反対の第２
   のデータを第１および第２のビット線に出力するように
   するセンス増幅回路とを含むことを特徴とするメモリ・
   デバイス。
6. 【請求項６】 メモリ・デバイスの第１および第２のビ
   ット線の電圧を等化する方法において、 メモリ・セルに記憶された第１のデータを第１および第
   ２のビット線に出力する段階と、 ビット線上の第１のデータをセンスする段階と、 センス段階に応答して、第１のデータとは論理的に反対
   の第２のデータを第１および第２のビット線に出力する
   段階とを含むことを特徴とする方法。