JP4374432B2 - メモリ・セルのセンス方法およびビット線等化回路 - Google Patents
メモリ・セルのセンス方法およびビット線等化回路 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は一般的には、半導体メモリ・デバイス分野に関する。より具体的には本発明は、アドレス遷移検出（ＡＴＤ）回路を使用せずにビット線電圧を等化する方法および装置に関する。
【０００２】
【従来の技術】
スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）セルなどのメモリ・セルにアクセスする際の遅延を低減するために、多くのメモリ・デバイスが、アドレス遷移検出（ＡＴＤ）回路を備えている。アドレス遷移検出回路は、メモリ・デバイスに供給されたアドレス変化を検出し、選択される前の特定の状態に差動ノードを復元する等化パルスを生成するものである。
【０００３】
ＡＴＤ回路を含む従来のメモリ・デバイス１０の１例を図１に示す。ＡＴＤ１８は、ワード線ＷＬ０およびＷＬ１を監視し制御信号を読み出す。メモリ・デバイス１０が、ＷＬ０を低レベルに引き下げてメモリ・セル１２の選択を解除し、ＷＬ１を高レベルに引き上げてメモリ・セル１４を選択すると、ＡＴＤ１８は、ワード線の変化を検出して、等化パルスをトランジスタ１６に送り、ビット線ＢＬとビット線ＢＬＢを等化する、すなわち両方の線を短絡する。一般に、ビット線を等化すると等化しない場合よりも高速に、メモリ・セル１４に記憶されたデータをセンスすることができるようになる。
【０００４】
ＡＴＤ回路は一般に、メモリ・セルに記憶されたデータを読み出す際のアクセス時間またはセンス経路を短縮させるが、不利な点もいくつかある。第１に、各新世代のメモリ製品ではより優秀で高速な性能が期待されているため、ＡＴＤ回路の複雑さが増し、より多くの設計時間およびダイ面積が必要となる。第２に、等化パルスを生成しなかったり、または等化パルスを誤ったタイミングで生成するなど、ＡＴＤ回路が故障した場合には、メモリ・デバイス全体が故障する恐れがある。いくつかのメモリ設計は、ＡＴＤ故障からデバイスを回復させる追加回路を含んでいるが、これらの設計は、メモリ・セルのアクセス時間を２０〜４０％も押し上げる。第３に、ＡＴＤ回路がアドレス変化を検出するまで等化パルスは生成されない。等化がもっと早くに実施されるならば、センス経路の速度は増大するはずである。第４に、等化パルスの終わりでのＷＬ０の選択解除とＷＬ１の選択の間の必要な信号マージン保護帯域に起因する「不動作時間（ｄｅａｄ ｔｉｍｅ）」のためにメモリ・セルのセンス経路が遅延させられる。理想的には、トランジスタ１６に適用された等化パルスの終わりに、ＷＬ０が選択解除され、ＷＬ１が選択されるのが好ましい。しかし、実施上の考慮事項（例えば、信号遅延など）から、ある量の保護帯域が、ＷＬ０の選択解除およびＷＬ１の選択と等化パルスの終わりとの間に含まれる。この保護帯域は、一般に１〜２ナノ秒（ｎｓ）の遅延をセンス経路に与える。
【０００５】
したがって、設計の複雑さを減らし、メモリ・デバイスの大きさを低減し、ＡＴＤ故障が生じる可能性のある設計に関係する遅延を排除し、アドレス線またはワード線の最初の変化を検出することなくビット線を等化し、ワード線選択とＡＴＤが生成する等化パルスの終わりとの間の信号マージン保護帯域に起因する不動作時間の設計の必要をなくすために、メモリ・デバイスのセンス経路からＡＴＤ回路を取り去ることが望ましい。
【０００６】
ＡＴＤ回路を取り去り、ＷＬ０およびＷＬ１にパルスを与え、ラッチング・センス増幅器をビット線ＢＬおよびＢＬＢに結合して、より高速なメモリ・デバイスとすることが以前に試みられた。しかし、ビット線に結合したセンス増幅回路が故障し（例えば、雑音が多い動作条件による）、誤ったデータを出力する場合には、これらの方式は、故障から回復させることができない。
【０００７】
【発明が解決しようとする課題】
したがって、必要とされるのは、ビット線を等化し、センス増幅器が出力した誤った状態を回復できる方法および回路である。
【０００８】
本発明は、ＡＴＤ回路を使用することなく、メモリ・セルの状態をセンスし、ビット線電圧を等化する方法および装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明の一実施態様は、一対のビット線に結合したメモリ・セルと、ビット線に結合したビット線負荷回路と、ビット線に結合した等化回路と、ビット線に結合した入力および等化回路に結合した出力を有するセンス増幅回路とを含むメモリ・デバイスである。メモリ・セルは、相互結合した一対のインバータを有するＳＲＡＭセルでよい。等化回路は、相互結合していない一対のインバータを有するＳＲＡＭセルでよい。等化回路のインバータの入力は、センス増幅回路が出力した信号を受け取ることができ、インバータの出力は一対のビット線に結合することができる。センス増幅器は、メモリ・セルがビット線に出力したデータをセンスし、出力信号を生成する。等化回路は、出力信号を受け取り、ビット線を等化するために、メモリ・セルが出力したデータとは反対のデータでビット線を駆動する。
【００１０】
本発明のその他の特徴および利点は、添付の図面および以下の詳細な説明から明白となろう。
【００１１】
【発明の実施の形態】
本発明の特徴および利点は例示的なものであり、本発明の範囲を提示する特定の実施形態に限定することを目的としたものでは決してない。
【００１２】
ＡＴＤ回路を使用することなく、メモリ・セルの状態をセンスし、ビット線電圧を等化する方法および装置を開示する。以下の説明では、説明の目的上、本発明を十分に理解できるように、具体的な材料、厚さ、パラメータなどの具体的な詳細を記載する。しかし、これらの具体的な詳細が、本発明の実施に必要でない場合があることは、当業者には明白であろう。また、本発明が不明瞭とならないよう、周知の工程段階、装置などを特に詳細に説明することはしなかった。
【００１３】
本発明は、外部ＡＴＤ回路を使用せずにビット線電圧を等化する。後により詳細に説明するように、メモリ・アレイ中の各メモリ・セル列に等化セルが設けられる。メモリ・セルから一対のビット線にデータが出力されると、このデータは、等化セルに結合したセンス増幅器によってセンスされる。等化セルは、センス増幅器の出力を受け取り、ビット線の電圧を等しくするために、メモリ・セルが出力したデータと反対のデータでビット線を駆動する。等化セルは、センス増幅器が判断を下した後に、ビット線を駆動することができ、選択されたメモリ・セルがビット線を駆動するのと同時にビット線を駆動することができる。したがって、メモリ・デバイスは、次のアドレス線またはワード線の変化を待って、ビット線を等化する必要がない。
【００１４】
図２に、本発明を含めることができるメモリ・デバイス２００を示す。メモリ・デバイス２００は、ＳＲＡＭデバイスの一実施形態である。他の構成のＳＲＡＭデバイスに本発明を組み込むこともできる。
【００１５】
メモリ・デバイス２００は、ＳＲＡＭセルを含むことができるメモリ・アレイ２０４を含む。メモリ・セルへのアクセスは、バス２１６にアドレスを供給することによって実施する。このアドレスは、行デコーダ２０２および列デコーダ２１２によってデコードされる。行デコーダ２０２は、デコードされた行アドレスをワード線２１８でメモリ・アレイ２０４に結合し、列デコーダ２１２は、デコードされた列アドレスをバス２２８でメモリ・アレイ２０４に結合する。
【００１６】
データは、データ入力バス２３２から、入力バッファ２０６およびバス２２０を介してメモリ・アレイ２０４に書き込むことができる。データは、メモリ・アレイ２０４から、バス２２６、センス増幅器２１０、バス２３０および出力バッファ２１４を介してデータ出力バス２３４に読み出すことができる。データの読出しおよび書込みは、読出し／書込み制御回路２０８によって制御することができる。この回路は、制御信号であるチップ・イネーブル信号ＣＥＢ、出力イネーブル信号ＯＥＢおよび書込みイネーブル信号ＷＥＢを受け取り、バス２３６を介して入力バッファ２０６を、バス２３８を介してセンス増幅器２１０を、バス２５０を介して出力バッファ２１４をそれぞれ制御する。他の制御信号を供給してもよい。
【００１７】
メモリ・アレイ２０４は、ＳＲＡＭセルの行および列、またはＳＲＡＭセルの行および列のブロックを含む。図３に、ワード線ＷＬ０およびビット線ＢＬ、ＢＬＢに結合したメモリ・セル３０２と、ワード線ＷＬ１およびビット線ＢＬ、ＢＬＢに結合した３０４を含むメモリ・セル３００の例示的な列を示す。ビット線ＢＬおよびＢＬＢは、ビット線負荷回路３１０によって電源ＶＣＣの方へ引っ張られる。図３には、２つのメモリ・セル３０２および３０４のみが示されているが、列３００は、メモリ・セルをいくつ含んでもよい。
【００１８】
ＷＬ０を、高レベル電圧すなわち高レベル状態にアサートし、ＢＬおよびＢＬＢを所定の反対の論理状態に駆動することによって、メモリ・セル３０２にデータを書き込むことができる。ＷＬ０を、高レベル電圧すなわち高レベル状態にアサートし、メモリ・セル３０２からデータまたは電圧をＢＬおよびＢＬＢに出力させることによって、メモリ・セル３０２からデータを読み出すことができる。ＢＬおよびＢＬＢに出力されたデータは、センス増幅器３０８によってセンスされる。メモリ・セル３０４の読出しおよび書込みも同様の方法で実施される。
【００１９】
センス増幅回路３０８は、ＢＬＢに結合した非反転入力およびＢＬに結合した反転入力を有する。メモリ・アレイ２０４中の各列３００に１つのセンス増幅器３０８を置くことができる。センス増幅器３０８は、ＢＬおよびＢＬＢ上の信号に応答してＯＵＴ＋およびＯＵＴ−を生成する差動出力を有することができる。例えば、ＢＬＢの電圧がＢＬより高い場合には、センス増幅器３０８は、ＯＵＴ＋を論理「１」状態に、ＯＵＴ−を論理「０」状態に増幅することができる。反対に、ＢＬの電圧がＢＬＢより高い場合には、センス増幅器３０８は、ＯＵＴ−を論理「１」状態に、ＯＵＴ＋を論理「０」状態に増幅することができる。ＯＵＴ＋およびＯＵＴ−を出力バッファ２１４に結合することができる。
【００２０】
列３００はさらに、等化セルＣＥＬＬＥＱ３０６を含む。等化セルＣＥＬＬＥＱ３０６は、選択信号ＳＥＬＥＱを受け取るように構成された入力、ある電圧をＢＬに出力するように構成された出力ＥＱ、ある電圧をＢＬＢに出力するように構成された出力ＥＱＢ、センス増幅器３０８からＯＵＴ＋を受け取るように構成された真の入力ＩＮＴ、およびセンス増幅器３０８からＯＵＴ−を受け取るように構成された相補入力ＩＮＣを有する。等化セル３０６は、ＳＥＬＥＱに応答して使用可能状態となる。ＳＥＬＥＱは、外部信号、行デコーダ２０２、または読出し／書込み制御回路２０８によって生成することができる。
【００２１】
等化セル３０６は、センス増幅器３０８の出力に応答して、メモリ・セル３０２または３０４によって駆動された電圧とは反対の電圧をビット線ＢＬおよびＢＬＢに駆動させる等化回路である。例えば、メモリ・セル３０２が、ＢＬの論理状態を高レベルに、ＢＬＢの論理状態を低レベルに駆動した場合には、等化セル３０６は、ＢＬの論理状態を低レベルに、ＢＬＢの論理状態を高レベルに駆動する。等化セル３０６はセンス増幅器３０８と、負のフィードバック配置に結合される。
【００２２】
選択されたメモリ・セル、等化セル３０６およびビット線負荷回路３１０は、ＢＬおよびＢＬＢを、ほぼ同じ電圧レベルの等化電圧に駆動する。後に詳述するように、ビット線負荷回路３１０は、ＢＬおよびＢＬＢの等化電圧を、メモリ・セル３０２および３０４のＤＣトリップ点から十分に離れたレベルまで引き上げるのを助けることができる。一実施形態では、ビット負荷回路３１０は、ＢＬおよびＢＬＢにＶＣＣをそれぞれ結合する２つのｐチャネル・ダイオード接続トランジスタを含む。
【００２３】
図３に示したビット線等化方式は、ビット線ＢＬおよびＢＬＢを読出しの前に等化するＡＴＤ回路を使用するのではなく、ＢＬおよびＢＬＢ上のデータをセンスした後に、センス増幅器３０８と等化セル３０６の間の負のフィードバック配置によって、等化セル３０６が、ビット線ＢＬおよびＢＬＢ上に電圧を生成し、ＢＬおよびＢＬＢの電圧を等化する。
【００２４】
図３に示した方式は、ＢＬおよびＢＬＢを等化する前に、アドレス変化またはワード線変化を検出する必要もなく、選択されたメモリ・セルを読み出すと、続いて、ＢＬおよびＢＬＢが等化される。
【００２５】
メモリ・アレイ２０４中の各列は等化セルを含むことができるので、メモリ・アレイ２０４中の各メモリ・ブロックは、ＳＥＬＥＱに結合した等化セル行を含むことができる。
【００２６】
他の実施形態では、センス増幅器３０８が単一の出力端子を含む。単一端子上の電圧はＢＬとＢＬＢの大小を示す。単一端子は、等化セル３０６のＩＮＴまたはＩＮＣのいずれかに結合することができる。インバータを、ＩＮＴとＩＮＣの間に結合し、反転信号を生成させて他方の入力としてもよい。別の実施形態として、等化セル３０６の入力を、ＩＮＴまたはＩＮＣのいずれか１つとし、内部のインバータで他方の入力信号を生成させることもできる。
【００２７】
選択されたメモリ・セル、等化セル３０６およびビット線負荷回路３１０で、ＢＬおよびＢＬＢの電圧を等化した後は、センス増幅器３０８が検出すべき差動電圧は存在しない。これによって、センス増幅器３０８は、ＯＵＴ＋およびＯＵＴ−に適正な電圧をより長く生成することができる。一実施形態として、ＢＬおよびＢＬＢの電圧が等化されていても、センス増幅器３０８が、等化された電圧を差動情報として解釈し、正しい状態のＯＵＴ＋およびＯＵＴ−を出力することができるようなヒステリシスをセンス増幅器３０８に持たせることができる。一般に、センス増幅器３０８の入力（すなわち、ＢＬおよびＢＬＢ）でのヒステリシスの量が大きいほど、メモリ・セル３０２または３０４から新しいデータが読み出されたときに、ＯＵＴ＋およびＯＵＴ−を新しい状態に切り換える時間が長くなる。一実施形態として、ＢＬの電圧とＢＬＢの電圧の間のヒステリシスの量を、約４００〜８００ミリボルトとすることができる。これは、増幅された信号ＯＵＴ＋およびＯＵＴ−では約１．５〜２．５ボルトに相当する。
【００２８】
図４に、図３の列３００の一実施形態である列４００を示す。列４００は、ワード線ＷＬ０およびビット線ＢＬ、ＢＬＢに結合したメモリ・セル４０２と、ワード線ＷＬ１およびビット線ＢＬ、ＢＬＢに結合したメモリ・セル４０４を含む。メモリ・セル４０２は、図３のメモリ・セル３０２の一実施形態であり、メモリ・セル４０４は、図３のメモリ・セル３０４の一実施形態である。
【００２９】
メモリ・セル４０２は、２つのアクセス・トランジスタまたはパス・トランジスタ４２４および４２６、および２つの相互結合したインバータ回路４１６および４１８を含む。アクセス・トランジスタ４２４は、ゲートがＷＬ０に、ドレイン（ソース）がＢＬに、ソース（ドレイン）がノード４２０に結合される。アクセス・トランジスタ４２６は、ゲートがＷＬ０に、ドレイン（ソース）がＢＬＢに、ソース（ドレイン）がノード４２２に結合される。インバータ４１８の入力はノード４２０に結合され、インバータ４１８の出力はノード４２２に結合される。インバータ４１６の入力はノード４２２に結合され、インバータ４１６の出力はノード４２０に結合される。
【００３０】
メモリ・セル４０２は、ノード４２０および４２２にデータを記憶する。ノード４２０に記憶されたデータは、ノード４２２に記憶されたデータとは反対のデータである。データは、ＷＬ０の電圧を引き上げてアクセス・トランジスタ４２４および４２６をオンにし、ＢＬおよびＢＬＢから適当な電圧を結合することによって、ノード４２０および４２２に書き込むことができる。ＢＬの電圧は、ＢＬＢの電圧とは反対の論理状態を表す。データは、ＷＬ０の電圧を引き上げてアクセス・トランジスタ４２４および４２６をオンにし、ノード４２０および４２２の電圧がそれぞれ、ＢＬおよびＢＬＢに結合されるようにすることによって、ノード４２０および４２２から読み出すことができる。その後、センス増幅器３０８が、ＢＬおよびＢＬＢの電圧をセンスすることができる。
【００３１】
メモリ・セル４０４は、２つのアクセス・トランジスタまたはパス・トランジスタ４３６および４３８、および２つの相互結合インバータ回路４２８および４３０を含む。アクセス・トランジスタ４３６は、ゲートがＷＬ０に、ドレイン（ソース）がＢＬに、ソース（ドレイン）がノード４３２に結合される。アクセス・トランジスタ４３８は、ゲートがＷＬ０に、ドレイン（ソース）がＢＬＢに、ソース（ドレイン）がノード４３４に結合される。インバータ４２８の入力はノード４３２に結合され、インバータ４２８の出力はノード４３４に結合される。インバータ４３０の入力はノード４３４に結合され、インバータ４３０の出力はノード４３２に結合される。
【００３２】
メモリ・セル４０４は、ノード４３２および４３４にデータを記憶する。ノード４３２に記憶されたデータは、ノード４３４に記憶されたデータとは反対のデータである。データは、ＷＬ０の電圧を引き上げてアクセス・トランジスタ４３６および４３８をオンにし、ＢＬおよびＢＬＢから適当な電圧を結合することによって、ノード４３２および４３４に書き込むことができる。データは、ＷＬ０の電圧を引き上げてアクセス・トランジスタ４３６および４３８をオンにし、ノード４３２および４３４の電圧がそれぞれ、ＢＬおよびＢＬＢに結合されるようにすることによって、ノード４３２および４３４から読み出すことができる。その後、センス増幅器３０８が、ＢＬおよびＢＬＢの電圧をセンスすることができる。
【００３３】
等化セル４０６は、図３の等化セル３０６の一実施形態である。等化セル４０６は、メモリ・セル４０２および４０４と非常に似ているが、インバータ回路間の相互接続が取り去られている点が異なる。
【００３４】
等化セル４０６は、２つのアクセス・トランジスタまたはパス・トランジスタ４４４および４４６、および２つのインバータ回路４４０および４４２を含む。インバータ４４０の入力は、センス増幅器３０８からＯＵＴ−を受け取るように構成された入力ＩＮＣに結合される。インバータ４４０の出力は、アクセス・トランジスタ４４４に結合される。インバータ４４２の入力は、センス増幅器３０８からＯＵＴ＋を受け取るように構成された入力ＩＮＴに結合される。インバータ４４２の出力は、アクセス・トランジスタ４４６に結合される。アクセス・トランジスタ４４４は、ゲートがＳＥＬＥＱに、ドレイン（ソース）がＢＬに、ソース（ドレイン）がインバータ４４０の出力に結合される。アクセス・トランジスタ４４６は、ゲートがＳＥＬＥＱに、ドレイン（ソース）がＢＬＢに、ソース（ドレイン）がインバータ４４２の出力に結合される。
【００３５】
ＳＥＬＥＱが高レベルのとき、アクセス・トランジスタ４４４は反転されたＯＵＴ−信号をＢＬに結合し、アクセス・トランジスタ４４６は反転されたＯＵＴ＋信号をＢＬＢに結合する。
【００３６】
インバータ４１６、４１８、４２８、４３０、４４０および４４２は、ＣＭＯＳインバータ、ＮＭＯＳインバータ、またはＰＭＯＳインバータでよく、能動負荷（例えばトランジスタ）または受動負荷（例えば抵抗）を含んでもよい。
【００３７】
図５に、インバータ４１６および４１８がＣＭＯＳインバータであるメモリ・セル４０２の一実施形態を示す。インバータ４１６は、ソースがＶＣＣに、ドレインがノード４２０に、ゲートがノード４２２に結合したｐチャネル・トランジスタ４５０を含む。インバータ４１６はさらに、ドレインがノード４２０に、ソースがグラウンドに、ゲートがノード４２２に結合したｎチャネル・トランジスタ４５２を含む。インバータ４１８は、ソースがＶＣＣに、ドレインがノード４２２に、ゲートがノード４２０に結合したｐチャネル・トランジスタ４５４を含む。インバータ４１８はさらに、ドレインがノード４２２に、ソースがグラウンドに、ゲートがノード４２０に結合したｎチャネル・トランジスタ４５６を含む。一実施形態では、ミクロンで表したｐチャネル・トランジスタ４５０および４５４の幅と長さの比は、約０．５／０．５５であり、ｎチャネル・トランジスタ４５２および４５６のそれは、０．８／０．５である。その他の大きさのトランジスタを使用する他の実施形態も可能である。
【００３８】
図６に、インバータ４４０および４４２がＣＭＯＳインバータである等化セル４０６の一実施形態を示す。インバータ４４０は、ソースがＶＣＣに、ドレインが、ノード４６０およびアクセス・トランジスタ４４４に、ゲートがＩＮＣに結合したｐチャネル・トランジスタ４５８を有する。インバータ４４０はさらに、ドレインがノード４６０に、ソースがグラウンドに、ゲートがＩＮＣに結合したｎチャネル・トランジスタ４６２を含む。インバータ４４２は、ソースがＶＣＣに、ドレインが、ノード４６６およびアクセス・トランジスタ４４６に、ゲートがＩＮＴに結合したｐチャネル・トランジスタ４６４を有する。インバータ４４２はさらに、ドレインがノード４６６に、ソースがグラウンドに、ゲートがＩＮＴに結合したｎチャネル・トランジスタ４６８を含む。一実施形態では、ミクロンで表したｐチャネル・トランジスタ４５８および４６４の幅と長さの比は、約０．５／０．５５であり、ｎチャネル・トランジスタ４６２および４６８のそれは、０．８／０．５である。その他の大きさのトランジスタを使用する他の実施形態も可能である。
【００３９】
メモリ列４００はさらに、ダイオードとして構成されたｐチャネル・トランジスタ４１２および４１４を含むビット線負荷回路４１０を含む。ｐチャネル・トランジスタ４１２は、ソースが電源ＶＣＣに、ゲートおよびドレインがＢＬに結合される。ｐチャネル・トランジスタ４１４は、ソースが電源ＶＣＣに、ゲートおよびドレインがＢＬＢに結合される。
【００４０】
図４の回路の動作を図７を参照して説明する。時刻ｔ０では、ＷＬ０、ＷＬ１およびＳＥＬＥＱは全て低レベルであり、列４００、またはブロック４００を含むメモリ・ブロックは選択されていない。時刻ｔ０ではまた、センス増幅器３０８は使用禁止状態であり、ＯＵＴ＋およびＯＵＴ−は低レベルである。時刻ｔ１で、ＳＥＬＥＱが高レベル状態に変化して、アクセス・トランジスタ４４４および４４６を使用可能状態にし、インバータ４４０および４４２が、それぞれビット線ＢＬおよびＢＬＢに高レベル電圧を結合することができるようになる。時刻ｔ２で、ＷＬ０が、高レベル状態に変化して、アクセス・トランジスタ４２４および４２６が使用可能状態となり、ノード４２０および４２２に記憶されたデータを、メモリ・セル４０２から読み出すことができるようになる。一実施形態では、時刻ｔ１とｔ２の間の間隔は、約０ｎｓ〜５ｎｓである。その他の時間間隔を使用してもよい。
【００４１】
説明の目的から、メモリ・セル４０２は、ノード４２０に論理「１」状態を、ノード４２２に論理「０」状態を記憶する、すなわち、ＷＬ０が高レベル状態に変化したときに、負荷トランジスタ４１２およびインバータ４１６、４４０がＢＬを駆動する電圧は、負荷トランジスタ４１４およびインバータ４１８、４４２がＢＬＢを駆動する電圧よりも高いと仮定する。時刻ｔ２とｔ３の間で、センス増幅器３０８が、ＢＬとＢＬＢの電圧差をセンスし、ＯＵＴ＋の論理状態を低レベルに、ＯＵＴ−の論理状態を高レベルに駆動させる。ＯＵＴ＋の低レベル論理状態は、等化セル４０６のインバータ４４２の入力に結合される。インバータ４４２は、この低レベル論理状態を高レベル論理状態に反転する。ＳＥＬＥＱは高レベルなので、メモリ・セル４０２がＢＬＢの論理状態を低レベルに駆動している間に、アクセス・トランジスタ４４６は、インバータ４４２の高レベル論理状態をＢＬＢに結合する。したがって、メモリ・セル４０２、等化セル４０６および負荷トランジスタ４１４が、ＢＬＢの最終的な電圧を決定する。
【００４２】
同様に、ＯＵＴ−の高レベル論理状態は、等化セル４０６のインバータ４４０の入力に結合される。インバータ４４０は、この高レベル論理状態を低レベル論理状態に反転する。ＳＥＬＥＱは高レベルなので、メモリ・セル４０２がＢＬの論理状態を高レベルに駆動している間に、アクセス・トランジスタ４４４はインバータ４４０の低レベル論理状態をＢＬに結合する。したがって、メモリ・セル４０２、等化セル４０６および負荷トランジスタ４１２が、ＢＬの最終的な電圧を決定する。ｐチャネル・トランジスタ４１２および４１４がほぼ同じ幾何学的形状を有し、インバータ４１６、４１８、４４０および４４２が、ほぼ同じ駆動能力を有するような大きさである場合には、ＢＬとＢＬＢは、ほぼ同じ電圧に落ちつく、すなわちこれらは、センス増幅器３０８と等化セル４０６との負のフィードバック配置によって等化される。
【００４３】
時刻ｔ３で、ＷＬ０が低レベル状態に変化して、メモリ・セル４０２を選択解除する。時刻ｔ３ではさらに、ＷＬ１が高レベル状態に変化して、メモリ・セル４０４が選択され、ノード４３２および４３４に記憶されたデータをそれぞれ、ビット線ＢＬおよびＢＬＢに出力できるようになる。このデータが、メモリ・セル４０２から読み出したデータと同じである場合、すなわち、ノード４３２が高レベル論理状態を記憶し、ノード４３４が低レベル論理状態を記憶している場合は、ビット線は、等化されたまま残り、センス増幅器３０８は、線ＯＵＴ＋およびＯＵＴ−に正しい出力を出力し続ける。したがって、メモリ・セル４０４のデータを読み出すアクセス時間は非常に高速となり、これを、約０〜３ナノ秒程度にすることができる。
【００４４】
ノード４３２および４３４に記憶されたデータがメモリ・セル４０２から読み出したデータと異なる場合、例えば、ノード４３２がＢＬに、低レベル論理状態を、ノード４３４がＢＬＢに高レベル論理状態を出力する場合には、センス増幅器３０８の出力が変化する必要がある。メモリ・セル４０４から読み出された新しい状態に応答して、センス増幅器３０８が切り換わる前に、センス増幅器３０８と等化セル４０６の間のフィードバック配置が、負のフィードバック配置から、ＢＬおよびＢＬＢの新しい状態をセンス増幅器３０８が高速に検出する正のフィードバック配置に変化する。例えば、ＷＬ１が高レベル状態に変化すると、センス増幅器３０８の出力が状態を変化させる前に、メモリ・セル４０４および等化セル４０６が、ＢＬを、低レベル論理状態に、ＢＬＢを、高レベル論理状態に駆動する。これによって、ＢＬおよびＢＬＢ上で駆動されたデータのスルー・レート（ｄＶ／ｄｔ）はほぼ２倍になる。これは、メモリ・セル４０４だけではなく、２つのセル（メモリ・セル４０４および等化セル４０６）が並行して、ＢＬおよびＢＬＢを同じ状態に駆動するからである。ＢＬＢの電圧がＢＬの電圧より高くなると、センス増幅器３０８はＯＵＴ＋を、高レベル論理状態に変化させ、ＯＵＴ−を低レベル論理状態に変化させる。ＯＵＴ＋が高レベルのとき、インバータ４４２は低レベル論理状態を出力し、この出力は、アクセス・トランジスタ４４６によってＢＬＢに結合される。等化セル４０６による低レベルの論理状態出力、選択されたメモリ・セル４０４による高レベルの論理状態出力および負荷トランジスタ４１４が、ＢＬＢを最終的な電圧にする。同様に、ＯＵＴ−が低レベルのとき、インバータ４４０は、高レベル論理状態を出力し、この出力は、アクセス・トランジスタ４４４によってＢＬに結合される。等化セル４０６による高レベル論理状態出力、選択されたメモリ・セル４０４による低レベル論理状態出力および負荷トランジスタ４１２が、ＢＬを、ＢＬＢの最終的な電圧とほぼ等しい最終的な電圧にする。このように、ＢＬおよびＢＬＢは等しい電圧に駆動される。
【００４５】
時刻ｔ４で、ＷＬ１が低レベル状態に変化して、列４００の別のメモリ・セルを選択できるようになる。選択されたメモリ・セルに書き込むためには、ＳＥＬＥＱを低レベル状態にアサートして、等化セル４０６を使用禁止にする。
【００４６】
センス増幅器３０８が偶発的に、選択したメモリ・セルに関して誤った状態に変化した場合にも、センス増幅器３０８と等化セル４０６の間の負のフィードバック配置が、正のフィードバック配置に変化して、センス増幅器３０８が自体を修正する。例えば、メモリ・セル４０２が選択されて、ＢＬに、高レベル論理状態を、ＢＬＢに、低レベル論理状態を出力したが、ノイズまたは別の何らかの現象のために、センス増幅器３０８が、高レベル論理状態のＯＵＴ＋、および低レベル論理状態のＯＵＴ−を出力した場合、等化セル４０６とメモリ・セル４０２が、ＢＬを高レベルに、ＢＬＢを低レベルに駆動し、これによって、センス増幅器がすぐに、ＯＵＴ＋を低レベル論理状態に、ＯＵＴ−を高レベル論理状態に変化させる。このようにして、センス増幅器３０８が誤った状態を出力しても、本発明はすぐに回復する。複数のセルが、ＢＬおよびＢＬＢを一度に正しい状態に駆動することによってスルー・レートが向上するため、所与のメモリ・セルを読み出す際にアクセス時間のプッシュアウトがほとんど（例えば約１〜１０％）または全く生じない。
【００４７】
インバータ４１６、４１８、４２８および４３０のＤＣトリップ点に、これらのインバータの静的雑音余裕度を加えたものよりもＢＬおよびＢＬＢの等化された最終的な電圧が大きくなるように設計することができる。こうして、メモリ・セル４０２および４０４に記憶されたデータが誤った状態に切り換わらないような十分な余裕を等化電圧に与えることによって、メモリ・セル４０２および４０４の安定性を向上させることができる。
【００４８】
一実施形態では、インバータ４１６、４１８、４２８および４３０のＤＣトリップ点が、（ＶＣＣ−グラウンド）／２とメモリ・セル４０２および４０４の静的雑音余裕度との差より小さくなるように設計する。この実施形態では、ＢＬおよびＢＬＢの等化電圧が、ほぼ（ＶＣＣ−グラウンド）／２になるように設計してもよい。
【００４９】
メモリ・セルの静的雑音余裕は、メモリ・セルの特性試験またはシミュレーションを実施し、当技術分野で周知のバタフライ線図を作成することによって容易に決定することができる。図８に、図５に示したＣＭＯＳインバータを有するメモリ・セル４０２のバタフライ線図の一実施形態を示す。このＣＭＯＳインバータは、ミクロンで表したｐチャネル・トランジスタ４５０および４５４の幅と長さの比が約０．５／０．５５であり、ｎチャネル・トランジスタ４５２および４５６のそれは０．８／０．５である。このバタフライ線図には、ノード４２０および４２２における電圧変化（垂直軸）および、これ対するビット線ＢＬおよびＢＬＢにおける電圧変化（水平軸）がプロットされている。波形Ａがノード４２０に対応し、波形Ｂがノード４２２に対応する。この実施形態の最大静的雑音余裕は、−１．２５ボルトの縦線で計測される約２４２ミリボルトである。バタフライ線図は、温度約−１０℃、ＶＣＣ電源電圧約３．７ボルトでシミュレートされた。したがって、一実施形態として、等化電圧を、インバータ４１８および４２０のＤＣトリップ点に２４２ミリボルトを加えた値より大きくなるように設計すればよい。
【００５０】
図９に、センス増幅器３０８の一実施形態と、基準電圧発生器７７４を含むその他の支援回路とを含むメモリ・デバイス７００を示す。
【００５１】
メモリ・デバイス７００は、ｐチャネル・ダイオード接続トランジスタ７１０および７１２を有するビット線負荷回路を含む。トランジスタ７１０は、ゲートおよびドレインがＢＬに、ソースが、列選択トランジスタ７７０のドレインに結合される。トランジスタ７１２は、ゲートおよびドレインがＢＬＢに、ソースが、列選択トランジスタ７７０のドレインに結合される。列選択トランジスタ７７０は、ゲートが信号ＳＥＬＢに、ソースがＶＣＣに結合される。メモリ・セル３０２および３０４を含む列が選択されているとき、ＳＥＬＢは低レベルであり、トランジスタ７７０がｐチャネル・トランジスタ７１０および７１２のソースにＶＣＣを結合する。メモリ・セル３０２および３０４を含む列が選択解除されているときには、ＳＥＬＢは高レベルであり、トランジスタ７７０は、ｐチャネル・トランジスタ７１０および７１２のソースにＶＣＣを結合しない。一実施形態では、ミクロンで表したトランジスタ７７０の幅と長さの比は約１０／０．５である。他の大きさのものを使用することもできる。
【００５２】
ｐチャネル負荷トランジスタ７１０および７１２は、メモリ・セル３０２、３０４および等化セル３０６とともに動作し、図４のｐチャネル負荷トランジスタ４１２および４１４に関して一般的に説明したように、ビット線ＢＬおよびＢＬＢに等化電圧を発生させる。一実施形態では、ミクロンで表したｐチャネル・トランジスタ７１０および７１２の幅と長さの比は約４／０．５５である。他の大きさのものを使用することもできる。
【００５３】
メモリ・デバイス７００は、電流センス増幅器であるセンス増幅器３０８の一実施形態を示す。センス増幅器３０８は、ｐチャネル・トランジスタ７２０および７２８、ｎチャネル・トランジスタ７２４および７３２、ｐチャネル・トランジスタ７２６を含む。ｐチャネル・トランジスタ７２０は、ｐチャネル・トランジスタ７２０のゲートがｐチャネル・トランジスタ７１０のゲートおよびＢＬに結合される電流ミラー構成でｐチャネル負荷トランジスタ７１０に接続される。ｐチャネル・トランジスタ７２０のソースは列選択トランジスタ７４８のドレインに結合され、トランジスタ７２０のドレインは、ｎチャネル・トランジスタ７２４のドレインに結合される。ｐチャネル・トランジスタ７２８は、ｐチャネル・トランジスタ７２８のゲートがｐチャネル・トランジスタ７１２のゲートおよびＢＬＢに結合される電流ミラー構成でｐチャネル負荷トランジスタ７１２に接続される。ｐチャネル・トランジスタ７２８のソースは列選択トランジスタ７５０のドレインに結合され、トランジスタ７２８のドレインは、ｎチャネル・トランジスタ７３２のドレインに結合される。一実施形態では、ミクロンで表したｐチャネル・トランジスタ７２０および７２８の幅と長さの比が４／０．５である。他の大きさのものを使用することもできる。
【００５４】
ｎチャネル・トランジスタ７２４および７３２のソースはグラウンドに結合される。トランジスタ７２４のゲートは、線７４６で、ｐチャネル・トランジスタ７２６のドレイン（ソース）に、ノード７６６で、トランジスタ７３２のドレインに結合される。トランジスタ７３２のゲートは、線７４４で、ｐチャネル・トランジスタ７２６のソース（ドレイン）に、ノード７６８で、トランジスタ７２４のドレインに結合される。トランジスタ７２６のゲートはグラウンドに結合される。一実施形態では、ミクロンで表したｎチャネル・トランジスタ７２４および７３２の幅と長さの比が１．１／０．６である。他の大きさのものを使用することもできる。
【００５５】
メモリ・セル３０２または３０４に記憶されたデータが、ビット線ＢＬおよびＢＬＢに読み出されるとき、ｐチャネル・トランジスタ７２６は、ノード７６６と７６８の電圧不均衡が、所定の量を超えて拡大するのを防ぐ。例えば、ｐチャネル・トランジスタ７２６は、この電圧不均衡が、約３００〜７００ミリボルトより大きくなることを防ぐ。この不均衡の量は、トランジスタ７２６の駆動強度を制御することによって制御できる。ｐチャネル・トランジスタ７２６の駆動強度を調整することは、センス増幅回路のヒステリシスの量を制御する機能を実行することでもある。一般に、トランジスタ７２６の駆動強度が大きいほど（すなわち相互コンダクタンスが大きいほど）、ＢＬおよびＢＬＢの電圧に関するヒステリシスの量は小さくなる。一実施形態では、ミクロンで表したトランジスタ７２６の幅と長さの比は約１．１／０．５５である。他の大きさのものを使用することもできる。
【００５６】
メモリ・デバイス７００はさらに、ノード７６４および７６２のアナログ電圧をノード７６８および７６６のＣＭＯＳ論理レベルにそれぞれ変換する２つの回路を含む。第１の回路は、ｐチャネル・トランジスタ７１８およびｎチャネル・トランジスタ７２２を含む。ｐチャネル・トランジスタ７１８は、ｐチャネル・トランジスタ７１０と電流ミラー構成で結合される。ｐチャネル・トランジスタ７１８は、ソースが、列選択トランジスタ７４８のドレインに、ドレインがノード７６４でｎチャネル・トランジスタ７２２のドレインに、ゲートがＢＬに結合される。ｎチャネル・トランジスタ７２２は、ソースがグラウンドに、ゲートが、線７４６およびノード７６６でトランジスタ７３２のドレインに結合される。第２の回路は、ｐチャネル・トランジスタ７３０およびｎチャネル・トランジスタ７３４を含む。ｐチャネル・トランジスタ７３０は、ｐチャネル・トランジスタ７１２と電流ミラー構成で結合される。ｐチャネル・トランジスタ７３０は、ソースが、列選択トランジスタ７５０のドレインに、ドレインがノード７６２で、ｎチャネル・トランジスタ７３４のドレインに、ゲートがＢＬＢに結合される。ｎチャネル・トランジスタ７３４は、ソースがグラウンドに、ゲートが、線７４４およびノード７６８でトランジスタ７２４のドレインに結合される。センス増幅器の出力ＯＵＴ＋およびＯＵＴ−はノード７６４および７６２にそれぞれ現れる。
【００５７】
センス増幅回路の１つの出力をノード７６４でインバータ７５６の入力に結合することができる。インバータ７５６の出力ＯＵＴ１を、出力バッファ２１４またはその他の回路に結合することができる。センス増幅回路のもう一方の出力をノード７６２で、別のインバータ（図示せず）の入力に結合することができる。このインバータは、出力バッファ２１４またはその他の回路に別の信号を出力することができる。
【００５８】
メモリ・デバイス７００はさらに、列選択ｐチャネル・トランジスタ７４８および７５０を含む。これらのトランジスタは、ｐチャネル・トランジスタ７１８、７２０、７２８および７３０に電力を供給するか否かを制御することによって、メモリ・セル３０２および３０４を含む列の選択を制御する。ｐチャネル・トランジスタ７４８は、ゲートがＣＯＬＢに、ソースがＶＣＣに、ドレインが、ｐチャネル・トランジスタ７１８および７２０のソースに結合される。ＣＯＬＢが低レベルのとき、ＶＣＣが、ｐチャネル・トランジスタ７１８および７２０のソースに結合され、センス増幅回路への１つの入力が使用可能状態になる。ＣＯＬＢが高レベルのときには、ＶＣＣが、ｐチャネル・トランジスタ７１８および７２０のソースに結合されず、センス増幅回路への１つの入力が事実上、使用禁止状態になる。同様に、ｐチャネル・トランジスタ７５０は、ゲートがＳＥＬＢに、ソースがＶＣＣに、ドレインが、ｐチャネル・トランジスタ７２８および７３０のソースに結合される。ＳＥＬＢが低レベルのとき、ＶＣＣが、ｐチャネル・トランジスタ７２８および７３０のソースに結合され、センス増幅回路への１つの入力が使用可能状態になる。ＳＥＬＢが高レベルのときには、ＶＣＣが、ｐチャネル・トランジスタ７２８および７３０のソースに結合されず、センス増幅回路への１つの入力が事実上、使用禁止状態になる。ＣＯＬＢおよびＳＥＬＢは、列デコーダ２１２または読出し／書込み制御回路２０８によって生成することができる。
【００５９】
メモリ・デバイス７００はさらに、センス増幅回路内の内部ノードを等化する回路を含んでもよい。例えば、ｎチャネル・トランジスタ７９０および７９２をセンス増幅回路に含めることもできる。トランジスタ７９０は、ドレイン（ソース）が線７４０に、ソース（ドレイン）が線７４２に、ゲートがＳＥＬＢに結合される。トランジスタ７９２は、ソース（ドレイン）が線７３６に、ドレイン（ソース）が線７３８に、ゲートがＳＥＬＢに結合される。センス増幅回路を含む列またはブロックが選択解除されているとき、ＳＥＬＢは高レベルであり、トランジスタ７９０は線７４２を線７４０に短絡し、トランジスタ７９２は線７３８を線７３６に短絡している。ＳＥＬＢが低レベルのとき、トランジスタ７９０および７９２はオフ状態となる。一実施形態では、ミクロンで表したトランジスタ７９０および７９２の幅と長さの比は約１．１／０．５である。他の大きさのものを使用することもできる。
【００６０】
メモリ・デバイス７００はさらに、トランジスタ７５２および７５４などの書込み回路を含んでもよい。トランジスタ７５２は、ドレイン（ソース）がＤＡＴＡに、ソース（ドレイン）がＢＬに、ゲートが書込み制御信号ＷＲＴに結合される。書込み制御信号ＷＲＴは、読出し／書込み制御回路２０８によって生成することができる。同様に、トランジスタ７５４は、ドレイン（ソース）がＤＡＴＡＢに、ソース（ドレイン）がＢＬＢに、ゲートがＷＲＴに結合される。ＷＲＴが論理高レベルであるとき、トランジスタ７５２および７５４は、ＤＡＴＡおよびＤＡＴＡＢをそれぞれ、ＢＬおよびＢＬＢに結合する。ＷＲＴが論理低レベルであるとき、トランジスタ７５２および７５４はオフ状態となり、ＤＡＴＡおよびＤＡＴＡＢをそれぞれＢＬおよびＢＬＢに結合しない。ＤＡＴＡＢには、ＤＡＴＡと反対の論理状態を有するデータを含めることができる。一実施形態では、ミクロンで表したトランジスタ７５２および７５４の幅と長さの比は約５／０．５である。他の大きさのものを使用することもできる。
【００６１】
書込み回路はさらに、パス・トランジスタ７６０を含むことができる。パス・トランジスタ７６０は、ドレイン（ソース）がＢＬに、ソース（ドレイン）がＢＬＢに、ゲートが、書込み終了信号ＥＯＷに結合される。ＤＡＴＡおよびＤＡＴＡＢがＢＬおよびＢＬＢにそれぞれ書き込まれると、ＢＬおよびＢＬＢの電圧は、異なる電圧レベルに変化する。パス・トランジスタを組み込むと、書込み操作の後の次の読出しの前にＢＬおよびＢＬＢを素速く等化することができる。ＥＯＷが高レベルのとき、パス・トランジスタ７６０はＢＬをＢＬＢに結合し、ＢＬおよびＢＬＢは等化されてほぼ同じ等化電圧になる。ＥＯＷは、読出し／書込み制御回路２０８によって、書込みサイクルの終わり（例えば、ＷＥＢがロー状態に変化するとき）に生成することができる。一実施形態では、ミクロンで表したトランジスタ７６０の幅と長さの比は約５／０．５である。他の大きさのものを使用することもできる。
【００６２】
メモリ・セル３０２および３０４を含む列が選択解除されているとき、またはこの列を含むメモリ・ブロックが選択解除されているときに、ＢＬおよびＢＬＢを選択されたメモリ・ブロックに対してほぼ同じ等化電圧に維持するため、トランジスタ７１４および７１６によってＢＬおよびＢＬＢにそれぞれ結合される等化電圧ＶＲＥＦを生成する基準電圧発生器７７４を含めることができる。パス・トランジスタ７１４および７１６は、ゲートがＶＣＣなどの高レベル論理状態に、ドレイン（ソース）が線７７２でＶＲＥＦに、ソース（ドレイン）がそれぞれ、ＢＬおよびＢＬＢに結合される。トランジスタ７１４および７１６は、選択されたメモリ・ブロックのビット線ＢＬおよびＢＬＢの動作を一般には妨害しないが、選択解除されたメモリ・ブロックのビット線にＶＲＥＦを結合することはできる弱いパス・トランジスタでよい。一実施形態では、ミクロン単位で表したトランジスタ７１４および７１６の幅と長さの比は約１．１／５である。
【００６３】
一実施形態では、メモリ・デバイス１つにつき基準電圧発生器が１つだけ必要である。この１つの基準電圧発生器を、すべてのメモリ・ブロックのすべての列の各ビット線対に結合することができる。他の実施形態では、２つ以上の基準電圧発生器をメモリ・デバイスに含め、これらを、１つまたは複数のビット線対に結合することができる。
【００６４】
図１０に、基準電圧発生器７４４の一実施形態である基準電圧発生器８００を示す。基準電圧発生器８００は等化セル８０２を含む。等化セル８０２は、図３の等化セル３０６または図４の等化セル４０６と同一のものでよい。等化セル８０２は、自体のＥＱＢ出力に線８０６で結合されたＥＱ出力、ＶＣＣなどの高レベル論理状態に結合されたＩＮＴ入力、およびグラウンドなどの低レベル論理状態に結合されたＩＮＣ入力を有する。別の実施形態として、ＩＮＴを、低レベル論理状態に、ＩＮＣを高レベル論理状態に結合してもよい。
【００６５】
基準電圧発生器８００はさらに、電源ＶＣＣと線８０６の間に結合された負荷回路８０４を含む。負荷回路８０４および等化セル８０２は協動して、メモリ・セル３０２、３０４、等化セル３０６、およびビット線負荷トランジスタ７１０、７１２がＢＬおよびＢＬＢを駆動する等化電圧とほぼ同じ電圧の基準電圧ＶＲＥＦに線８０６を駆動する。
【００６６】
一実施形態では、負荷回路８０４はｐチャネル・ダイオード接続トランジスタである。このｐチャネル・ダイオード接続トランジスタを基準電圧発生器８００に含めると、ビット線負荷トランジスタ７１０および７１２と同じ機能が提供される。例えば、ＳＥＬＢが低レベル状態にアサートされて、メモリ・セル３０２および３０４を含む列が選択解除されたときには、トランジスタ７７０はオフ状態であり、ビット線ＢＬおよびＢＬＢはＶＣＣに結合されない。そのため、ＢＬおよびＢＬＢ上の等化電圧を複製するために、トランジスタ７１０および７１２とほぼ同じ幾何学的形状を有するｐチャネル・ダイオード接続トランジスタを基準電圧発生器８００に含めることができる。
【００６７】
一実施形態として、等化セル８０２は、図４の等化セル４０６に示されているような２つのインバータ回路および２つのアクセス・トランジスタを有することができる。このアクセス・トランジスタは、ＳＥＬＥＱがＶＣＣに結合されているときには常にオン状態となる。この実施形態では、ＩＮＴの高レベル論理状態は、インバータによって反転され、これによってＥＱＢが、線８０６に低レベル論理状態を出力する。また、ＩＮＣの高レベル論理状態は、インバータによって反転され、これによってＥＱが、線８０６に低レベル論理状態を出力する。ＩＮＣにおける低論理状態がインバータによって反転され、ＥＱが線８０６に高論理状態を出力する。したがって、ＥＱが、線８０６を１つの論理状態に駆動すると、ＥＱＢは、反対の論理状態に線８０６を駆動し、負荷回路８０４は、線８０６をＶＣＣよりに引き上げる。この機構は、図３の列３００および図４の列４００で示したＢＬおよびＢＬＢを等化電圧に駆動する機構と同じである。負荷回路８０４が、トランジスタ７１０および７１２とほぼ同じ駆動能力を有するように設計され、等化セル８０２が、メモリ・セル３０２および３０４とほぼ同じ駆動能力を有する（すなわち、トランジスタ部品がほぼ同じ寸法比率を有する）ように設計されている場合には、ＶＲＥＦは、図３のメモリ・セル３０２、３０４および等化セル３０６がＢＬおよびＢＬＢを駆動する等化電圧とほぼ同じ等化電圧を有する。
【００６８】
メモリ・デバイス７００の動作を図１１の例示的な波形図に関して説明する。時刻ｔ０では、ＣＯＬＢおよびＳＥＬＢは高レベルであり、メモリ・セル３０２および３０４があるメモリ列またはメモリ・ブロックが選択解除されていることを示している。時刻ｔ０ではまた、ＳＥＬＥＱが低レベルであり、等化セル３０６は、ＥＱおよびＥＱＢからＢＬおよびＢＬＢにそれぞれ電圧を出力することが禁止されている。時刻ｔ０からｔ１までは、ＶＲＥＦが、ＢＬおよびＢＬＢに結合されているため、これらのビット線は、ほぼ同じ等化電圧に維持されている。一実施形態として、メモリ・デバイスが約１００℃で動作し、およびＶＣＣが約２．９ボルトであるときに、ＶＲＥＦを、約１．２〜１．５ボルトとすることができる。
【００６９】
時刻ｔ１で、ＣＯＬＢおよびＳＥＬＢが低レベル状態に変化し、これによって、ｐチャネル・トランジスタ７４８、７５０および７７０がオン状態となり、ｐチャネル・トランジスタ７１０、７１２、７１８、７２０、７２８および７３０のソースにＶＣＣが結合される。時刻ｔ１ではまた、ＳＥＬＥＱが高レベル状態に変化し、これによって、等化セル３０６が、出力ＥＱおよびＥＱＢからＢＬおよびＢＬＢに高レベル電圧をそれぞれ出力することができるようになる。
【００７０】
時刻ｔ２とｔ３の間は、メモリ・セル３０２が読出しのために選択されている。時刻ｔ２で、ワード線ＷＬ０が高レベル状態に変化し、メモリ・セル３０２に記憶されたデータをＢＬおよびＢＬＢに出力することが可能となる。一実施形態として、時刻ｔ１とｔ２の間の時間差を約０〜５ｎｓとすることができる。ＢＬおよびＢＬＢ上の電流がセンス回路によってセンスされ、ＯＵＴ＋およびＯＵＴ−の該当する電圧が等化セル３０６のＩＮＴおよびＩＮＣに結合される。次いで、等化セル３０６が、メモリ・セル３０２によって出力されたデータとは反対の電圧をＥＱおよびＥＱＢからＢＬおよびＢＬＢに出力し、ＢＬおよびＢＬＢが等化される。
【００７１】
例えば、メモリ・セル３０２が、ＢＬに論理「０」を、ＢＬＢに論理「１」を出力する場合には、ＢＬには、ＢＬＢより大きな量の電流が流れる。ＢＬＢを流れる電流は、ｐチャネル・トランジスタ７１２、７２８および７３０の電流ミラー構成によって、線７３８および７４２にミラーされる。ＢＬを流れる電流は、ｐチャネル・トランジスタ７１０、７１８および７２０の電流ミラー構成によって、線７３６および７４０にミラーされる。ＢＬおよび線７３６を流れる電流が増大するので、ノード７６８の電圧は増大し、これは、トランジスタ７３２がオンになるまで続く。同様に、ＢＬＢおよび線７３８を流れる電流が低減するので、ノード７６６の電圧は低下し、これは、トランジスタ７２４がオフになるまで続く。トランジスタ７２４がオフ、トランジスタ７３２がオンになると、ノード７６８の電圧はノード７６６の電圧より高くなるが、それぞれの電圧は、トランジスタ７２６によって制限される。一実施形態では、ノード７６８とノード７６６の電圧差は、トランジスタ７２６によって約３００〜７００ミリボルトに制限される。
【００７２】
線７４０は、トランジスタ７３２のゲートにも、トランジスタ７２４のゲートにも結合されていなので、ノード７６４の出力ＯＵＴ＋は、トランジスタ７２６によって制限されない電圧レベルにまで上昇することができる。同様に、線７４２は、トランジスタ７２４のゲートに結合されていないので、ノード７６２の出力ＯＵＴ−は、トランジスタ７２６によって制限されない電圧レベルにまで低下することができる。一実施形態では、等化セル３０６は、図６のようなＣＭＯＳインバータを含み、ノード７６４での電圧は、ＣＭＯＳ「１」論理レベルに上昇し、ノード７６２の電圧はＣＭＯＳ「０」論理レベルに低下することができる。ＩＮＣの論理「１」レベルによって、等化セル３０６は、出力ＥＱからＢＬに論理低レベルを出力する。ＩＮＴの論理「０」レベルによって、等化セル３０６は、出力ＥＱＢからＢＬＢに論理高レベルを出力する。こうして、ビット線ＢＬおよびＢＬＢは、等化セル３０６、メモリ・セル３０２およびビット線負荷トランジスタ７１０および７１２によって等化電圧に駆動される。
【００７３】
時刻ｔ３で、ＷＬ０が低レベル状態に変化してメモリ・セル３０２を選択解除し、ＷＬ１が高レベル状態に変化して、メモリ・セル３０４の内容をＢＬおよびＢＬＢに読み出すことができるようになる。時刻ｔ４で、ＷＬ１が低レベル状態に変化してメモリ・セル３０４を選択解除し、ＷＬ０が高レベル状態に変化して、メモリ・セル３０２の内容をＢＬおよびＢＬＢに読み出すことができるようになる。
【００７４】
時刻ｔ５で、ＳＥＬＥＱが低レベル状態に、ＷＲＴが高レベル状態に変化し、ＤＡＴＡを、ＢＬおよびメモリ・セル３０２に書き込むことと、ＤＡＴＡＢを、ＢＬＢおよびメモリ・セル３０２に書き込むことができるようになる。時刻ｔ６で、ＷＲＴパルスが終了し、ＳＥＬＥＱが高レベルに変化して等化セル７０６を使用可能にする。時刻ｔ６から時刻ｔ７までの間、短いＥＯＷパルスが、パス・トランジスタ７６０に結合され、ＢＬおよびＢＬＢの等化を助ける。一実施形態として、時刻ｔ６とｔ７の間の時間差を約２〜７ｎｓとすることができる。
【００７５】
ＥＯＷパルスが時刻ｔ７で終了したとき、ＷＬ０はまだ高レベル状態にあり、そのため、メモリ・セル３０２に書き込まれたデータを、直後の時刻ｔ７〜ｔ８の間にメモリ・セル３０２からの読み出すことができる。時刻ｔ９で、ＷＬ０が低レベル状態に変化してメモリ・セル３０２を選択解除し、ＷＬ１が高レベル状態に変化して、ＷＬ１を選択しメモリ・セル３０４の内容をＢＬおよびＢＬＢに出力することができるようになる。
【００７６】
図１２に、図１１に示した例示的な波形に対応する実際にシミュレートしたメモリ・デバイス７００の波形を示す。波形ＡはＯＵＴ１に、波形ＢはＢＬに、波形ＣはＢＬＢに、波形ＤはＳＥＬＢおよびＣＯＬＢに、波形ＥはＥＯＷに、波形ＦはＳＥＬＥＱに、波形ＧはＷＬ０に、波形ＨはＷＬ１に、波形ＩはＷＲＴにそれぞれ対応する。図１１の時刻ｔ０、ｔ１、ｔ２、ｔ３、ｔ４、ｔ５、ｔ６、ｔ７、ｔ８およびｔ９は、図１２の時刻０ｎｓ、４ｎｓ、５ｎｓ、２０ｎｓ、３５ｎｓ、５０ｎｓ、６０ｎｓ、６５ｎｓ、８０ｎｓおよび９５ｎｓにほぼ対応する。図１２に示した信号は、温度約１００℃、ＶＣＣ約２．９ボルトでシミュレートしたものである。
【００７７】
以前の高速ＡＴＤベースのＳＲＡＭデバイスと比較すると、メモリ・デバイス７００は、約３０〜３５％高速なセンス経路を有し、ほぼ同じ量の電流を消費し、メモリ・セル３０２および３０４を除く図９に示したセンス増幅回路およびその他の回路を含む支援回路のゲートの面積が約２０〜２５％少ない。以前の高速ＡＴＤベースのＳＲＡＭデバイスは、８列のメモリ・セルが共有するはるかに大きいセンス増幅回路を含む。表１に、測定結果を集計したものを示す。センス経路の速度は、図１２に示すように、ワード線（例えば、ＷＬ０）の変化から、ＯＵＴ１がＶＣＣ／２に変化するまでを測定する。
表１
パラメータ 高速ＡＴＤ ＳＲＡＭ メモリ・デバイス７００
速度 ３．７５ｎｓ ２．８４ｎｓ
１列当たり電流 ０．５７８ｍＡ ０．５９０ｍＡ
総ゲート面積 ５２．５８μｍ2 ４０．６９μｍ2
【００７８】
図１３に、図９のメモリ・デバイス７００の代替実施形態であるメモリ・デバイス９００を示す。メモリ・デバイス９００は、メモリ・セル３０２および３０４を含む列が選択解除されているときに、等化電圧ＶＲＥＦをＢＬおよびＢＬＢに駆動する基準電圧発生器７４４およびパス・トランジスタ７１４、７１６を含まない。対照的に、メモリ・デバイス９００は、トランジスタ７７０と並列に結合されたｐチャネル・トランジスタ９０２を含む。ｐチャネル・トランジスタ９０２は、ゲートおよびドレインがｐチャネル・トランジスタ７１０および７１２のソースに結合され、ソースがＶＣＣに結合されたダイオード構成に構成される。
【００７９】
ＳＥＬＢが高レベルのとき、メモリ・セル３０２および３０４は選択解除され、ｐチャネル・トランジスタ７７０はオフになる。ｐチャネル・トランジスタ９０２はオンのままで残り、トランジスタ９０２および７１０のためにＢＬは、ｐチャネルしきい値の約２倍分、ＶＣＣより低い等化電圧に落ちつく。同様に、トランジスタ９０２および７１２のためにＢＬＢは、ｐチャネルしきい値の約２倍分、ＶＣＣより低い等化電圧に落ちつく。
【００８０】
ＳＥＬＢが低レベルのとき、メモリ・セル３０２および３０４が選択され、ｐチャネル・トランジスタ７７０はオンになる。ｐチャネル・トランジスタ７７０がオンのとき、このトランジスタは、トランジスタ９０２を事実上、短絡させ、トランジスタ９０２は、ＢＬおよびＢＬＢの等化電圧の決定を助けないようになる。一実施形態では、ミクロンで表したｐチャネル・トランジスタ９０２の幅と長さの比は約２／０．５であり、ｐチャネル・トランジスタ７７０のそれは約１０／０．５である。
他の大きさのものを使用することもできる。
【００８１】
他の実施形態として、ＢＬおよびＢＬＢ上に所望の等化電圧を生成させるために、２つ以上のダイオード接続トランジスタを、トランジスタ９０２とは直列に、トランジスタ７７０とは並列に結合することができる。
【００８２】
本発明を、具体的で例示的な実施形態に関して説明してきたが、前記特許請求の範囲に記載した本発明の趣旨および範囲から逸脱することなく、当業者が、各種変更および代替形態を実施できることが理解されよう。
【図面の簡単な説明】
【図１】 ＡＴＤ回路を含む従来のメモリ・デバイスのブロック図である。
【図２】 本発明を含めることができるメモリ・デバイスの一実施形態を示すブロック図である。
【図３】 メモリ・セル、等化セル、ビット線負荷およびセンス増幅器を含むメモリ列の一実施形態を示すブロック図である。
【図４】 図３のメモリ・セル、ビット線負荷および等化回路の一実施形態を示す回路図である。
【図５】 図４のメモリ・セルの一実施形態を示す回路図である。
【図６】 図４の等化セルの一実施形態を示す回路図である。
【図７】 図４の回路の信号波形図である。
【図８】 メモリ・セルの一実施形態のバタフライ線図である。
【図９】 図３の実施形態をより詳細に示す回路図である。
【図１０】 基準電圧発生器の一実施形態を示す回路図である。
【図１１】 図９の回路の信号波形図である。
【図１２】 図１１の波形図に対応するシミュレーション信号である。
【図１３】 図３の実施形態をより詳細に示す回路図である。
【符号の説明】
３００ メモリ・セル列
３０２ メモリ・セル
３０４ メモリ・セル
３０６ 等化セル
３０８ センス増幅器
３１０ ビット線負荷回路
【発明の属する技術分野】
本発明は一般的には、半導体メモリ・デバイス分野に関する。より具体的には本発明は、アドレス遷移検出（ＡＴＤ）回路を使用せずにビット線電圧を等化する方法および装置に関する。
【０００２】
【従来の技術】
スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）セルなどのメモリ・セルにアクセスする際の遅延を低減するために、多くのメモリ・デバイスが、アドレス遷移検出（ＡＴＤ）回路を備えている。アドレス遷移検出回路は、メモリ・デバイスに供給されたアドレス変化を検出し、選択される前の特定の状態に差動ノードを復元する等化パルスを生成するものである。
【０００３】
ＡＴＤ回路を含む従来のメモリ・デバイス１０の１例を図１に示す。ＡＴＤ１８は、ワード線ＷＬ０およびＷＬ１を監視し制御信号を読み出す。メモリ・デバイス１０が、ＷＬ０を低レベルに引き下げてメモリ・セル１２の選択を解除し、ＷＬ１を高レベルに引き上げてメモリ・セル１４を選択すると、ＡＴＤ１８は、ワード線の変化を検出して、等化パルスをトランジスタ１６に送り、ビット線ＢＬとビット線ＢＬＢを等化する、すなわち両方の線を短絡する。一般に、ビット線を等化すると等化しない場合よりも高速に、メモリ・セル１４に記憶されたデータをセンスすることができるようになる。
【０００４】
ＡＴＤ回路は一般に、メモリ・セルに記憶されたデータを読み出す際のアクセス時間またはセンス経路を短縮させるが、不利な点もいくつかある。第１に、各新世代のメモリ製品ではより優秀で高速な性能が期待されているため、ＡＴＤ回路の複雑さが増し、より多くの設計時間およびダイ面積が必要となる。第２に、等化パルスを生成しなかったり、または等化パルスを誤ったタイミングで生成するなど、ＡＴＤ回路が故障した場合には、メモリ・デバイス全体が故障する恐れがある。いくつかのメモリ設計は、ＡＴＤ故障からデバイスを回復させる追加回路を含んでいるが、これらの設計は、メモリ・セルのアクセス時間を２０〜４０％も押し上げる。第３に、ＡＴＤ回路がアドレス変化を検出するまで等化パルスは生成されない。等化がもっと早くに実施されるならば、センス経路の速度は増大するはずである。第４に、等化パルスの終わりでのＷＬ０の選択解除とＷＬ１の選択の間の必要な信号マージン保護帯域に起因する「不動作時間（ｄｅａｄ ｔｉｍｅ）」のためにメモリ・セルのセンス経路が遅延させられる。理想的には、トランジスタ１６に適用された等化パルスの終わりに、ＷＬ０が選択解除され、ＷＬ１が選択されるのが好ましい。しかし、実施上の考慮事項（例えば、信号遅延など）から、ある量の保護帯域が、ＷＬ０の選択解除およびＷＬ１の選択と等化パルスの終わりとの間に含まれる。この保護帯域は、一般に１〜２ナノ秒（ｎｓ）の遅延をセンス経路に与える。
【０００５】
したがって、設計の複雑さを減らし、メモリ・デバイスの大きさを低減し、ＡＴＤ故障が生じる可能性のある設計に関係する遅延を排除し、アドレス線またはワード線の最初の変化を検出することなくビット線を等化し、ワード線選択とＡＴＤが生成する等化パルスの終わりとの間の信号マージン保護帯域に起因する不動作時間の設計の必要をなくすために、メモリ・デバイスのセンス経路からＡＴＤ回路を取り去ることが望ましい。
【０００６】
ＡＴＤ回路を取り去り、ＷＬ０およびＷＬ１にパルスを与え、ラッチング・センス増幅器をビット線ＢＬおよびＢＬＢに結合して、より高速なメモリ・デバイスとすることが以前に試みられた。しかし、ビット線に結合したセンス増幅回路が故障し（例えば、雑音が多い動作条件による）、誤ったデータを出力する場合には、これらの方式は、故障から回復させることができない。
【０００７】
【発明が解決しようとする課題】
したがって、必要とされるのは、ビット線を等化し、センス増幅器が出力した誤った状態を回復できる方法および回路である。
【０００８】
本発明は、ＡＴＤ回路を使用することなく、メモリ・セルの状態をセンスし、ビット線電圧を等化する方法および装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明の一実施態様は、一対のビット線に結合したメモリ・セルと、ビット線に結合したビット線負荷回路と、ビット線に結合した等化回路と、ビット線に結合した入力および等化回路に結合した出力を有するセンス増幅回路とを含むメモリ・デバイスである。メモリ・セルは、相互結合した一対のインバータを有するＳＲＡＭセルでよい。等化回路は、相互結合していない一対のインバータを有するＳＲＡＭセルでよい。等化回路のインバータの入力は、センス増幅回路が出力した信号を受け取ることができ、インバータの出力は一対のビット線に結合することができる。センス増幅器は、メモリ・セルがビット線に出力したデータをセンスし、出力信号を生成する。等化回路は、出力信号を受け取り、ビット線を等化するために、メモリ・セルが出力したデータとは反対のデータでビット線を駆動する。
【００１０】
本発明のその他の特徴および利点は、添付の図面および以下の詳細な説明から明白となろう。
【００１１】
【発明の実施の形態】
本発明の特徴および利点は例示的なものであり、本発明の範囲を提示する特定の実施形態に限定することを目的としたものでは決してない。
【００１２】
ＡＴＤ回路を使用することなく、メモリ・セルの状態をセンスし、ビット線電圧を等化する方法および装置を開示する。以下の説明では、説明の目的上、本発明を十分に理解できるように、具体的な材料、厚さ、パラメータなどの具体的な詳細を記載する。しかし、これらの具体的な詳細が、本発明の実施に必要でない場合があることは、当業者には明白であろう。また、本発明が不明瞭とならないよう、周知の工程段階、装置などを特に詳細に説明することはしなかった。
【００１３】
本発明は、外部ＡＴＤ回路を使用せずにビット線電圧を等化する。後により詳細に説明するように、メモリ・アレイ中の各メモリ・セル列に等化セルが設けられる。メモリ・セルから一対のビット線にデータが出力されると、このデータは、等化セルに結合したセンス増幅器によってセンスされる。等化セルは、センス増幅器の出力を受け取り、ビット線の電圧を等しくするために、メモリ・セルが出力したデータと反対のデータでビット線を駆動する。等化セルは、センス増幅器が判断を下した後に、ビット線を駆動することができ、選択されたメモリ・セルがビット線を駆動するのと同時にビット線を駆動することができる。したがって、メモリ・デバイスは、次のアドレス線またはワード線の変化を待って、ビット線を等化する必要がない。
【００１４】
図２に、本発明を含めることができるメモリ・デバイス２００を示す。メモリ・デバイス２００は、ＳＲＡＭデバイスの一実施形態である。他の構成のＳＲＡＭデバイスに本発明を組み込むこともできる。
【００１５】
メモリ・デバイス２００は、ＳＲＡＭセルを含むことができるメモリ・アレイ２０４を含む。メモリ・セルへのアクセスは、バス２１６にアドレスを供給することによって実施する。このアドレスは、行デコーダ２０２および列デコーダ２１２によってデコードされる。行デコーダ２０２は、デコードされた行アドレスをワード線２１８でメモリ・アレイ２０４に結合し、列デコーダ２１２は、デコードされた列アドレスをバス２２８でメモリ・アレイ２０４に結合する。
【００１６】
データは、データ入力バス２３２から、入力バッファ２０６およびバス２２０を介してメモリ・アレイ２０４に書き込むことができる。データは、メモリ・アレイ２０４から、バス２２６、センス増幅器２１０、バス２３０および出力バッファ２１４を介してデータ出力バス２３４に読み出すことができる。データの読出しおよび書込みは、読出し／書込み制御回路２０８によって制御することができる。この回路は、制御信号であるチップ・イネーブル信号ＣＥＢ、出力イネーブル信号ＯＥＢおよび書込みイネーブル信号ＷＥＢを受け取り、バス２３６を介して入力バッファ２０６を、バス２３８を介してセンス増幅器２１０を、バス２５０を介して出力バッファ２１４をそれぞれ制御する。他の制御信号を供給してもよい。
【００１７】
メモリ・アレイ２０４は、ＳＲＡＭセルの行および列、またはＳＲＡＭセルの行および列のブロックを含む。図３に、ワード線ＷＬ０およびビット線ＢＬ、ＢＬＢに結合したメモリ・セル３０２と、ワード線ＷＬ１およびビット線ＢＬ、ＢＬＢに結合した３０４を含むメモリ・セル３００の例示的な列を示す。ビット線ＢＬおよびＢＬＢは、ビット線負荷回路３１０によって電源ＶＣＣの方へ引っ張られる。図３には、２つのメモリ・セル３０２および３０４のみが示されているが、列３００は、メモリ・セルをいくつ含んでもよい。
【００１８】
ＷＬ０を、高レベル電圧すなわち高レベル状態にアサートし、ＢＬおよびＢＬＢを所定の反対の論理状態に駆動することによって、メモリ・セル３０２にデータを書き込むことができる。ＷＬ０を、高レベル電圧すなわち高レベル状態にアサートし、メモリ・セル３０２からデータまたは電圧をＢＬおよびＢＬＢに出力させることによって、メモリ・セル３０２からデータを読み出すことができる。ＢＬおよびＢＬＢに出力されたデータは、センス増幅器３０８によってセンスされる。メモリ・セル３０４の読出しおよび書込みも同様の方法で実施される。
【００１９】
センス増幅回路３０８は、ＢＬＢに結合した非反転入力およびＢＬに結合した反転入力を有する。メモリ・アレイ２０４中の各列３００に１つのセンス増幅器３０８を置くことができる。センス増幅器３０８は、ＢＬおよびＢＬＢ上の信号に応答してＯＵＴ＋およびＯＵＴ−を生成する差動出力を有することができる。例えば、ＢＬＢの電圧がＢＬより高い場合には、センス増幅器３０８は、ＯＵＴ＋を論理「１」状態に、ＯＵＴ−を論理「０」状態に増幅することができる。反対に、ＢＬの電圧がＢＬＢより高い場合には、センス増幅器３０８は、ＯＵＴ−を論理「１」状態に、ＯＵＴ＋を論理「０」状態に増幅することができる。ＯＵＴ＋およびＯＵＴ−を出力バッファ２１４に結合することができる。
【００２０】
列３００はさらに、等化セルＣＥＬＬＥＱ３０６を含む。等化セルＣＥＬＬＥＱ３０６は、選択信号ＳＥＬＥＱを受け取るように構成された入力、ある電圧をＢＬに出力するように構成された出力ＥＱ、ある電圧をＢＬＢに出力するように構成された出力ＥＱＢ、センス増幅器３０８からＯＵＴ＋を受け取るように構成された真の入力ＩＮＴ、およびセンス増幅器３０８からＯＵＴ−を受け取るように構成された相補入力ＩＮＣを有する。等化セル３０６は、ＳＥＬＥＱに応答して使用可能状態となる。ＳＥＬＥＱは、外部信号、行デコーダ２０２、または読出し／書込み制御回路２０８によって生成することができる。
【００２１】
等化セル３０６は、センス増幅器３０８の出力に応答して、メモリ・セル３０２または３０４によって駆動された電圧とは反対の電圧をビット線ＢＬおよびＢＬＢに駆動させる等化回路である。例えば、メモリ・セル３０２が、ＢＬの論理状態を高レベルに、ＢＬＢの論理状態を低レベルに駆動した場合には、等化セル３０６は、ＢＬの論理状態を低レベルに、ＢＬＢの論理状態を高レベルに駆動する。等化セル３０６はセンス増幅器３０８と、負のフィードバック配置に結合される。
【００２２】
選択されたメモリ・セル、等化セル３０６およびビット線負荷回路３１０は、ＢＬおよびＢＬＢを、ほぼ同じ電圧レベルの等化電圧に駆動する。後に詳述するように、ビット線負荷回路３１０は、ＢＬおよびＢＬＢの等化電圧を、メモリ・セル３０２および３０４のＤＣトリップ点から十分に離れたレベルまで引き上げるのを助けることができる。一実施形態では、ビット負荷回路３１０は、ＢＬおよびＢＬＢにＶＣＣをそれぞれ結合する２つのｐチャネル・ダイオード接続トランジスタを含む。
【００２３】
図３に示したビット線等化方式は、ビット線ＢＬおよびＢＬＢを読出しの前に等化するＡＴＤ回路を使用するのではなく、ＢＬおよびＢＬＢ上のデータをセンスした後に、センス増幅器３０８と等化セル３０６の間の負のフィードバック配置によって、等化セル３０６が、ビット線ＢＬおよびＢＬＢ上に電圧を生成し、ＢＬおよびＢＬＢの電圧を等化する。
【００２４】
図３に示した方式は、ＢＬおよびＢＬＢを等化する前に、アドレス変化またはワード線変化を検出する必要もなく、選択されたメモリ・セルを読み出すと、続いて、ＢＬおよびＢＬＢが等化される。
【００２５】
メモリ・アレイ２０４中の各列は等化セルを含むことができるので、メモリ・アレイ２０４中の各メモリ・ブロックは、ＳＥＬＥＱに結合した等化セル行を含むことができる。
【００２６】
他の実施形態では、センス増幅器３０８が単一の出力端子を含む。単一端子上の電圧はＢＬとＢＬＢの大小を示す。単一端子は、等化セル３０６のＩＮＴまたはＩＮＣのいずれかに結合することができる。インバータを、ＩＮＴとＩＮＣの間に結合し、反転信号を生成させて他方の入力としてもよい。別の実施形態として、等化セル３０６の入力を、ＩＮＴまたはＩＮＣのいずれか１つとし、内部のインバータで他方の入力信号を生成させることもできる。
【００２７】
選択されたメモリ・セル、等化セル３０６およびビット線負荷回路３１０で、ＢＬおよびＢＬＢの電圧を等化した後は、センス増幅器３０８が検出すべき差動電圧は存在しない。これによって、センス増幅器３０８は、ＯＵＴ＋およびＯＵＴ−に適正な電圧をより長く生成することができる。一実施形態として、ＢＬおよびＢＬＢの電圧が等化されていても、センス増幅器３０８が、等化された電圧を差動情報として解釈し、正しい状態のＯＵＴ＋およびＯＵＴ−を出力することができるようなヒステリシスをセンス増幅器３０８に持たせることができる。一般に、センス増幅器３０８の入力（すなわち、ＢＬおよびＢＬＢ）でのヒステリシスの量が大きいほど、メモリ・セル３０２または３０４から新しいデータが読み出されたときに、ＯＵＴ＋およびＯＵＴ−を新しい状態に切り換える時間が長くなる。一実施形態として、ＢＬの電圧とＢＬＢの電圧の間のヒステリシスの量を、約４００〜８００ミリボルトとすることができる。これは、増幅された信号ＯＵＴ＋およびＯＵＴ−では約１．５〜２．５ボルトに相当する。
【００２８】
図４に、図３の列３００の一実施形態である列４００を示す。列４００は、ワード線ＷＬ０およびビット線ＢＬ、ＢＬＢに結合したメモリ・セル４０２と、ワード線ＷＬ１およびビット線ＢＬ、ＢＬＢに結合したメモリ・セル４０４を含む。メモリ・セル４０２は、図３のメモリ・セル３０２の一実施形態であり、メモリ・セル４０４は、図３のメモリ・セル３０４の一実施形態である。
【００２９】
メモリ・セル４０２は、２つのアクセス・トランジスタまたはパス・トランジスタ４２４および４２６、および２つの相互結合したインバータ回路４１６および４１８を含む。アクセス・トランジスタ４２４は、ゲートがＷＬ０に、ドレイン（ソース）がＢＬに、ソース（ドレイン）がノード４２０に結合される。アクセス・トランジスタ４２６は、ゲートがＷＬ０に、ドレイン（ソース）がＢＬＢに、ソース（ドレイン）がノード４２２に結合される。インバータ４１８の入力はノード４２０に結合され、インバータ４１８の出力はノード４２２に結合される。インバータ４１６の入力はノード４２２に結合され、インバータ４１６の出力はノード４２０に結合される。
【００３０】
メモリ・セル４０２は、ノード４２０および４２２にデータを記憶する。ノード４２０に記憶されたデータは、ノード４２２に記憶されたデータとは反対のデータである。データは、ＷＬ０の電圧を引き上げてアクセス・トランジスタ４２４および４２６をオンにし、ＢＬおよびＢＬＢから適当な電圧を結合することによって、ノード４２０および４２２に書き込むことができる。ＢＬの電圧は、ＢＬＢの電圧とは反対の論理状態を表す。データは、ＷＬ０の電圧を引き上げてアクセス・トランジスタ４２４および４２６をオンにし、ノード４２０および４２２の電圧がそれぞれ、ＢＬおよびＢＬＢに結合されるようにすることによって、ノード４２０および４２２から読み出すことができる。その後、センス増幅器３０８が、ＢＬおよびＢＬＢの電圧をセンスすることができる。
【００３１】
メモリ・セル４０４は、２つのアクセス・トランジスタまたはパス・トランジスタ４３６および４３８、および２つの相互結合インバータ回路４２８および４３０を含む。アクセス・トランジスタ４３６は、ゲートがＷＬ０に、ドレイン（ソース）がＢＬに、ソース（ドレイン）がノード４３２に結合される。アクセス・トランジスタ４３８は、ゲートがＷＬ０に、ドレイン（ソース）がＢＬＢに、ソース（ドレイン）がノード４３４に結合される。インバータ４２８の入力はノード４３２に結合され、インバータ４２８の出力はノード４３４に結合される。インバータ４３０の入力はノード４３４に結合され、インバータ４３０の出力はノード４３２に結合される。
【００３２】
メモリ・セル４０４は、ノード４３２および４３４にデータを記憶する。ノード４３２に記憶されたデータは、ノード４３４に記憶されたデータとは反対のデータである。データは、ＷＬ０の電圧を引き上げてアクセス・トランジスタ４３６および４３８をオンにし、ＢＬおよびＢＬＢから適当な電圧を結合することによって、ノード４３２および４３４に書き込むことができる。データは、ＷＬ０の電圧を引き上げてアクセス・トランジスタ４３６および４３８をオンにし、ノード４３２および４３４の電圧がそれぞれ、ＢＬおよびＢＬＢに結合されるようにすることによって、ノード４３２および４３４から読み出すことができる。その後、センス増幅器３０８が、ＢＬおよびＢＬＢの電圧をセンスすることができる。
【００３３】
等化セル４０６は、図３の等化セル３０６の一実施形態である。等化セル４０６は、メモリ・セル４０２および４０４と非常に似ているが、インバータ回路間の相互接続が取り去られている点が異なる。
【００３４】
等化セル４０６は、２つのアクセス・トランジスタまたはパス・トランジスタ４４４および４４６、および２つのインバータ回路４４０および４４２を含む。インバータ４４０の入力は、センス増幅器３０８からＯＵＴ−を受け取るように構成された入力ＩＮＣに結合される。インバータ４４０の出力は、アクセス・トランジスタ４４４に結合される。インバータ４４２の入力は、センス増幅器３０８からＯＵＴ＋を受け取るように構成された入力ＩＮＴに結合される。インバータ４４２の出力は、アクセス・トランジスタ４４６に結合される。アクセス・トランジスタ４４４は、ゲートがＳＥＬＥＱに、ドレイン（ソース）がＢＬに、ソース（ドレイン）がインバータ４４０の出力に結合される。アクセス・トランジスタ４４６は、ゲートがＳＥＬＥＱに、ドレイン（ソース）がＢＬＢに、ソース（ドレイン）がインバータ４４２の出力に結合される。
【００３５】
ＳＥＬＥＱが高レベルのとき、アクセス・トランジスタ４４４は反転されたＯＵＴ−信号をＢＬに結合し、アクセス・トランジスタ４４６は反転されたＯＵＴ＋信号をＢＬＢに結合する。
【００３６】
インバータ４１６、４１８、４２８、４３０、４４０および４４２は、ＣＭＯＳインバータ、ＮＭＯＳインバータ、またはＰＭＯＳインバータでよく、能動負荷（例えばトランジスタ）または受動負荷（例えば抵抗）を含んでもよい。
【００３７】
図５に、インバータ４１６および４１８がＣＭＯＳインバータであるメモリ・セル４０２の一実施形態を示す。インバータ４１６は、ソースがＶＣＣに、ドレインがノード４２０に、ゲートがノード４２２に結合したｐチャネル・トランジスタ４５０を含む。インバータ４１６はさらに、ドレインがノード４２０に、ソースがグラウンドに、ゲートがノード４２２に結合したｎチャネル・トランジスタ４５２を含む。インバータ４１８は、ソースがＶＣＣに、ドレインがノード４２２に、ゲートがノード４２０に結合したｐチャネル・トランジスタ４５４を含む。インバータ４１８はさらに、ドレインがノード４２２に、ソースがグラウンドに、ゲートがノード４２０に結合したｎチャネル・トランジスタ４５６を含む。一実施形態では、ミクロンで表したｐチャネル・トランジスタ４５０および４５４の幅と長さの比は、約０．５／０．５５であり、ｎチャネル・トランジスタ４５２および４５６のそれは、０．８／０．５である。その他の大きさのトランジスタを使用する他の実施形態も可能である。
【００３８】
図６に、インバータ４４０および４４２がＣＭＯＳインバータである等化セル４０６の一実施形態を示す。インバータ４４０は、ソースがＶＣＣに、ドレインが、ノード４６０およびアクセス・トランジスタ４４４に、ゲートがＩＮＣに結合したｐチャネル・トランジスタ４５８を有する。インバータ４４０はさらに、ドレインがノード４６０に、ソースがグラウンドに、ゲートがＩＮＣに結合したｎチャネル・トランジスタ４６２を含む。インバータ４４２は、ソースがＶＣＣに、ドレインが、ノード４６６およびアクセス・トランジスタ４４６に、ゲートがＩＮＴに結合したｐチャネル・トランジスタ４６４を有する。インバータ４４２はさらに、ドレインがノード４６６に、ソースがグラウンドに、ゲートがＩＮＴに結合したｎチャネル・トランジスタ４６８を含む。一実施形態では、ミクロンで表したｐチャネル・トランジスタ４５８および４６４の幅と長さの比は、約０．５／０．５５であり、ｎチャネル・トランジスタ４６２および４６８のそれは、０．８／０．５である。その他の大きさのトランジスタを使用する他の実施形態も可能である。
【００３９】
メモリ列４００はさらに、ダイオードとして構成されたｐチャネル・トランジスタ４１２および４１４を含むビット線負荷回路４１０を含む。ｐチャネル・トランジスタ４１２は、ソースが電源ＶＣＣに、ゲートおよびドレインがＢＬに結合される。ｐチャネル・トランジスタ４１４は、ソースが電源ＶＣＣに、ゲートおよびドレインがＢＬＢに結合される。
【００４０】
図４の回路の動作を図７を参照して説明する。時刻ｔ０では、ＷＬ０、ＷＬ１およびＳＥＬＥＱは全て低レベルであり、列４００、またはブロック４００を含むメモリ・ブロックは選択されていない。時刻ｔ０ではまた、センス増幅器３０８は使用禁止状態であり、ＯＵＴ＋およびＯＵＴ−は低レベルである。時刻ｔ１で、ＳＥＬＥＱが高レベル状態に変化して、アクセス・トランジスタ４４４および４４６を使用可能状態にし、インバータ４４０および４４２が、それぞれビット線ＢＬおよびＢＬＢに高レベル電圧を結合することができるようになる。時刻ｔ２で、ＷＬ０が、高レベル状態に変化して、アクセス・トランジスタ４２４および４２６が使用可能状態となり、ノード４２０および４２２に記憶されたデータを、メモリ・セル４０２から読み出すことができるようになる。一実施形態では、時刻ｔ１とｔ２の間の間隔は、約０ｎｓ〜５ｎｓである。その他の時間間隔を使用してもよい。
【００４１】
説明の目的から、メモリ・セル４０２は、ノード４２０に論理「１」状態を、ノード４２２に論理「０」状態を記憶する、すなわち、ＷＬ０が高レベル状態に変化したときに、負荷トランジスタ４１２およびインバータ４１６、４４０がＢＬを駆動する電圧は、負荷トランジスタ４１４およびインバータ４１８、４４２がＢＬＢを駆動する電圧よりも高いと仮定する。時刻ｔ２とｔ３の間で、センス増幅器３０８が、ＢＬとＢＬＢの電圧差をセンスし、ＯＵＴ＋の論理状態を低レベルに、ＯＵＴ−の論理状態を高レベルに駆動させる。ＯＵＴ＋の低レベル論理状態は、等化セル４０６のインバータ４４２の入力に結合される。インバータ４４２は、この低レベル論理状態を高レベル論理状態に反転する。ＳＥＬＥＱは高レベルなので、メモリ・セル４０２がＢＬＢの論理状態を低レベルに駆動している間に、アクセス・トランジスタ４４６は、インバータ４４２の高レベル論理状態をＢＬＢに結合する。したがって、メモリ・セル４０２、等化セル４０６および負荷トランジスタ４１４が、ＢＬＢの最終的な電圧を決定する。
【００４２】
同様に、ＯＵＴ−の高レベル論理状態は、等化セル４０６のインバータ４４０の入力に結合される。インバータ４４０は、この高レベル論理状態を低レベル論理状態に反転する。ＳＥＬＥＱは高レベルなので、メモリ・セル４０２がＢＬの論理状態を高レベルに駆動している間に、アクセス・トランジスタ４４４はインバータ４４０の低レベル論理状態をＢＬに結合する。したがって、メモリ・セル４０２、等化セル４０６および負荷トランジスタ４１２が、ＢＬの最終的な電圧を決定する。ｐチャネル・トランジスタ４１２および４１４がほぼ同じ幾何学的形状を有し、インバータ４１６、４１８、４４０および４４２が、ほぼ同じ駆動能力を有するような大きさである場合には、ＢＬとＢＬＢは、ほぼ同じ電圧に落ちつく、すなわちこれらは、センス増幅器３０８と等化セル４０６との負のフィードバック配置によって等化される。
【００４３】
時刻ｔ３で、ＷＬ０が低レベル状態に変化して、メモリ・セル４０２を選択解除する。時刻ｔ３ではさらに、ＷＬ１が高レベル状態に変化して、メモリ・セル４０４が選択され、ノード４３２および４３４に記憶されたデータをそれぞれ、ビット線ＢＬおよびＢＬＢに出力できるようになる。このデータが、メモリ・セル４０２から読み出したデータと同じである場合、すなわち、ノード４３２が高レベル論理状態を記憶し、ノード４３４が低レベル論理状態を記憶している場合は、ビット線は、等化されたまま残り、センス増幅器３０８は、線ＯＵＴ＋およびＯＵＴ−に正しい出力を出力し続ける。したがって、メモリ・セル４０４のデータを読み出すアクセス時間は非常に高速となり、これを、約０〜３ナノ秒程度にすることができる。
【００４４】
ノード４３２および４３４に記憶されたデータがメモリ・セル４０２から読み出したデータと異なる場合、例えば、ノード４３２がＢＬに、低レベル論理状態を、ノード４３４がＢＬＢに高レベル論理状態を出力する場合には、センス増幅器３０８の出力が変化する必要がある。メモリ・セル４０４から読み出された新しい状態に応答して、センス増幅器３０８が切り換わる前に、センス増幅器３０８と等化セル４０６の間のフィードバック配置が、負のフィードバック配置から、ＢＬおよびＢＬＢの新しい状態をセンス増幅器３０８が高速に検出する正のフィードバック配置に変化する。例えば、ＷＬ１が高レベル状態に変化すると、センス増幅器３０８の出力が状態を変化させる前に、メモリ・セル４０４および等化セル４０６が、ＢＬを、低レベル論理状態に、ＢＬＢを、高レベル論理状態に駆動する。これによって、ＢＬおよびＢＬＢ上で駆動されたデータのスルー・レート（ｄＶ／ｄｔ）はほぼ２倍になる。これは、メモリ・セル４０４だけではなく、２つのセル（メモリ・セル４０４および等化セル４０６）が並行して、ＢＬおよびＢＬＢを同じ状態に駆動するからである。ＢＬＢの電圧がＢＬの電圧より高くなると、センス増幅器３０８はＯＵＴ＋を、高レベル論理状態に変化させ、ＯＵＴ−を低レベル論理状態に変化させる。ＯＵＴ＋が高レベルのとき、インバータ４４２は低レベル論理状態を出力し、この出力は、アクセス・トランジスタ４４６によってＢＬＢに結合される。等化セル４０６による低レベルの論理状態出力、選択されたメモリ・セル４０４による高レベルの論理状態出力および負荷トランジスタ４１４が、ＢＬＢを最終的な電圧にする。同様に、ＯＵＴ−が低レベルのとき、インバータ４４０は、高レベル論理状態を出力し、この出力は、アクセス・トランジスタ４４４によってＢＬに結合される。等化セル４０６による高レベル論理状態出力、選択されたメモリ・セル４０４による低レベル論理状態出力および負荷トランジスタ４１２が、ＢＬを、ＢＬＢの最終的な電圧とほぼ等しい最終的な電圧にする。このように、ＢＬおよびＢＬＢは等しい電圧に駆動される。
【００４５】
時刻ｔ４で、ＷＬ１が低レベル状態に変化して、列４００の別のメモリ・セルを選択できるようになる。選択されたメモリ・セルに書き込むためには、ＳＥＬＥＱを低レベル状態にアサートして、等化セル４０６を使用禁止にする。
【００４６】
センス増幅器３０８が偶発的に、選択したメモリ・セルに関して誤った状態に変化した場合にも、センス増幅器３０８と等化セル４０６の間の負のフィードバック配置が、正のフィードバック配置に変化して、センス増幅器３０８が自体を修正する。例えば、メモリ・セル４０２が選択されて、ＢＬに、高レベル論理状態を、ＢＬＢに、低レベル論理状態を出力したが、ノイズまたは別の何らかの現象のために、センス増幅器３０８が、高レベル論理状態のＯＵＴ＋、および低レベル論理状態のＯＵＴ−を出力した場合、等化セル４０６とメモリ・セル４０２が、ＢＬを高レベルに、ＢＬＢを低レベルに駆動し、これによって、センス増幅器がすぐに、ＯＵＴ＋を低レベル論理状態に、ＯＵＴ−を高レベル論理状態に変化させる。このようにして、センス増幅器３０８が誤った状態を出力しても、本発明はすぐに回復する。複数のセルが、ＢＬおよびＢＬＢを一度に正しい状態に駆動することによってスルー・レートが向上するため、所与のメモリ・セルを読み出す際にアクセス時間のプッシュアウトがほとんど（例えば約１〜１０％）または全く生じない。
【００４７】
インバータ４１６、４１８、４２８および４３０のＤＣトリップ点に、これらのインバータの静的雑音余裕度を加えたものよりもＢＬおよびＢＬＢの等化された最終的な電圧が大きくなるように設計することができる。こうして、メモリ・セル４０２および４０４に記憶されたデータが誤った状態に切り換わらないような十分な余裕を等化電圧に与えることによって、メモリ・セル４０２および４０４の安定性を向上させることができる。
【００４８】
一実施形態では、インバータ４１６、４１８、４２８および４３０のＤＣトリップ点が、（ＶＣＣ−グラウンド）／２とメモリ・セル４０２および４０４の静的雑音余裕度との差より小さくなるように設計する。この実施形態では、ＢＬおよびＢＬＢの等化電圧が、ほぼ（ＶＣＣ−グラウンド）／２になるように設計してもよい。
【００４９】
メモリ・セルの静的雑音余裕は、メモリ・セルの特性試験またはシミュレーションを実施し、当技術分野で周知のバタフライ線図を作成することによって容易に決定することができる。図８に、図５に示したＣＭＯＳインバータを有するメモリ・セル４０２のバタフライ線図の一実施形態を示す。このＣＭＯＳインバータは、ミクロンで表したｐチャネル・トランジスタ４５０および４５４の幅と長さの比が約０．５／０．５５であり、ｎチャネル・トランジスタ４５２および４５６のそれは０．８／０．５である。このバタフライ線図には、ノード４２０および４２２における電圧変化（垂直軸）および、これ対するビット線ＢＬおよびＢＬＢにおける電圧変化（水平軸）がプロットされている。波形Ａがノード４２０に対応し、波形Ｂがノード４２２に対応する。この実施形態の最大静的雑音余裕は、−１．２５ボルトの縦線で計測される約２４２ミリボルトである。バタフライ線図は、温度約−１０℃、ＶＣＣ電源電圧約３．７ボルトでシミュレートされた。したがって、一実施形態として、等化電圧を、インバータ４１８および４２０のＤＣトリップ点に２４２ミリボルトを加えた値より大きくなるように設計すればよい。
【００５０】
図９に、センス増幅器３０８の一実施形態と、基準電圧発生器７７４を含むその他の支援回路とを含むメモリ・デバイス７００を示す。
【００５１】
メモリ・デバイス７００は、ｐチャネル・ダイオード接続トランジスタ７１０および７１２を有するビット線負荷回路を含む。トランジスタ７１０は、ゲートおよびドレインがＢＬに、ソースが、列選択トランジスタ７７０のドレインに結合される。トランジスタ７１２は、ゲートおよびドレインがＢＬＢに、ソースが、列選択トランジスタ７７０のドレインに結合される。列選択トランジスタ７７０は、ゲートが信号ＳＥＬＢに、ソースがＶＣＣに結合される。メモリ・セル３０２および３０４を含む列が選択されているとき、ＳＥＬＢは低レベルであり、トランジスタ７７０がｐチャネル・トランジスタ７１０および７１２のソースにＶＣＣを結合する。メモリ・セル３０２および３０４を含む列が選択解除されているときには、ＳＥＬＢは高レベルであり、トランジスタ７７０は、ｐチャネル・トランジスタ７１０および７１２のソースにＶＣＣを結合しない。一実施形態では、ミクロンで表したトランジスタ７７０の幅と長さの比は約１０／０．５である。他の大きさのものを使用することもできる。
【００５２】
ｐチャネル負荷トランジスタ７１０および７１２は、メモリ・セル３０２、３０４および等化セル３０６とともに動作し、図４のｐチャネル負荷トランジスタ４１２および４１４に関して一般的に説明したように、ビット線ＢＬおよびＢＬＢに等化電圧を発生させる。一実施形態では、ミクロンで表したｐチャネル・トランジスタ７１０および７１２の幅と長さの比は約４／０．５５である。他の大きさのものを使用することもできる。
【００５３】
メモリ・デバイス７００は、電流センス増幅器であるセンス増幅器３０８の一実施形態を示す。センス増幅器３０８は、ｐチャネル・トランジスタ７２０および７２８、ｎチャネル・トランジスタ７２４および７３２、ｐチャネル・トランジスタ７２６を含む。ｐチャネル・トランジスタ７２０は、ｐチャネル・トランジスタ７２０のゲートがｐチャネル・トランジスタ７１０のゲートおよびＢＬに結合される電流ミラー構成でｐチャネル負荷トランジスタ７１０に接続される。ｐチャネル・トランジスタ７２０のソースは列選択トランジスタ７４８のドレインに結合され、トランジスタ７２０のドレインは、ｎチャネル・トランジスタ７２４のドレインに結合される。ｐチャネル・トランジスタ７２８は、ｐチャネル・トランジスタ７２８のゲートがｐチャネル・トランジスタ７１２のゲートおよびＢＬＢに結合される電流ミラー構成でｐチャネル負荷トランジスタ７１２に接続される。ｐチャネル・トランジスタ７２８のソースは列選択トランジスタ７５０のドレインに結合され、トランジスタ７２８のドレインは、ｎチャネル・トランジスタ７３２のドレインに結合される。一実施形態では、ミクロンで表したｐチャネル・トランジスタ７２０および７２８の幅と長さの比が４／０．５である。他の大きさのものを使用することもできる。
【００５４】
ｎチャネル・トランジスタ７２４および７３２のソースはグラウンドに結合される。トランジスタ７２４のゲートは、線７４６で、ｐチャネル・トランジスタ７２６のドレイン（ソース）に、ノード７６６で、トランジスタ７３２のドレインに結合される。トランジスタ７３２のゲートは、線７４４で、ｐチャネル・トランジスタ７２６のソース（ドレイン）に、ノード７６８で、トランジスタ７２４のドレインに結合される。トランジスタ７２６のゲートはグラウンドに結合される。一実施形態では、ミクロンで表したｎチャネル・トランジスタ７２４および７３２の幅と長さの比が１．１／０．６である。他の大きさのものを使用することもできる。
【００５５】
メモリ・セル３０２または３０４に記憶されたデータが、ビット線ＢＬおよびＢＬＢに読み出されるとき、ｐチャネル・トランジスタ７２６は、ノード７６６と７６８の電圧不均衡が、所定の量を超えて拡大するのを防ぐ。例えば、ｐチャネル・トランジスタ７２６は、この電圧不均衡が、約３００〜７００ミリボルトより大きくなることを防ぐ。この不均衡の量は、トランジスタ７２６の駆動強度を制御することによって制御できる。ｐチャネル・トランジスタ７２６の駆動強度を調整することは、センス増幅回路のヒステリシスの量を制御する機能を実行することでもある。一般に、トランジスタ７２６の駆動強度が大きいほど（すなわち相互コンダクタンスが大きいほど）、ＢＬおよびＢＬＢの電圧に関するヒステリシスの量は小さくなる。一実施形態では、ミクロンで表したトランジスタ７２６の幅と長さの比は約１．１／０．５５である。他の大きさのものを使用することもできる。
【００５６】
メモリ・デバイス７００はさらに、ノード７６４および７６２のアナログ電圧をノード７６８および７６６のＣＭＯＳ論理レベルにそれぞれ変換する２つの回路を含む。第１の回路は、ｐチャネル・トランジスタ７１８およびｎチャネル・トランジスタ７２２を含む。ｐチャネル・トランジスタ７１８は、ｐチャネル・トランジスタ７１０と電流ミラー構成で結合される。ｐチャネル・トランジスタ７１８は、ソースが、列選択トランジスタ７４８のドレインに、ドレインがノード７６４でｎチャネル・トランジスタ７２２のドレインに、ゲートがＢＬに結合される。ｎチャネル・トランジスタ７２２は、ソースがグラウンドに、ゲートが、線７４６およびノード７６６でトランジスタ７３２のドレインに結合される。第２の回路は、ｐチャネル・トランジスタ７３０およびｎチャネル・トランジスタ７３４を含む。ｐチャネル・トランジスタ７３０は、ｐチャネル・トランジスタ７１２と電流ミラー構成で結合される。ｐチャネル・トランジスタ７３０は、ソースが、列選択トランジスタ７５０のドレインに、ドレインがノード７６２で、ｎチャネル・トランジスタ７３４のドレインに、ゲートがＢＬＢに結合される。ｎチャネル・トランジスタ７３４は、ソースがグラウンドに、ゲートが、線７４４およびノード７６８でトランジスタ７２４のドレインに結合される。センス増幅器の出力ＯＵＴ＋およびＯＵＴ−はノード７６４および７６２にそれぞれ現れる。
【００５７】
センス増幅回路の１つの出力をノード７６４でインバータ７５６の入力に結合することができる。インバータ７５６の出力ＯＵＴ１を、出力バッファ２１４またはその他の回路に結合することができる。センス増幅回路のもう一方の出力をノード７６２で、別のインバータ（図示せず）の入力に結合することができる。このインバータは、出力バッファ２１４またはその他の回路に別の信号を出力することができる。
【００５８】
メモリ・デバイス７００はさらに、列選択ｐチャネル・トランジスタ７４８および７５０を含む。これらのトランジスタは、ｐチャネル・トランジスタ７１８、７２０、７２８および７３０に電力を供給するか否かを制御することによって、メモリ・セル３０２および３０４を含む列の選択を制御する。ｐチャネル・トランジスタ７４８は、ゲートがＣＯＬＢに、ソースがＶＣＣに、ドレインが、ｐチャネル・トランジスタ７１８および７２０のソースに結合される。ＣＯＬＢが低レベルのとき、ＶＣＣが、ｐチャネル・トランジスタ７１８および７２０のソースに結合され、センス増幅回路への１つの入力が使用可能状態になる。ＣＯＬＢが高レベルのときには、ＶＣＣが、ｐチャネル・トランジスタ７１８および７２０のソースに結合されず、センス増幅回路への１つの入力が事実上、使用禁止状態になる。同様に、ｐチャネル・トランジスタ７５０は、ゲートがＳＥＬＢに、ソースがＶＣＣに、ドレインが、ｐチャネル・トランジスタ７２８および７３０のソースに結合される。ＳＥＬＢが低レベルのとき、ＶＣＣが、ｐチャネル・トランジスタ７２８および７３０のソースに結合され、センス増幅回路への１つの入力が使用可能状態になる。ＳＥＬＢが高レベルのときには、ＶＣＣが、ｐチャネル・トランジスタ７２８および７３０のソースに結合されず、センス増幅回路への１つの入力が事実上、使用禁止状態になる。ＣＯＬＢおよびＳＥＬＢは、列デコーダ２１２または読出し／書込み制御回路２０８によって生成することができる。
【００５９】
メモリ・デバイス７００はさらに、センス増幅回路内の内部ノードを等化する回路を含んでもよい。例えば、ｎチャネル・トランジスタ７９０および７９２をセンス増幅回路に含めることもできる。トランジスタ７９０は、ドレイン（ソース）が線７４０に、ソース（ドレイン）が線７４２に、ゲートがＳＥＬＢに結合される。トランジスタ７９２は、ソース（ドレイン）が線７３６に、ドレイン（ソース）が線７３８に、ゲートがＳＥＬＢに結合される。センス増幅回路を含む列またはブロックが選択解除されているとき、ＳＥＬＢは高レベルであり、トランジスタ７９０は線７４２を線７４０に短絡し、トランジスタ７９２は線７３８を線７３６に短絡している。ＳＥＬＢが低レベルのとき、トランジスタ７９０および７９２はオフ状態となる。一実施形態では、ミクロンで表したトランジスタ７９０および７９２の幅と長さの比は約１．１／０．５である。他の大きさのものを使用することもできる。
【００６０】
メモリ・デバイス７００はさらに、トランジスタ７５２および７５４などの書込み回路を含んでもよい。トランジスタ７５２は、ドレイン（ソース）がＤＡＴＡに、ソース（ドレイン）がＢＬに、ゲートが書込み制御信号ＷＲＴに結合される。書込み制御信号ＷＲＴは、読出し／書込み制御回路２０８によって生成することができる。同様に、トランジスタ７５４は、ドレイン（ソース）がＤＡＴＡＢに、ソース（ドレイン）がＢＬＢに、ゲートがＷＲＴに結合される。ＷＲＴが論理高レベルであるとき、トランジスタ７５２および７５４は、ＤＡＴＡおよびＤＡＴＡＢをそれぞれ、ＢＬおよびＢＬＢに結合する。ＷＲＴが論理低レベルであるとき、トランジスタ７５２および７５４はオフ状態となり、ＤＡＴＡおよびＤＡＴＡＢをそれぞれＢＬおよびＢＬＢに結合しない。ＤＡＴＡＢには、ＤＡＴＡと反対の論理状態を有するデータを含めることができる。一実施形態では、ミクロンで表したトランジスタ７５２および７５４の幅と長さの比は約５／０．５である。他の大きさのものを使用することもできる。
【００６１】
書込み回路はさらに、パス・トランジスタ７６０を含むことができる。パス・トランジスタ７６０は、ドレイン（ソース）がＢＬに、ソース（ドレイン）がＢＬＢに、ゲートが、書込み終了信号ＥＯＷに結合される。ＤＡＴＡおよびＤＡＴＡＢがＢＬおよびＢＬＢにそれぞれ書き込まれると、ＢＬおよびＢＬＢの電圧は、異なる電圧レベルに変化する。パス・トランジスタを組み込むと、書込み操作の後の次の読出しの前にＢＬおよびＢＬＢを素速く等化することができる。ＥＯＷが高レベルのとき、パス・トランジスタ７６０はＢＬをＢＬＢに結合し、ＢＬおよびＢＬＢは等化されてほぼ同じ等化電圧になる。ＥＯＷは、読出し／書込み制御回路２０８によって、書込みサイクルの終わり（例えば、ＷＥＢがロー状態に変化するとき）に生成することができる。一実施形態では、ミクロンで表したトランジスタ７６０の幅と長さの比は約５／０．５である。他の大きさのものを使用することもできる。
【００６２】
メモリ・セル３０２および３０４を含む列が選択解除されているとき、またはこの列を含むメモリ・ブロックが選択解除されているときに、ＢＬおよびＢＬＢを選択されたメモリ・ブロックに対してほぼ同じ等化電圧に維持するため、トランジスタ７１４および７１６によってＢＬおよびＢＬＢにそれぞれ結合される等化電圧ＶＲＥＦを生成する基準電圧発生器７７４を含めることができる。パス・トランジスタ７１４および７１６は、ゲートがＶＣＣなどの高レベル論理状態に、ドレイン（ソース）が線７７２でＶＲＥＦに、ソース（ドレイン）がそれぞれ、ＢＬおよびＢＬＢに結合される。トランジスタ７１４および７１６は、選択されたメモリ・ブロックのビット線ＢＬおよびＢＬＢの動作を一般には妨害しないが、選択解除されたメモリ・ブロックのビット線にＶＲＥＦを結合することはできる弱いパス・トランジスタでよい。一実施形態では、ミクロン単位で表したトランジスタ７１４および７１６の幅と長さの比は約１．１／５である。
【００６３】
一実施形態では、メモリ・デバイス１つにつき基準電圧発生器が１つだけ必要である。この１つの基準電圧発生器を、すべてのメモリ・ブロックのすべての列の各ビット線対に結合することができる。他の実施形態では、２つ以上の基準電圧発生器をメモリ・デバイスに含め、これらを、１つまたは複数のビット線対に結合することができる。
【００６４】
図１０に、基準電圧発生器７４４の一実施形態である基準電圧発生器８００を示す。基準電圧発生器８００は等化セル８０２を含む。等化セル８０２は、図３の等化セル３０６または図４の等化セル４０６と同一のものでよい。等化セル８０２は、自体のＥＱＢ出力に線８０６で結合されたＥＱ出力、ＶＣＣなどの高レベル論理状態に結合されたＩＮＴ入力、およびグラウンドなどの低レベル論理状態に結合されたＩＮＣ入力を有する。別の実施形態として、ＩＮＴを、低レベル論理状態に、ＩＮＣを高レベル論理状態に結合してもよい。
【００６５】
基準電圧発生器８００はさらに、電源ＶＣＣと線８０６の間に結合された負荷回路８０４を含む。負荷回路８０４および等化セル８０２は協動して、メモリ・セル３０２、３０４、等化セル３０６、およびビット線負荷トランジスタ７１０、７１２がＢＬおよびＢＬＢを駆動する等化電圧とほぼ同じ電圧の基準電圧ＶＲＥＦに線８０６を駆動する。
【００６６】
一実施形態では、負荷回路８０４はｐチャネル・ダイオード接続トランジスタである。このｐチャネル・ダイオード接続トランジスタを基準電圧発生器８００に含めると、ビット線負荷トランジスタ７１０および７１２と同じ機能が提供される。例えば、ＳＥＬＢが低レベル状態にアサートされて、メモリ・セル３０２および３０４を含む列が選択解除されたときには、トランジスタ７７０はオフ状態であり、ビット線ＢＬおよびＢＬＢはＶＣＣに結合されない。そのため、ＢＬおよびＢＬＢ上の等化電圧を複製するために、トランジスタ７１０および７１２とほぼ同じ幾何学的形状を有するｐチャネル・ダイオード接続トランジスタを基準電圧発生器８００に含めることができる。
【００６７】
一実施形態として、等化セル８０２は、図４の等化セル４０６に示されているような２つのインバータ回路および２つのアクセス・トランジスタを有することができる。このアクセス・トランジスタは、ＳＥＬＥＱがＶＣＣに結合されているときには常にオン状態となる。この実施形態では、ＩＮＴの高レベル論理状態は、インバータによって反転され、これによってＥＱＢが、線８０６に低レベル論理状態を出力する。また、ＩＮＣの高レベル論理状態は、インバータによって反転され、これによってＥＱが、線８０６に低レベル論理状態を出力する。ＩＮＣにおける低論理状態がインバータによって反転され、ＥＱが線８０６に高論理状態を出力する。したがって、ＥＱが、線８０６を１つの論理状態に駆動すると、ＥＱＢは、反対の論理状態に線８０６を駆動し、負荷回路８０４は、線８０６をＶＣＣよりに引き上げる。この機構は、図３の列３００および図４の列４００で示したＢＬおよびＢＬＢを等化電圧に駆動する機構と同じである。負荷回路８０４が、トランジスタ７１０および７１２とほぼ同じ駆動能力を有するように設計され、等化セル８０２が、メモリ・セル３０２および３０４とほぼ同じ駆動能力を有する（すなわち、トランジスタ部品がほぼ同じ寸法比率を有する）ように設計されている場合には、ＶＲＥＦは、図３のメモリ・セル３０２、３０４および等化セル３０６がＢＬおよびＢＬＢを駆動する等化電圧とほぼ同じ等化電圧を有する。
【００６８】
メモリ・デバイス７００の動作を図１１の例示的な波形図に関して説明する。時刻ｔ０では、ＣＯＬＢおよびＳＥＬＢは高レベルであり、メモリ・セル３０２および３０４があるメモリ列またはメモリ・ブロックが選択解除されていることを示している。時刻ｔ０ではまた、ＳＥＬＥＱが低レベルであり、等化セル３０６は、ＥＱおよびＥＱＢからＢＬおよびＢＬＢにそれぞれ電圧を出力することが禁止されている。時刻ｔ０からｔ１までは、ＶＲＥＦが、ＢＬおよびＢＬＢに結合されているため、これらのビット線は、ほぼ同じ等化電圧に維持されている。一実施形態として、メモリ・デバイスが約１００℃で動作し、およびＶＣＣが約２．９ボルトであるときに、ＶＲＥＦを、約１．２〜１．５ボルトとすることができる。
【００６９】
時刻ｔ１で、ＣＯＬＢおよびＳＥＬＢが低レベル状態に変化し、これによって、ｐチャネル・トランジスタ７４８、７５０および７７０がオン状態となり、ｐチャネル・トランジスタ７１０、７１２、７１８、７２０、７２８および７３０のソースにＶＣＣが結合される。時刻ｔ１ではまた、ＳＥＬＥＱが高レベル状態に変化し、これによって、等化セル３０６が、出力ＥＱおよびＥＱＢからＢＬおよびＢＬＢに高レベル電圧をそれぞれ出力することができるようになる。
【００７０】
時刻ｔ２とｔ３の間は、メモリ・セル３０２が読出しのために選択されている。時刻ｔ２で、ワード線ＷＬ０が高レベル状態に変化し、メモリ・セル３０２に記憶されたデータをＢＬおよびＢＬＢに出力することが可能となる。一実施形態として、時刻ｔ１とｔ２の間の時間差を約０〜５ｎｓとすることができる。ＢＬおよびＢＬＢ上の電流がセンス回路によってセンスされ、ＯＵＴ＋およびＯＵＴ−の該当する電圧が等化セル３０６のＩＮＴおよびＩＮＣに結合される。次いで、等化セル３０６が、メモリ・セル３０２によって出力されたデータとは反対の電圧をＥＱおよびＥＱＢからＢＬおよびＢＬＢに出力し、ＢＬおよびＢＬＢが等化される。
【００７１】
例えば、メモリ・セル３０２が、ＢＬに論理「０」を、ＢＬＢに論理「１」を出力する場合には、ＢＬには、ＢＬＢより大きな量の電流が流れる。ＢＬＢを流れる電流は、ｐチャネル・トランジスタ７１２、７２８および７３０の電流ミラー構成によって、線７３８および７４２にミラーされる。ＢＬを流れる電流は、ｐチャネル・トランジスタ７１０、７１８および７２０の電流ミラー構成によって、線７３６および７４０にミラーされる。ＢＬおよび線７３６を流れる電流が増大するので、ノード７６８の電圧は増大し、これは、トランジスタ７３２がオンになるまで続く。同様に、ＢＬＢおよび線７３８を流れる電流が低減するので、ノード７６６の電圧は低下し、これは、トランジスタ７２４がオフになるまで続く。トランジスタ７２４がオフ、トランジスタ７３２がオンになると、ノード７６８の電圧はノード７６６の電圧より高くなるが、それぞれの電圧は、トランジスタ７２６によって制限される。一実施形態では、ノード７６８とノード７６６の電圧差は、トランジスタ７２６によって約３００〜７００ミリボルトに制限される。
【００７２】
線７４０は、トランジスタ７３２のゲートにも、トランジスタ７２４のゲートにも結合されていなので、ノード７６４の出力ＯＵＴ＋は、トランジスタ７２６によって制限されない電圧レベルにまで上昇することができる。同様に、線７４２は、トランジスタ７２４のゲートに結合されていないので、ノード７６２の出力ＯＵＴ−は、トランジスタ７２６によって制限されない電圧レベルにまで低下することができる。一実施形態では、等化セル３０６は、図６のようなＣＭＯＳインバータを含み、ノード７６４での電圧は、ＣＭＯＳ「１」論理レベルに上昇し、ノード７６２の電圧はＣＭＯＳ「０」論理レベルに低下することができる。ＩＮＣの論理「１」レベルによって、等化セル３０６は、出力ＥＱからＢＬに論理低レベルを出力する。ＩＮＴの論理「０」レベルによって、等化セル３０６は、出力ＥＱＢからＢＬＢに論理高レベルを出力する。こうして、ビット線ＢＬおよびＢＬＢは、等化セル３０６、メモリ・セル３０２およびビット線負荷トランジスタ７１０および７１２によって等化電圧に駆動される。
【００７３】
時刻ｔ３で、ＷＬ０が低レベル状態に変化してメモリ・セル３０２を選択解除し、ＷＬ１が高レベル状態に変化して、メモリ・セル３０４の内容をＢＬおよびＢＬＢに読み出すことができるようになる。時刻ｔ４で、ＷＬ１が低レベル状態に変化してメモリ・セル３０４を選択解除し、ＷＬ０が高レベル状態に変化して、メモリ・セル３０２の内容をＢＬおよびＢＬＢに読み出すことができるようになる。
【００７４】
時刻ｔ５で、ＳＥＬＥＱが低レベル状態に、ＷＲＴが高レベル状態に変化し、ＤＡＴＡを、ＢＬおよびメモリ・セル３０２に書き込むことと、ＤＡＴＡＢを、ＢＬＢおよびメモリ・セル３０２に書き込むことができるようになる。時刻ｔ６で、ＷＲＴパルスが終了し、ＳＥＬＥＱが高レベルに変化して等化セル７０６を使用可能にする。時刻ｔ６から時刻ｔ７までの間、短いＥＯＷパルスが、パス・トランジスタ７６０に結合され、ＢＬおよびＢＬＢの等化を助ける。一実施形態として、時刻ｔ６とｔ７の間の時間差を約２〜７ｎｓとすることができる。
【００７５】
ＥＯＷパルスが時刻ｔ７で終了したとき、ＷＬ０はまだ高レベル状態にあり、そのため、メモリ・セル３０２に書き込まれたデータを、直後の時刻ｔ７〜ｔ８の間にメモリ・セル３０２からの読み出すことができる。時刻ｔ９で、ＷＬ０が低レベル状態に変化してメモリ・セル３０２を選択解除し、ＷＬ１が高レベル状態に変化して、ＷＬ１を選択しメモリ・セル３０４の内容をＢＬおよびＢＬＢに出力することができるようになる。
【００７６】
図１２に、図１１に示した例示的な波形に対応する実際にシミュレートしたメモリ・デバイス７００の波形を示す。波形ＡはＯＵＴ１に、波形ＢはＢＬに、波形ＣはＢＬＢに、波形ＤはＳＥＬＢおよびＣＯＬＢに、波形ＥはＥＯＷに、波形ＦはＳＥＬＥＱに、波形ＧはＷＬ０に、波形ＨはＷＬ１に、波形ＩはＷＲＴにそれぞれ対応する。図１１の時刻ｔ０、ｔ１、ｔ２、ｔ３、ｔ４、ｔ５、ｔ６、ｔ７、ｔ８およびｔ９は、図１２の時刻０ｎｓ、４ｎｓ、５ｎｓ、２０ｎｓ、３５ｎｓ、５０ｎｓ、６０ｎｓ、６５ｎｓ、８０ｎｓおよび９５ｎｓにほぼ対応する。図１２に示した信号は、温度約１００℃、ＶＣＣ約２．９ボルトでシミュレートしたものである。
【００７７】
以前の高速ＡＴＤベースのＳＲＡＭデバイスと比較すると、メモリ・デバイス７００は、約３０〜３５％高速なセンス経路を有し、ほぼ同じ量の電流を消費し、メモリ・セル３０２および３０４を除く図９に示したセンス増幅回路およびその他の回路を含む支援回路のゲートの面積が約２０〜２５％少ない。以前の高速ＡＴＤベースのＳＲＡＭデバイスは、８列のメモリ・セルが共有するはるかに大きいセンス増幅回路を含む。表１に、測定結果を集計したものを示す。センス経路の速度は、図１２に示すように、ワード線（例えば、ＷＬ０）の変化から、ＯＵＴ１がＶＣＣ／２に変化するまでを測定する。
表１
パラメータ 高速ＡＴＤ ＳＲＡＭ メモリ・デバイス７００
速度 ３．７５ｎｓ ２．８４ｎｓ
１列当たり電流 ０．５７８ｍＡ ０．５９０ｍＡ
総ゲート面積 ５２．５８μｍ2 ４０．６９μｍ2
【００７８】
図１３に、図９のメモリ・デバイス７００の代替実施形態であるメモリ・デバイス９００を示す。メモリ・デバイス９００は、メモリ・セル３０２および３０４を含む列が選択解除されているときに、等化電圧ＶＲＥＦをＢＬおよびＢＬＢに駆動する基準電圧発生器７４４およびパス・トランジスタ７１４、７１６を含まない。対照的に、メモリ・デバイス９００は、トランジスタ７７０と並列に結合されたｐチャネル・トランジスタ９０２を含む。ｐチャネル・トランジスタ９０２は、ゲートおよびドレインがｐチャネル・トランジスタ７１０および７１２のソースに結合され、ソースがＶＣＣに結合されたダイオード構成に構成される。
【００７９】
ＳＥＬＢが高レベルのとき、メモリ・セル３０２および３０４は選択解除され、ｐチャネル・トランジスタ７７０はオフになる。ｐチャネル・トランジスタ９０２はオンのままで残り、トランジスタ９０２および７１０のためにＢＬは、ｐチャネルしきい値の約２倍分、ＶＣＣより低い等化電圧に落ちつく。同様に、トランジスタ９０２および７１２のためにＢＬＢは、ｐチャネルしきい値の約２倍分、ＶＣＣより低い等化電圧に落ちつく。
【００８０】
ＳＥＬＢが低レベルのとき、メモリ・セル３０２および３０４が選択され、ｐチャネル・トランジスタ７７０はオンになる。ｐチャネル・トランジスタ７７０がオンのとき、このトランジスタは、トランジスタ９０２を事実上、短絡させ、トランジスタ９０２は、ＢＬおよびＢＬＢの等化電圧の決定を助けないようになる。一実施形態では、ミクロンで表したｐチャネル・トランジスタ９０２の幅と長さの比は約２／０．５であり、ｐチャネル・トランジスタ７７０のそれは約１０／０．５である。
他の大きさのものを使用することもできる。
【００８１】
他の実施形態として、ＢＬおよびＢＬＢ上に所望の等化電圧を生成させるために、２つ以上のダイオード接続トランジスタを、トランジスタ９０２とは直列に、トランジスタ７７０とは並列に結合することができる。
【００８２】
本発明を、具体的で例示的な実施形態に関して説明してきたが、前記特許請求の範囲に記載した本発明の趣旨および範囲から逸脱することなく、当業者が、各種変更および代替形態を実施できることが理解されよう。
【図面の簡単な説明】
【図１】 ＡＴＤ回路を含む従来のメモリ・デバイスのブロック図である。
【図２】 本発明を含めることができるメモリ・デバイスの一実施形態を示すブロック図である。
【図３】 メモリ・セル、等化セル、ビット線負荷およびセンス増幅器を含むメモリ列の一実施形態を示すブロック図である。
【図４】 図３のメモリ・セル、ビット線負荷および等化回路の一実施形態を示す回路図である。
【図５】 図４のメモリ・セルの一実施形態を示す回路図である。
【図６】 図４の等化セルの一実施形態を示す回路図である。
【図７】 図４の回路の信号波形図である。
【図８】 メモリ・セルの一実施形態のバタフライ線図である。
【図９】 図３の実施形態をより詳細に示す回路図である。
【図１０】 基準電圧発生器の一実施形態を示す回路図である。
【図１１】 図９の回路の信号波形図である。
【図１２】 図１１の波形図に対応するシミュレーション信号である。
【図１３】 図３の実施形態をより詳細に示す回路図である。
【符号の説明】
３００ メモリ・セル列
３０２ メモリ・セル
３０４ メモリ・セル
３０６ 等化セル
３０８ センス増幅器
３１０ ビット線負荷回路
Claims (6)
- 第１のビット線と、
第２のビット線と、
第１および第２のビット線に結合したビット線負荷回路と、
第１および第２のビット線に結合したメモリ・セルと、
第１のビット線に結合した第１の出力、第２のビット線に結合した第２の出力、および第１の入力を有する第１の等化回路と、
第１のビット線に結合した第１の入力、第２のビット線に結合した第２の入力、および第１の等化回路の第１の入力に結合した出力を有するセンス増幅回路とを含み、
前記第１の等化回路及び前記センス増幅回路は、前記第１の等化回路が前記メモリ・セルによって出力されるデータとは反対のデータでビット線を駆動するように構成されることを特徴とするメモリ・デバイス。 - メモリ・セルに結合したワード線と、
等化回路に結合した選択線とをさらに含むことを特徴とする、請求項１に記載のメモリ・デバイス。 - メモリ・セルが選択解除されているときに、第１および第２のビット線に基準電圧を供給する基準電圧発生器をさらに含むことを特徴とする、請求項１に記載のメモリ・デバイス。
- 第１のビット線と、
第２のビット線と、
第１および第２のビット線に結合し、第１および第２のビット線を電源電圧の方に引っ張る手段と、
第１および第２のビット線に結合したデータ記憶手段と、
第１および第２のビット線に結合し、記憶手段に記憶されたデータをセンスする手段と、
センス手段、第１のビット線、および第２のビット線に結合し、記憶手段に記憶されたデータとは反対のデータで前記第１及び第２のビット線の各々を駆動することによって、第１および第２のビット線の電圧を等化する電圧を生成する手段とを含むことを特徴とするメモリ・デバイス。 - 第１のビット線と、
第２のビット線と、
第１および第２のビット線に結合したビット線負荷回路と、
第１および第２のビット線に結合し、第１および第２のビット線に第１のデータを出力するメモリ・セルと、
第１および第２のビット線に結合した等化回路と、
第１および第２のビット線に結合し、等化回路と、負のフィードバック配置に結合したセンス増幅回路であって、等化回路が、第１のデータとは論理的に反対の第２のデータを第１および第２のビット線に出力するようにするセンス増幅回路とを含むことを特徴とするメモリ・デバイス。 - メモリ・デバイスの第１および第２のビット線の電圧を等化する方法において、
メモリ・セルに記憶された第１のデータを第１および第２のビット線に出力する段階と、
ビット線上の第１のデータをセンスする段階と、
センス段階に応答して、第１のデータとは論理的に反対の第２のデータを第１および第２のビット線に出力する段階とを含むことを特徴とする方法。
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