KR910019062A - 안정도를 증가시키고 1-비트 동작을 가능케하는 eeprom 셀, 더미 셀 및 감지회로를 갖는 불휘발성 반도체 기억장치 - Google Patents

안정도를 증가시키고 1-비트 동작을 가능케하는 eeprom 셀, 더미 셀 및 감지회로를 갖는 불휘발성 반도체 기억장치 Download PDF

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내용 없음

Description

안정도를 증가시키고 1-비트 동작을 가능케하는 EEPROM셀, 더미 셀 및 감지회로를 갖는 불휘발성 반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 의하여 불휘발성 반도체 기억장치의 원리를 나타내는 도, 제3도는 본 발명을 응용하는 불휘발성 반도체 기억장치의 일실시예 전체 구성을 나타내는 도.

Claims (39)

  1. 제1 및 제2신호선(21,DCL;22,CCL); 데이터를 저장하기 위해 상기 제1 및 2신호선에 효과적으로 연결된 더미(dummy)메모리 셀(101) 및; 상기 제1 및 2신호선(21,DCL;22,CCL)에 효과적으로 연결된 메모리 셀(1); 상기 제1신호선(21,DCL)의 전위와 상기 제2신호선의 전위 사이의 차를 증폭하기 위한 감지회로(5)를 포함하는 불휘발성 반도체 기억장치에 있어서, 상기 메모리 셀(1)에 저장된 데이터에 응답하여 상기 제1신호선(21,DCL)으로부터 상기 메모리 셀(1)을 거쳐서 흐르는 제1전류(Ir;Irw)가 독출동작 때 상기 제2신호선(22,CCL)으로부터 상기 더미 셀(101)을 거쳐서 흐르는 제2전류(Id;Idw)보다 클 때 상기 제2전류(Id;Idw)가 감소하고; 그리고 상기 제1전류(Ir;Irw)가 독출동작에서 상기 제2전류(Id;Ide)보다 작을때 상기 제2전류(Id;Ide)가 증가되는 불휘발성 반도체 기억장치.
  2. 제1항에 있어서, 상기 불휘발성 반도체 기억장치가 상기 메모리 셀(1)과 상기 제1 및 2신호선(21,DCL;22,CCL)사이에 제공된 제1 및 제2전송게이트(31,32); 상기 제1 및 제2전송 게이트(31,32)를 제어하기 위한 워드 선택신호로 인가되는 워드선택선(4,WSL); 상기 더미 셀(101)과 상기 제1 및 2신호선(21,DCL;22,CCL)사이에 제공된 제3 및 4전송 게이트(131,132); 및 상기 제3 및 4전송 게이트(131,132)를 제어하기 위한 더미워드 선택신호로 인가되는 더미워드 선택선(104,DWL)을 더 포함하는 불휘발성 반도체 기억장치.
  3. 제2항에 있어서, 상기 더미 셀(101)의 게이트가 상기 제3전송 게이트(131)을 거쳐 상기 제1신호선(21,DCL)에 연결되며, 드레인은 상기 제4전송게이트(132)를 거쳐 상기 제2신호선(22,CCL)에 연결되고, 소오스는 독출 제어신호(R)에 의해 제어되는 제5전송 게이트(122)를 통해 접지에 연결되는 불휘발성 반도체 기억장치.
  4. 제1항에 있어서, 상기 불휘발성 반도체 기억장치가 쓰기 동작에서의 안정도를 개선하기 위하여 상기 제1 및 2신호선(21,DCL;22,CCL)에 연결된 쓰기 안정화회로(6)를 더 포함하며, 상기 쓰기 안정화회로(6)의 출력선(SCL)이 상기 메모리 셀(1)에 연결되는 불휘발성 반도체 기억장치.
  5. 제4항에 있어서, 상기 쓰기 안정화회로(6)의 상기 출력선(SCL)이 독출제어선(R)에 의해 제어되는 제2전송 게이트(121)를 통해 접지에 연결되는 불휘발성 반도체 기억장치.
  6. 제1항에 있어서, 상기 불휘발성 반도체 기억장치가 펌핑(pumping) 클럭신호(CLK,PHIPUMP)에 의해 상기 제1 및 2신호선(21,DCL;22,CCL) 사이에 쓰기/소거 전원전압(Vpp)을 승압하고 인가하기 위하여 상기 제1신호선 (21,DCL)에 연결된 제1고전압 스위칭회로(71)및 상기 제2긴호선(22,CCL)에 연결된 제2고전압 스위칭회로(72)를 더 포함하는 불휘발성 반도체 기억장치.
  7. 제1항에 있어서, 상기 메모리 셀(1)이 플로팅(floating)게이트(122), 상기 제1전송 게이트(31)를 거쳐 상기제1신호선(21,DCL)에 연결된 드레인(111) 및 상기 플로팅 게이트(112)안으로 전자를 주입하여 데이타를 저장하기 위해 쓰기 안정화회로(6)의 출력선(SCL),에 연결된 소오스(113)를 포함하는 셀 트랜지스터(11); 및 상기제2전송 게이트(32)를 거쳐 상기 제2신호선(22,CCL)에 연결된 제어전극(12a)과, 상기 셀 트랜지스터(11)의 상기 플로팅 게이트(112)에 연결된 틀로팅 전극(12b)을 포함하는 제어게이트(12)를 포함하는 불휘발성 반도체 기억장치.
  8. 제7항에 있어서, 상기 셀 트랜지스터(11) 및 상기 더미 셀 (101)이 같은 크기로 형성되는 불휘발성 반도체 기억장치.
  9. 제8항에 있어서, 상기 더미 셀(101)의 게이트 길이(Ld)및 게이트 폭(Wd)이 상기 셀 트랜지스터(11)의 게이트 길이(Lr) 및 게이트 폭(Wr)과 서로 같게 형성되는 불휘발성 반도체 기억장치.
  10. 제7항에 있어서, 상기 더미 셀(101)의 게이트 길이(Ld)가 상기 셀 트랜지스터(11)의 특성에 따라 결정되는 불휘발성 반도체 기억장치.
  11. 제7항에 있어서, 상기 셀 트랜지스터(11) 및 상기 더미 셀(101)이 상기 불휘발성 반도체 기억장치의 제조공정과 같은 방법으로 형성되는 불휘발성 반도체 기억장치.
  12. 제7항에 있어서, 상기 메모리 셀(1)이 큰 면적을 차지하는 싱글 폴리크리스탈선 실리콘층(single polycrystal line silicon layer)을 포함하고, 상기 제1 및 2신호선(21,DCL;22,CCL)은 상기 메모리 셀(1)에 의해 차지된 면적위에 고정되는 불휘발성 반도체 기억장치.
  13. 제1항에 있어서, 상기 메모리 셀이 EEPROM셀인 불휘발성 반도체 기억장치.
  14. 제1항에 있어서, 상기 감지회로(5)가 자동형 감지증폭기인 불휘발성 반도체 기억장치.
  15. 제1항에 있어서, 상기 감지회로(5)가 기기에 인가된 바이어스 전압(VB)으로 제7 및 8전송 게이트(161,162)를 거쳐 상기 제1 및 2신호선(21,DCL;22,CCL)에 연결되는 불휘발성 반도체 기억장치.
  16. 제1항에 있어서, 상기 감지회로(5)가 상기 메모리 셀(1)에 특정 데이터를 쓰게하기 위해 사용되는 불휘발성 반도체 기억장치.
  17. 제1항에 있어서, 쓰기 안정화회로(6')의 상기 제1 및 2신호선(21,DCL;22,CCL)의 출력선(SCL)이 다수 제공되며, 상기 메모리 셀(1)이 상기 제1 및 2신호선(DCLL,DCLR,CCLL,CCLR)의 각 그룹과 선택회로(65L,65R;181L,181R;182L,182R)를 거쳐 상기 쓰기 안정화 회로의 상기 출력선(SCLL,SCLR); 병렬로 다수 제공되고, 메모리 셀(IL,IR)의 상기 다수중의 하나가 상기 선택회로(65L,65R;181L,181R;182L,182R)에 인가된 선택신호(SELL,SELR)에 응답하여 선택되는 불휘발성 반도체 기억장치.
  18. 제1항에 있어서, 상기 불휘발성 반도체 기억장치가 고전압을 상기 메모리 셀(1)에 인가하기 위한 고전압 발생부(400); 입력 및 출력 어드레스를 래치하기 위한 어드레스 래치회로(408);및 입력 및 출력 데이터를 래치하기 위한 데이터 래치회로(409)를 더 포함하는 반도체 기억장치.
  19. 제1항에 있어서, 상기 불휘발성 반도체 기억장치가 싱글 반도체 본체(200)에 형성되고, 상기 불휘발성 반도체 기억장치(200)가 고전압을 상기 메모리 셀(1,201)에 인가하기 위하며, 상기 감지회로(5,205)에 연결된 고전압 발생회로(202); 어드레스를 입력 및 출력하기 위하며, 컬럼 디코우더(208), 로우 디코우더(206) 및 더비워드 디코우더(208)에 연결된 어드레스 버퍼(203); 상기 감지회로(5,205)에 연결되며, 데이터를 입력 및 출력하기 위한 데이터 입/출력부(209); 및 제어신호를 수신하기 위한 제어신호버퍼(212); 그리고 상기 제어신호버퍼(212)에 연결되며, 상기 불휘발성 반도체 기억장치(200)의 상태를 제어하기 위한 제어논리회로(213)를 더 포함하는 불휘발성 반도체 기억장치.
  20. 제19항에 있어서, 상기 불휘발성 반도체 기억장치가 테스트 더미셀 및 테스트 감지회로를 포함하며 상기 테스트 더미셀의 측정에 의해 상기 메모리 셀(1,201)의 문턱전압을 평가하기 위한 문턱전압 측정컬럼(216), 상기 문턱 전압 측정컬럼(216)에 연결되며, 다양한 전압을 인가하기 위한 문턱전압 측정단(214), 그리고 상기 테스트 감지회로에 연결되며 다양한 전압을 상기 문턱전압 측정단(214)에 인가할때 상기 메모리 셀(1,201)의 문턱전압을 측정하는 데이터를 입력 또는 검출하기 위한 문턱전압 측정 입/출력부(215)를 더 포함하는 불휘발성 반도체 기억장치.
  21. 중앙처리장치 중심부(302); 상기 중앙처리장치 중심부(302)에 연결되며, 데이터 및 신호를 입력하고 출력하기 위한 입력/출력부(305,309); 및 상기 중앙처리장치 중심부(302)에 연결되며, 상기 중앙 처리장치 중심부(302)의 제어에 따라 데이터를 쓰고, 소거하고, 독출하기 위한 메모리부(301)을 포함하는 싱글 반도체 본체에 형성되는 마이크로-제어기.
  22. 제21항에 있어서, 상기 메모리부가 제1 및 2신호선(21,DCL;22,CCL); 상기 제1 및 2신호선(21,DCL;22,CCL)에 효과적으로 연결되며, 데이터를 저장하기 위한 메모리 셀(1); 상기 제1 및 2신호선(21,DCL;22,CCL)에 효과적으로 연결된 더미 셀(101); 및 상기 제1신호선(21,DCL)과 상기 제2신호선(22,CCL)사이의 전위차를증폭하기 위한 감지회로(5)를 포함하는 마이크로-제어기에 있어서, 상기 메모리 셀(1)에 저장된 데이터에응답하여 상기 제1신호선(21,DCL)으로부터 상기 메모리 셀(1)을 통해 흐르는 제1전류(Ir,Idw)가 독출동작시에 상기 제2신호선(22,CCL)으로부터 상기 더미 셀(101)을 통해 흐르는 제2전류(Id,Ide)보다 클때 상기 제2전류(Id,Idw)가 감소되며; 상기 제1전류(Ir,Ire)가 독출동작시에 상기 제2전류(Ir,Ide)보다 작을때 상기 제2전류(Ir,Ide)가 증가되는 마이크로-제어기.
  23. 제22항에 있어서, 상기 메모리부가 상기 메모리 셀(1)과 상기 제1 및 2신호선(21,DCL;22,CCL)사이에 제공된 제1 및 제2전송 게이트(31,32); 상기 제1 및 2전송 게이트(31,32)를 제어하기 위한 워드 선택신호로 인가되는 워드선택선(4,WSL); 상기 더미 셀(101)과 상기 제1 및 2신호선(21,DCL;22,CCL)사이에 제공된 제3 및 제4전송 게이트(131,132)를 제어하기 위한 더미워드 선택신호로 인가되는 더미워드 선택선(104,DWL)을 더 포함하는 마이크로-제어기.
  24. 제23항에 있어서, 상기 더미 셀(101)의 게이트가 상기 제2전송 게이트(131)를 통해 상기 제1신호선(21,DCL)에 연결되며, 드레인은 상기 제4전송 게이트(132)를 통해 상기 제2신호선(22,CCL)에 연결되고, 소오스는 독출 제어신호(R)에 의해 제어되는 제5전송 게이트(122)를 통해 접지로 연결되는 마이크로-제어기.
  25. 제22항에 있어서, 상기 메모리부가 상기 제1 및 2신호선(21,DCL;22,CCL)에 연결되며 쓰기 동작시 안정도를 개선하기 위한 쓰기 안정화회로(6)를 더 포함하고, 상기 쓰기 안정화회로(6)의 출력선(SCL)이 상기 메모리 셀(1)에 연결되는 마이크로-제어기.
  26. 제25항에 있어서, 상기 쓰기 안정화회로(6)의 상기 출력선(SCL)이 독출 제어신호(R)에 의해 제어되는 제6전송 게이트(121)를 통해 접지로 연결되는 마이크로-제어기.
  27. 제22항에 있어서, 상기 메모리부가 펌핑 클럭신호(CLK,PHIPUMP)를 사용하여 상기 제1 및 제2신호선(21,DCL;22,CCL)사이의 쓰기/소거 전원전압(Vpp)을 승압하고 인가하기 위하여, 상기 제1신호선(21,DCL)에 연결된 제1고전압 스위칭회로(71)및 상기 제2신호선(22,CCL)에 연결된 제2고전압 스위칭회로(72)를 더 포함하는 마이크로-제어기.
  28. 제22항에 있어서, 상기 메모리 셀(1)이 플로팅 게이트(112), 상기 제1전송 게이트(31)를 통해 상기 제1신호선(21,DCL)에 연결된 드레인(11) 및 쓰기 안정화회로(6)의 출력선(SCL)에 연결된 소오스(113)를 포함하며, 상기 플로팅 게이트(112)에 전자를 주입하여 데이터를 저장하기 위한 셀 트랜지스터(11); 및 상기 제2전송 게이트(32)를 통해 상기 제2신호선(22,CCL)에 연결된 제어전극(12a)및 상기 셀 트랜지스터(11)의 상기 플로틸 게이트(112)에 연결된 플로팅 전극(21b)을 포함하는 제어게이트(12)를 포함하는 마이크로-제어기.
  29. 제28항에 있어서, 상기 셀 트랜지스터(11)와 상기 더미 셀(101)이 같은 크기로 형성되는 마이크로-제어기.
  30. 제29항에 있어서, 상기 더미 셀(101)의 게이트 길이(Ld) 및 게이트 폭(Wd)이 상기 셀 트랜지스터(11)의 게이트 길이(Lr) 및 게이트 폭(Wr)과 같게 형성되는 마이크로-제어기.
  31. 제28항에 있어서, 상기 더미 셀(101)의 게이트 길이(Ld)가 상기 셀 트랜지스터(11)의 특성에 따라 결정되는 마이크로-제어기.
  32. 제28항에 있어서, 상기 셀 트랜지스터(11) 및 상기 더미 셀(101)이 상기 불휘발성 반도체 기억장치의 제조공정과 같은 공정으로 형성되는 마이크로-제어기.
  33. 제28항에 있어서, 상기 메모리 셀(1)이 큰 면적으로 차지된 싱글 폴리크리스탈선 실리콘층을 포함하고, 상기 제1 및 2신호선(21,DCL;22,CCL)이 상기 메모리 셀(1)에 의해 차지된 면적위에 고정되는 마이크로-제어기.
  34. 제22항에 있어서, 상기 메모리 셀(1)이 EEPROM셀인 마이크로-제어기.
  35. 제22항에 있어서, 상기 감지회로(5)가 차동형 감지증폭기인 마이크로-제어기.
  36. 제22항에 있어서, 상기 감지회로(5)가 거기에 인가된 바이어스 전압(VB)으로제7 및 8전송 게이트(161,162)를 통해 상기 제1 및 2신호선(21,DCL;22,CCL)에 연결되는 마이크로-제어기.
  37. 제22항에 있어서, 상기 감지회로(5)가 상기 메모리 셀(1)에 특정 데이터를 쓰기 위해 사용되는 마이크로-제어기.
  38. 제22항에 있어서, 쓰기 안정화회로(6')의 상기 제1 및 2신호선(21,DCL;22,CCL)과 출력선(SCL)이 다수 제공되며, 상기 메모리 셀(1)이 선택회로(65L,65R;181L,181R;182L,182R)를 통해 상기 쓰기 안정화회로(6')의 상기 제1 및 2신호선(DCLL,DCLR;CCLL,CCLR)과 상기 출력선(SCLL,SCLR) 각 그룹이 병렬로 다수 제공되고, 상기 다수의 메모리 셀(1L,1R)중의 하나가 상기 선택회로(65L,65R;181L,181R;182L,182R)에 인가되는 선택신호(SELL,SELR)에 응답하여 선택되는 마이크로-제어기.
  39. 제22항에 있어서, 상기 마이크로-제어기가 상기 마이크로-제어기와 외부장치 사이에 아날로그 신호를 직접 입력하고 출력하기 위한 아날로그 회로(311)를더 포함하는 마이크로-제어기.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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