KR940010111A - 반도체 메모리 장치 및 이 장치를 위한 데이타 소거 방법 - Google Patents

반도체 메모리 장치 및 이 장치를 위한 데이타 소거 방법 Download PDF

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Abstract

반도체 메모리 장치는 다수의 워드 라인(WL1, WL2), 다수의 비트 라인(BL1, BL2), 및 제1 반도체 영역(3)상에 형성되고, 부동 게이트(6), 상기 원드 라인들중 하나에 접속된 제어 게이트(8), 소오소 영역(5s)및 상기 비트 라인들 중 하나의 제1단부에 접속된 드레임 영역(5d)을 갖고 있는 트랜지스터를 각각 포함하는 다수의 메모리 셀(MC11, MC12)를 포함하고, 상기 비트 라인 (VL1, BL2)와 관련된 제2캐패시턴스와는 다른 제1캐패시턴스를 갖고 있고, 상기 소오스 영역에 접속된 제1단부를 갖고 있는 소오스 라인(SL), 상기 제1반도체 영역을 통해 고 전압 레벨(Vcc)까지 상기 비트라인 및 상기 소오스 라인을 충전하기 위한 제1바이어스 수단(14), 및 상기 제1바이어스 수단에 제1 및 제2신호르 출력하기 위한 제어 수단(18)을 더 포함하고, 상기 저 전압은 상기 제1 및 제2캐패시턴스 사이의 차에 따라 상기 소오스 및 드레인 사이에 전압 차 및 전류를 발생시켜, 전류전자들이 상기 부동 게이트로 주입되게 한다.

Description

반도체 메모리 장치 및 이 장치를 위한 데이타 소거 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 반도체 메모리 내에 사용되는 메모리 셀의 단면도,
제2도는 본 발명에 따른 장치의 블럭도.

Claims (10)

  1. (a)다수의 워드 라인(WL1, WL2), (b)다수의 비트 라인(BL1, BL2), 및 (c)제1반도체 영역 (3)상에 형성되고, 부동 게이트(6), 상기 워드 라인들중 하나에 접속된 제어 게이트(8), 소오소 영역 (5s)및 상기 비트 라인들 중 하나의 제1단부에 접속된 드레인 영역(5d)를 갖고 있는 트랜지스터를 각각 포함하는 다수의 메모리 셀 (MC11, MC12)를 포함하는 반도체 메모리 장치에 있어서, (d)상기 비트 라인(BL1, BL2)와 관련된 제2캐패시턴스와는 다른 제1캐패시턴스를 갖고 있고, 상기 소오스 영역에 접속된 제1단부를 갖고 있는 소오스 라인(SL), (e)상기 제1반도체 영역을 통해 고 전압 레벨(Vcc)까지 상기 비트 라인 및 상기 소오스 라인을 충전하기 위한 제1바이어스 수단(14), 및 (f)상기 제1바이어스 수단에 제1 및 제2신호를 연속적으로 출력하기 위한 제어수단(18)을 포함하고, 상기 제1바이어스 수단은 제1시간 주기에 상기 비트 라인 및 상기 소오스라인을 충전시키기 위해 상기 제1신호에 의해 활성화되고, 상기 제1바이어스 수단은 제2시간 주기동안 상기 제1반도체 영역에 저 전압 레벨 (Vss)을 공급하기 위해 불활성화되며, 상기 소오스 및 드레인 영역은 상기 제1과 제2캐패시턴스 사이의 차에 의한 상기 제2신호에 따라 그들 사이에 전압 차 및 전류를 제공함으로써, 전류 전자들이 상기 부동 게이트로 주입되는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, (a)상기 제1시간 주기 동안 제1고 임피던스 노드(NS)에 상기 소오스 라인의 제2단부를 접속시키기 위한 제1스위칭 수단 (22), 및 (b)상기 제1시간 주기 동안 비트 라인에 대응하는 제2 고 임피던스 노드(ND1, ND2)에 상기 각 비트 라인(BL1, BL2)의 제2단부를 접속시키기 위한 제2스위칭 수단(21)을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 트랜지스터가 상기 부동 게이트의 전압에 의해 결정되는 임계 전압으로서 데이타를 저장할 때, 상기 제1시간 주기 동안 상기 부동 게이트의 상기 전압이 상기 부동 게이트에 주입되는 상기 전자의 양을 결정하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 워드 구동기(11)을 더 포함할 때. 상기 제어수단(18)이 상기 제2시간 주기 동안 상기 워드 구동기틀 활성화시키고, 상기 워드 구동기가 상기 제어 게이트를 구동시키되, 제어 게이트의 레벨에 의해 상기 전자의 양이 제어되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 제어 회로가 상기 제1및 제2신호를 교대로 여러번출력하는 것을 특징으로 하는 반도체 메모리 장치.
  6. (a)다수의 워드 라인(WL1, WL2), (b)다수의 비트 라인(BL1, BL2), 및 (c)제1반도체 영역 (3)상에 형성되고, 부동 게이트(6), 상기 워드라인들중 하나에 접속된 제어 게이트(8), 소오소 영역(5s)및 상기 비트라인들 중 하나의 제1단부에 접속된 드레인 영역(5d)를 갖고 있는 트랜지스터를 각각 포함하는 다수의 메모리 셀(MC11, MC12)를 포함하는 반도체 메모리 장치를 위한 데이타 소거 방법에 있어서, (d)상기 비트 라인(BL1, BL2)에 연결된 제2캐패시턴스와는 다른 제1캐패시턴스를 갖고 있고 그 제1단부가 상기 소오스 영역에 접속되어 있는 소오스 라인(SL)이 제공되는 단계, (e)제1바이어스 수단(14)가 제1시간 주기 동안 상기 반도체 영역을 통해 고 전압 레벨(Vcc)까지 상기 비트 라인 및 상기 소오스 라인을 충전시키기는 단계, (f)상기 제1바이어스 수단이 상기 제1시간 주기에 뒤이어 오는 제2시간 주기동안 상기 제1반도체 영역에 저 전압 레벨(Vss)를 공급하는 단계를 포함하여, 이로 인해 상기 제1 및 제2캐패시턴스 사이의 차에 따라 상기 소오스 및 드레인 영역 사이에 전압 차 및 전류를 발생시킴으로써, 전류 전자가 상기 부동 게이트에 주입되는 것을 특징으로 하는 반도체 메모리 장치를 위한 데이타 소거 방법.
  7. 제6항에 있어서, (a)제1스위칭 수단(22)가 상기 제1시간 주기 동안 제1고 임피던스 노드(NS)에 상기 소오스 라인의 제2단부를 접속시키는 단계, 및 (b)제2스위칭 수단(21)이 상기 제1시간 주기 동안 비트 라인에 대응하는 제2 고 임피던스 노드(NDI, ND2)에 상기 각 비트 라인(BL1, BL2)의 제2단부를 접속시키는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치를 위한 데이타 소거 방법.
  8. 제7항에 있어서, 상기 트랜지스터가 상기 부동 게이트의 전압에 의해 결정되는 임계 전압으로서 데이타를 저장할 때, 상기 제1시간 주기 동안 상기 부동 게이트의 상기 전압이 상기 부동 게이트에 주입되는 상기 전자의 양을 결정하는 것을 특징으로 하는 반도체 메모리 장치를 위한 데이타 소거 방법.
  9. 제8항에 있어서, 상기 반도체 메모리 장치가 워드 구동기(11)을 더 포함할때, 상기제어수단(18)이 상기 제2시간 주기 동안 상기 워드 구동기를 활성화시키고, 상기 워드 구동기가 상기 제어 게이트를 구동시키되, 제어 게이트의 레벨에 의해 상기 전자의 양이 제어되는 것을 특징으로 하는 반도체 메모리 장치를 위한 데이타 소거방법.
  10. 제9항에 있어서, 상기 제어 회로가 상기 반도체 영역에 상기 저전압을 여러번 공급하기 위해 상기 고 전압 레벨까지 상기 비트 라인 및 상기 소오스 라인을 충전시키기 위한 상기 제1바이어스 수단을 활성화시키고, 상기 제1바이어스 수단을 불활성화시키는 것을 교대로 행하는 것을 특징으로 하는 반도체 메모리 장치를 위한 데이타 소거 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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