KR910003667A - 반도체 메모리 장치 - Google Patents

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Abstract

내용 없음.

Description

반도체 메모리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 제1실시예에 의한 반도체 메모리 장치의 구성을 나타내는 회로도.

Claims (11)

  1. 메모리셀 수단을 지정하는 번지신호를 수신하여, 이 번지신호에 응답해서 기억된 데이터를 나타내는 출력신호를 생성하는 데이터 기억용 메모리셀 수단(4); 기억된 기준데이터를 표시 하는 기준신호를 생성하는 기준용 셀수단(6); 및 상기 메모리 셀 수단과 상기 기준용 셀 수단으로부터 각각공급된 출력신호와 기준신호를 수신하여 이 출력신호와 기준신호를 비교함에 의하여 상기 메모리셀 수단에 기억된 데이터를 나타내는, 반도체 메모리장치의 출력신호를 생성하는 출력수단으로 구성돼 있고, 상기 기준용 셀 수단이, 서로 병렬접속된 복수의 기준용 셀트랜지스터(44a∼44c)로 구성되어, 이 기준용 셀트랜지스터들의 특성 변화에 의해 실질적으로 영향을 받지 않는 것이 특징인 반도체 메모리 장치.
  2. 제1항에서, 상기 메모리 셀수단(4)이, 워드라인 전압신호를 수신하는 복수의 워드라인(WL 1∼WLn), 비트라인 전암신호를 수신하는 복수의 비트라인(BL1∼BLn), 데이터를 기억하는 복수의 메모리 셀트랜지스터(34)와, 상기 복수의 메모리 셀 트랜지스터 각각은 상기 복수의 비트라인중 대응 비트라인과 상기 복수의 워드라인중 대응 워드라인에 접속돼 있고, 각각에 접속된 상기 워드라인과 비트라인에 공급된 상기 워드라인 전압신호와 상기 비트라인 전압 신호에 응답해서 번지 지정되며, 기억된 데이터에 응답해서 서로 상이한 상태, 즉 제1상태 또는 제2상태를 나타내며, 그리고 상기 복수의 비트라인에 접속돼 있고 상기 번지 지정된 메모리 셀 트랜지스터가 접속된 비트라인을 지정하는 번지데이타를 수신하는 비트라인 구동 수단(102,31,32,33)으로 구성돼 있고, 이 비트라인 구동수단이, 상기 번지 지정된 메모리 셀 트랜지스터가 접속된 상기 비트랑니에 비트라인 전압신호를 선택적으로 공급하고, 메모리 셀 트랜지스터의 번지지정에 응답해서 발생하는 비트라인 전압 변화를 검출하고, 이 검출된 비트라인 전압 변화에 응답해서 메모리 셀 수단의 출력신호를 생성하는 것이 특징인 반도체 메모리장치.
  3. 제2항에서, 상기 기준용 셀 수단(6)이, 워드라인 저압신호를 수신하는 복수의 워드라인(WL 1∼W1n), 기준 비트라인 전압신호를 수신하는 기준 비트라인(BLR)과, 상기 복수의 기준용 셀 트랜지스터(44a∼44c)가 상기 기준 비트라인에 공통 접속돼 있고, 각각 복수의 기준용 셀 트랜지스터를 구비한 복수의 그룹으로 구분되어 각 그룹에 있어서, 상기 기준용 셀 트랜 지스터들이 1워드라인에 공통 접속되어 있고, 그룹을 구성하는 기준용 셀 트랜지스터들은, 그 그룹을 구성하는 기준용 셀 트랜지스터가 접속된 워드라인에 공급된 워드라인 전압신호 에 응답해서 동시에 번지지정 되며, 상기 기준용 셀 트랜지스터들은 기준용 데이터에 응답 해서 제1상태를 나타내며, 그리고 상기 기준 비트라인에 접속되어, 상기 기준용 셀 트랜지 스터들에 기억된데이터에 응답해서 기준신호를 생성하는 기준용 셀 구동수단 (103,41,42,43)으로 구성된 것이 특징인 반도체 메모리장치.
  4. 제3항에서, 상기 기준용 셀 수단(6)의 상기 워드라인들(WL1∼WLn)이 상기 메모리셀 수단(4)의 워드라인(WL1∼WLn)과 공동인 것이 특징인 반도체 메모리장치.
  5. 제3항에서, 상기 기준용 셀 수단(6)의 상기 워드라인(WL1∼WLn)이 상기 메모리셀 수단(4)의 워드라인(WL1∼WLn)과 분리설치되어 정전압원(48)에 접속된 것이 특징인 반도체 메모리 장치.
  6. 제1항에서, 상기 출력수단(5)이, 상기 메모리 셀 수단(4)의 출력신호와 상기 기준용 셀 수단(6)의 기준 신호를 수신하는 차동증폭기(51)를 포함하고 있고, 이 차동증폭기가 상기 기준신호의 레벨과 출력신호레벨에 따른 논리상태의 출력신호를 생성하는 것이 특징인 반도체 메모리장치.
  7. 제3항에서, 상기 기준용 셀 구동수단(103,41,42,43)이, 전압원(45)에 제1단부가 접속돼 있고, 기준 비트라인 전압을 공급하는 기준 비트라인(BLR)에 2단부가 접속된 제1부하저항 수단(41)을 포함하고 있고, 상기 비트라인 구동수단(102,31,32,33)이, 제1단부가 전압원(35)에 접속돼 있고 비트라인 전압을 공급하는 복수의 비트라인에 제2단부가 접소된 제2부하저항 수단(31)을 포함하며, 상기 제1부하저항 수단과 제2부하저항 수단의 각각의 부하저항은, 상기 기준신호가 상기 메모리 셀 트랜지스터의 제1상태에 대응하는 메모리셀 수단의 출력신 호의 제1상태와 상기 메모리 셀 트랜지스터의 제2상태에 대응하는 메모리 셀 수단의 출력신 호의 제2상태의 중간치를 갖도록 선택되는 것이 특징인 반도체 메모리장치.
  8. 제7항에 있어서, 상기 제1부하저항 수단(41)이, 상기 기준 비트라인(BLR)에 접속된 제1채널 폭을 갖는 제1전계효과 트랜지스터를 포함하고 있고, 상기 제2부하 저항수단(31)이, 상기 비트라인(BL1∼BLn)중 하나에 접속된 제2채널폭을 갖는 제2전계효과 트랜지스터를 포함하고 있으며, 상기 제1채널폭이, 상기 기준용 셀 수단의 1위드라인에 공통 접속된 상기 메모리셀 트랜지스터의 수 X 상기 제2채널폭 X 2의 폭으로 설정된 것이 특징인 반도체 메모리장치.
  9. 제1항에서, 상기 메모리 셀 트랜지스터들(34)과 기준용 셀 트랜지스터들(44a∼44c)이 부동 게이트형 금속 산화막 반도체 트랜지스터로 구성된 것이 특징인 반도체 메모리장치.
  10. 제1항에서, 상기 메모리 셀 트랜지스터 각각의 크기가 실질적으로 서로 동일한 것이 특정인 반도체 메모리장치.
  11. 제1항에서, 상기 메모리 셀 트랜지스터 각각의 게이트 길이와 게이트 폭이 실질적으로 서로 동일한 것이 특징인 반도체 메모리 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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